JPH03171774A - 高耐圧プレーナ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高耐圧プレーナ素子に関する。

（従来の技術） 高耐圧のプレーナ型ｐｎ接合ダイオードとして従来、高
抵抗のｎ一型Ｓｔ層の表面にアノードとなる高不純物濃
度のｐ゛型層が選択的に拡散形成され、このｐ＋型層の
周囲にこれに接して低不純物濃度のｐ　型層が拡散形成
されたものが知られている。素子表面はＳｉＯｚ膜で覆
われる。この構逍では、ｐ一型層の不純物総量を２×１
０ｌ２／ｃｆｆｌ２前後にすることにより、非常に高い
逆耐圧が得られている。

ところがこの素子は、高い逆耐圧が得られるものの、高
温で逆バイアスを印加するＢＴ試験を行なうとかなり人
きい耐圧劣化が観）１される。これは素子表面を覆うＳ
　３　０２　Ｍ中の？！Ｓ　曲特にプラスイオンの移動
によるものと思われる。即ち、１　５　０　’Ｃ　ｊＷ
度の高温で逆バイアスを印加し続けると、空乏層によっ
て生じる高電界によりＳｉＯ２膜中の電荷が移動してこ
れが一部に集中する。その結果この集められた電荷に起
因する電先によって素子表面近傍の空乏層の電界が増大
する。

またｐ゛型層周囲に形或するｐ一型層の不純物濃度をあ
る程度高くしてオン抵抗を十分に小さくしようとすると
、大きい逆耐圧が臀られなくなる。

これは、逆バイアス特、ドレイン側低濃度層が完全空乏
化せず、小さい曲率のｐｎ接合弯曲部に電界集中が生じ
るからである。

この問題を解決する手段として、第９図に示す構造が知
られている。この構造は、ｐ”ＪＩとｎ＋層間に絶縁膜
上に高抵抗膜７を形成したもので、高抵抗膜７の一端は
ｐ１型層３とコンタクトしているＡＩ’ＦＨ極１１とコ
ンタクトし、他端はｎ＋型層４とコンタクトしているＡ
ｌ電極１２とコンタクトしている。

この様な構成とすれば、高不純物濃度層と高抵抗半導体
層間のｐｎ接合に逆バイアスが印加された時、高批抗膜
７に微小電流が流れ素子表面の高抵抗膜７に固定電位が
形成される結果、素子内部の電光集ψが緩和される。そ
してこの効果と、高不純物濃度層の周囲に低不純物濃度
層を設けることによる素子西部の電界集中緩和の効果と
が相まって、ＢＴ試験を行なっても逆耐圧の劣化がない
優れた高耐圧特性が得られる。また低不純物濃度層の不
純物濃度をある程度高くして素子のオン抵抗を十分低く
することが容易になる。また素子内部の電位分布は高抵
抗膜７により固定され、その電位は素子表面に設けられ
る電極に影響されなくなる。この結果、電極形状や配線
に対する制約が軽減され、素子の大電流化や集積化が容
易になる。

ところで、高抵抗膜７の効果を発揮するためには、その
比抵抗は１０８〜１０′２Ω●０の範囲設定することが
好ましい。その根拠となるデータを第１０図に示す。第
１０図は、第９図の構造で高抵抗膜７の比抵抗を変えた
場合の耐圧を測定したものであり、上記範囲を外れると
耐圧が極端に低下している。比抵抗が１０１２Ω・０を
越えるとほぼ完全な絶縁体になってしまい、高抵抗膜の
効果がなくなり、また１０８Ω・０以下ではリーク電流
が増大してしまい高抵抗膜としての効果がなくなる。Ｉ
，ｉＪ様゜の構造をもつ他の素子においても高抵抗膜の
比抵抗を上記の範囲に設定することが好ましい。

しかしながら、高抵抗膜７の比抵抗を上述した好ましい
範囲１０８〜１０１２Ω・国に設定すると、比抵抗が高
いためにＡｌ電極とオーミックコンタクトが十分良好に
とれない。従って、高抵抗膜に微小電流が流れにくくな
るために、高抵抗膜の電位が不安定になり、素子内部の
空乏層の延びが不均一になるので電界が集中しやすくな
ってしまう。

この理由により耐圧が劣化し、所望の高耐圧化が図れな
い。

（発明が解決しようとする課題） 以上のように、電界緩和のために高抵抗膜を素子表面に
形成した従来の高耐圧プレーナ型素子は、高抵抗膜の端
部が電極と十分にオーミックコンタクトがとれないため
高抵抗膜中に微小電流が均一に流れず、空乏層が不均一
になり電界が集中し易くなって゜しまう。従って、高耐
圧化が難しいという問題があった。

本発明は、この様な問題を解決した高耐圧プレーナ素子
を提供することを目的とする。

［発明の構戊］ （課題を解決するための手段） 本発明は、第１導電型の高抵抗半導体層の表面に選択的
に第２導電型の高不純物濃度層が形成され、この高不純
物濃度層に接してその周囲に第２導電型の低不純物濃度
層が形成され、前記高不純物濃度層から、その周囲の前
記低不純物濃度層、更にその外側の前記高抵抗半導体層
にまたがって絶縁膜を介して高抵抗膜が形成されている
高耐圧プレーナ素子において、前記高抵抗膜の両端がそ
れぞれオーミックコンタクト層を介して電極に接続され
ていることを特徴とする。

（作用） この様な構成とすれば、電極と高抵抗膜のコンタクト状
態が良好になり、ｐｎ接合に逆バイアスが印加された特
、高抵抗膜には均一に微小電流が流れる結果、素子表面
の高抵抗膜に固定電位が作られ、素子内部の空乏層が均
一に拡がり、局部的な電界集中がなくなる。従って、高
耐圧素子の一層の耐圧向上を図ることができる。

（実施例） 以下、本発明の実施例を説明する。

第１図は、一実施例のｐｎ接合ダイオードの要部構造を
示す 高抵抗ｎ″型Ｓｉ層１の表面にアノードとＡる高不純物
濃度のｐ゛型１１Ｂが形成され、その周囲に低不純物濃
度のｐ一層５が形成されている。

ｐ−層５の表面から見たｉｌｉ位面積当りの不純物総量
は、１．５〜４．５ｘ　１　０”／ａｎ’である。

ｐ一層５から所定距離離れた素子周辺には、ｎ“型層４
が形成されており、ｐ＋型層３からｎ＋型層４にまたが
って素子面にＳｉｎ２膜６が形成されている。ｐ＋型層
３側とｎ＋型層４のＳｉ０２膜上には半絶縁性多結晶シ
リコン膜からなる高抵抗膜７が配設されている。この高
抵抗膜７上はＳｉｎ２膜８により覆われている。ｐ＋型
層３およびｎ＋型層４にはそれぞれＡＩからなるアノー
ド電極１１，カソード１２が形成されている。これらの
アノード電極１１およびカソード電極１２は高抵抗膜７
の両端に接続されている。

高抵抗膜７の両端部にはその下地に、オーミックコンタ
クト層として低抵抗の多結晶シリコン９，１０が高抵抗
膜７の両端から延在するように配設されている。そして
アノード電極１１，カソード電極１２は、高抵抗膜７の
両端に直接接続されると同時に、低抵抗多結晶シリコン
膜９，１０にも接続されている。言い替えれば、高抵抗
膜７は、直接アノード電極１１，カソード電極１２にコ
ンタクトすると同時に、低抵抗の多結晶シリコン膜９．
１０を介してアノード電極１１，カソード電極１２にコ
ンタクトしている。

この実施例によれば、アノード電極１１と高抵抗膜７の
間、およびカソード電極１２と高抵抗膜７の間のオーミ
ックコンタクト状態が非常に良好になる。従って、素子
耐圧に対してこの高抵抗膜７の効果を発揮するために設
定した高抵抗膜７の比抵抗を１０８〜ｌＱｌ２Ω・備と
高抵抗にした場合でも素子全体のアノード・カソード間
の高抵抗膜７に均一に微小電流が流れるため、素子内部
では均一に空乏層が延び、電界集中が起こりにくくなる
。即ち、高い耐圧が得られる。

第２図は他の実施例のｐｎ接合ダイオードの要部構成を
示す。第１図の実施例と異なる点は、低抵抗の多結晶ポ
リシリコンを設けずに、高抵抗膜７の一方の端をアノー
ドのｐ＋型層３に、他方の端をカソードのｎ＋型層４に
直接コンタクトさせたことである。すなわち第１図の低
抵抗多結＾＾シリコン膜９，１０に代ってこの実施例で
は、高濃度のｐ゜型層３，ｎ０型層４がそれぞれ高抵抗
膜７と電極１１．１２との間のオーミックコンタクト層
として働いている。

ｐ“型ＪＷ３及びｎ゛型層４の表面は、アノード電極１
１及びカソード電極１２とコンタクトを良好とするため
に十分に高濃度になっている。従ってこの実施例によれ
ば、高抵抗膜７を低抵抗の多結晶ポリシリコンとコンタ
クトさせる先の実施例と同じように、高抵抗膜７の両端
の電極とのコンタクトが良好となり、先の実施例と同様
の効果を得ることができる。

以上の実施例ではｐｎ接合ダイオードを説明したが、本
発明は実施例で説明したのと同様のダイオード横造を含
むＭＯＳＦＥＴやサイリスタ等の各種高耐圧プレーナ素
子に適用することが可能である。以下には、本発明を横
型ＭＯＳＦＥＴに適応した実施例を説明する。

第３図はその実施例のｎチャンネル ＭＯＳＦＥＴの要部構造を示す。この素子構造を製造工
程に従って説明すると、先ず裏面のｐ＋型層１２６が形
成されたｐ一型Ｓｔ層１１０の表面に深いｐ型層１４０
を選択的に拡散形成し、その内側にドレインバッファ層
となるｎ型層１１２とその周囲に連続するｎ一型層１１
４を拡散形成する。次に厚いフィールド酸化膜１４２を
全面に形成した後、これを選択エッチングして露出した
Ｓｉ層にゲート酸化１ｉｌ１４４を形成する。次いで全
面にゲート電極材料である多結＾＾シリコン膜を堆積し
、これにフォトレジストのパターンを形成して多結晶シ
リコン膜を選択エッチングし、開口部からボロンをイオ
ン注入する。このイオン注入したボロンをドライブイン
拡散してｐ型ベース層１５２を形成し、同特に素子表面
に酸化膜１５９を形成する。その後、多結晶シリコン膜
のうち余分な部分を選択エッチングしてソース側のゲー
ト電極１５６と、ドレイン側のオーミックコンタクト層
としての多結晶シリコン膜１５７とをパターン形成する
。

この後、ゲート電極１５６及び多結晶シリコン１５７を
，マスクの一部としてドレイン．ソース層となるｎ＋型
層１６０．１５８を形成すると共にゲート電極１５６及
び多結晶シリコン膜１５７の批抗を十分に下げ、ソース
側にはコンタクト抵抗を下げるため更にｐ＋型層１６２
を拡散形成する。

そして、ゲート電極１５６と多粘晶＾シリコン膜１５７
間に跨がって半絶縁性多結昂ポリシリコン膜１１８をパ
ターン形成する。そして全面に絶縁膜１６４を堆積し、
コンタクトホールを開けてドレイン電極１６６及びソー
ス電極１６８を形成する。ドレイン電極１６６は多結晶
シリコン膜１５７および半絶縁性多結晶シリコン膜１１
８に同時に接触するようにパターン形或される。

このように構成された横型ＭＯＳＦＥＴにおいて、ドレ
インーソース間に正電圧を印加した場合低抵拭の多結昂
シリコン膜１５７と半絶縁性多結晶ポリシリコン膜１１
８のコンタクトが良好であるためドレイン電位に一端が
固定された低抵抗に多結晶シリコン膜１５７を通して半
絶縁性多結晶シリコン膜１１８に微小な電流が素子全体
に均一に流れて、横方向に一様な電位傾斜が生じる。こ
のため素子内部の電界集中が緩和され、ドレイン接合近
傍の局所的な電界集中が防止される。

第４図は他の実施例の横型ＭＯＳＦＥＴである．第３図
と対応する部分には第３図と同一符号を付して詳細な説
明は省く。この実施例ではドレイン側の半絶縁性多結晶
シリコン膜１１８の一端をｎ＋型ドレイン層１５８にコ
ンタクトさせている，これは、第３図の低抵抗多結晶シ
リコン膜１５７に代ってドレイン層１５８をオーミック
コンタクト層として利用したものという事ができる。

この実施例によっても先の実施例と同様の効果が得られ
る。

第５図及び第６図は導電変調型ＭＯＳＦＥＴに適用した
実施例で、それぞれ第３図及び第４図のｎ“型ドレイン
層１５８の部分をｐ＋型ドレイン層１７７としたもので
ある。

これらの実施例でも先の実施例と同様の効果が得られる
。

第７図は他の丈施例の導電変３ｓ型ＭＯＳＦＥＴである
。第５図と対応する部分には同一符号を付して詳細な説
明は省く。この実施例では、半絶縁性多結晶シリコン膜
１１８の一端をゲート電極１５６とコンタクトさせずに
、ゲート電極１５６を酸化膜１８６で覆っている。そし
てｎ＋型ソース層１６０上に低抵抗の多結晶シリコン膜
１８９をパターン形成し、半絶縁性多結晶シリコン膜１
１８の一端をこの低抵抗多結晶シリコン膜１８９にコン
タクトさせている。多結晶シリコン膜１８９には同時に
ソース電極１６８をコンタクトさせている。

この実施例も先の実施例と同様の効果が得られる。

第８図はさらに他の実施例の導電変調型ＭＯＳＦＥＴで
ある。この実施例も先の実施例と対応する部分には同一
符号を付して詳細な説明は省く。この実施例では半絶縁
性多結晶シリコン膜１１８のソース側端部はｎ“型ソー
ス層１６０と、ドレイン側端部はｐ′″型ドレイン層１
７７と、それぞれ直接コンタクトさせている。

この実施例においても先の丈施例と同様の効果が得られ
る。

以上に説明したＭＯＳＦＥＴの実施例において、各部の
導電型を全て逆とすることができ、その場合にも本発明
は有効である。その他本発明はその趣旨を逸脱しない範
囲で種々変形して実施することができる。例えば実施例
におけるウエハを、素子領域が酸化膜で完全に囲まれた
誘車体分離基板とする等がある。

［発明の効果］ 以上述べたように本発明によれば、素子内部の電界集中
を素子全体に均一に緩和して耐圧向上を図ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のｐｎ接合ダイオードの要部
構造を示す図、 第２図は他の火施例のｐｎ接合ダイオードの要部構造を
示す図、 第３図は本発明を横型ＭＯＳＦＥＴに適応した失施例を
示す図、 第４図は他の実施例の横型ＭＯＳＦＥＴを示す図、 第５図及び第６図は導電変調型ＭＯＳＦＥＴに適用した
実施例を示す図、 第７図及び第８図は導電変調型ＭＯＳＦＥＴに適用した
他の実施例を示す図、 第９図は従来のｐｎ接合ダイオードの要部構造を示す図
、 第１０図は高抵抗膜の比抵抗と耐圧の関係を示す図であ
る。 １・・・ｎ−Ｓｔ層．２・・・ｎ“型層，３・・・ｐ４
型アノード層，４・・・ｎ＋型カソード、層，５・・・
ｐ一層．６・・・Ｓ　ｔ　０　２膜，７・・・高抵抗膜
，８・・・絶縁膜，９，１０・・・低抵抗多結品シリコ
ン膜（オーミ・ソクコンタクトＪｉ），１１・・・アノ
ード電極，１２・・・カソード電極，１１０・＝ｐ−Ｓ
ｉ層，１１２−ｎ型層，１１４・・・ｎ”型層，１２６
・・・ｐ＋型層，１４０・・・ｐ型層，１４２・・・フ
ィールド酸化膜，１４４・・・ゲート酸化膜，１５２・
・・ｐ型ベース層，１５６・・・ゲート電極，１５７・
・・低抵抗多結晶シリコンＨ．１　５Ｂ−ｎ”　型ドレ
イン層，１６０・・・ｎ＋型ソース層４，１６２・・・
ｐ＋型層，１６４・・・酸化膜，１６６・・・ドレイン
電極，１６８・・・ソース電Ｔｈ，１５９・・・酸化膜
，１７７・・・ｐ＋型ドレイン層，１８０・・・低抵抗
多結晶シリコン膜。

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の高抵抗半導体層の表面に選択的に第
   ２導電型の高不純物濃度層が形成され、この高不純物濃
   度層に接してその周囲に第２導電型の低不純物濃度層が
   形成され、前記高不純物濃度層から、その周囲の前記低
   不純物濃度層、更にその外側の前記高抵抗半導体層にま
   たがって絶縁膜を介して高抵抗膜が形成されている高耐
   圧プレーナ素子において、前記高抵抗膜の両端がそれぞ
   れオーミックコンタクト層を介して電極に接続されてい
   ることを特徴とする高耐圧プレーナ素子。
2. （２）前記オーミックコンタクト層は、比抵抗１０＾７
   Ω・ｃｍ以下の多結晶シリコン膜である請求項１記載の
   高耐圧プレーナ素子。
3. （３）前記高耐圧プレーナ素子はｐｎ接合ダイオードで
   あり、前記高不純物濃度層、その周囲の前記低不純物濃
   度層、更にその外側の前記高抵抗半導体層にまたがって
   絶縁膜を介して高抵抗膜が形成され、前記高抵抗膜の両
   端がそれぞれオーミックコンタクト層を介して金属電極
   に接続されている請求項１記載の高耐圧プレーナ素子。
4. （４）前記高耐圧プレーナ素子は、前記高不純物濃度層
   をドレインバッファ層とし、この高不純物濃度層周囲の
   前記低不純物濃度層に対して所定距離をおいて前記高抵
   抗半導体層表面にソース層が形成され、ドレイン・ソー
   ス間の前記高抵抗半導体層表面にゲート絶縁膜を介して
   ゲート電極が形成された横型ＭＯＳＦＥＴであり、前記
   高抵抗膜は一端がオーミックコンタクト層を介してドレ
   イン電極に接続され、他端がゲート電極に接続されてい
   る請求項１記載の高耐圧プレーナ素子。