JP2000349165A - 半導体集積回路装置と半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 外部接続パッド近傍への素子配置を改善した
半導体集積回路装置の提供。 【解決手段】 入出力用トランジスタのチャネル方向に
ついて、アクティブ領域中のコンタクトとアクティブ端
部とのスペースを所望のサイズで設けた半導体集積回路
装置と、半導体回路素子上に層間絶縁膜を設け、電気接
続用開口部を設け、パターニングした第１のメタル配線
を被覆し、第２のメタル層を設け、パターニングし第２
のメタル配線を設けた半導体回路装置と、外部出力パッ
ド近傍の素子上まで延在する外部出力パッドを有するメ
タル電極を設けた半導体集積回路装置の構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の利用分野】本発明は、半導体集積回路装置およ
び半導体装置および半導体集積回路装置の製造方法に関
する。

【０００２】

【発明の属する技術分野】本発明は電界効果型の半導体
集積回路装置および半導体集積回路装置の製造方法に関
し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバー
ＩＣ、携帯機器の電源制御用ＩＣに関する。

【０００３】また、単位幅あたりの電流量の多いメタル
配線を内蔵した半導体集積回路装置に関するものであ
る。特に、狭ピッチの出力端子を有する半導体集積回路
装置に適している。

【０００４】

【従来の技術】従来の半導体集積回路装置は、入出力回
路を構成するトランジスタのドレイン領域１０のチャネ
ル長方向のゲート電極１１側端部とドレイン領域１０と
メタル電極１４を電気的に接続するコンタクト領域１２
端部との第２の最小間隔２２およびチャネル長方向のゲ
ート電極１１と反対側端部とドレイン領域１０とメタル
電極１４を電気的に接続するコンタクト領域１２端部と
の第３最小間隔２３を大きく設け、入出力回路を構成す
るトランジスタのドレイン領域１０のチャネル幅方向端
部と前記ドレイン領域１０とメタルを電気的に接続する
コンタクト領域１２端部との第１の最小間隔２１を比較
的小さく設けていた。

【０００５】従来の半導体集積回路装置の入出力回路用
トランジスタの一例を図２に示す。図２は、絶縁ゲート
電界効果型トランジスタの平面図である。

【０００６】図２に記したトランジスタは、電気的にメ
タル電極１６に接続されたゲート電極１１により電気的
に分離されたドレイン領域１０とソース領域１３各々に
コンタクト領域１２を設け、ドレイン領域１０とソース
領域１３各々をメタル電極１４、１５各々に電気的に接
続して、所望の電気特性を得ている。

【０００７】このトランジスタは、入出力端子に直接接
続されているため、外部からのノイズが直接印可される
ので、外部からのノイズ耐性に優れた特性を有してい
る。その手法として、第２の最小間隔を大きくすること
や、チャネル幅を大きくすることや、チャネル幅を小さ
くすることが従来よく知られていた。

【０００８】また、従来の半導体集積回路装置は、単位
幅あたりの電流量の多いメタル配線を使用する場合膜厚
の厚いアルミシリコンを用いるか、またはエレクトロマ
イグレーション耐性の大きいアルミカッパーシリコンあ
るいはカッパーを用いるか、または積層メタル配線を用
いる等の方法を用いていた。

【０００９】従来の半導体集積回路装置の例を図７(c)
に示す。図７(c)は、膜厚の厚いメタル配線を用いた絶
縁ゲート電界効果型半導体集積回路装置の断面図であ
る。

【００１０】複数の電界効果型トランジスタから構成さ
れる半導体集積回路装置において、半導体基板表面付近
に設けられた回路素子を被膜する層間絶縁膜４０上にパ
ターンニングされたメタル配線４６を１ｕｍから３ｕｍ
程度の膜厚で設け、層間絶縁膜４０およびメタル配線４
６を被膜して保護膜４２を設けていた。

【００１１】また、従来の半導体集積回路装置の製造方
法の例を図７(a)〜(c)に示す。図７(a)に示したよう
に、半導体基板３１表面付近に回路素子を作り込み回路
素子を被膜する層間絶縁膜４０を形成し、電気接続用の
開口部４３を層間絶縁膜４０に形成する第一の工程と、
図７(b)に示したように、層間絶縁膜４０上に配線層４
４を厚い膜厚で形成し、配線層４４上にエッチングマス
ク材４５をパターンニングし、配線層４４をエッチング
して不要な領域の配線層４４を除去し、メタル配線４６
を形成する第２の工程と、図７(c)に示したように、エ
ッチングマスク材４５を除去し、メタル配線４６上およ
び層間絶縁膜４０上に保護膜４２を形成し、外部端子接
続部に開口を形成する半導体集積回路装置の製造方法を
有していた。

【００１２】また、従来の半導体集積回路装置は、図９
に示したように、第１導電型半導体基板６１表面付近に
ゲート電極６７とゲート絶縁膜６２により電気的に分離
されたソース領域５６と低濃度ドレイン領域５５を設
け、低濃度ドレイン領域５５に囲まれた領域に高濃度ド
レイン領域５３を設け、低濃度ドレイン領域５５の内側
にウェル領域５４を設け、低濃度ドレイン領域の上方に
厚い酸化膜５２を設け、厚い酸化膜５２の上方に層間絶
縁膜５９を介して高濃度ドレイン領域５３に電気的に接
続されたドレインメタル電極５８を設け、ドレインメタ
ル電極５８上にパッド開口部６１を有する保護膜６０を
設け、パッド開口部６１とゲート電極５７との間隔を十
分に広げて、ワイヤーボンディングによる実装時の衝撃
ストレスが、直接素子に印可されないような設計がなさ
れていた。また、ワイヤーボンディングされるドレイン
メタル電極５８と電気的に分離されたメタル電極６３と
パッド開口部６１との間隔も十分に広げ、ワイヤーボン
ディングによる実装時の衝撃ストレスがメタル電極６３
上の保護膜６０に直接印可されないような設計がなされ
ていた。

【００１３】

【発明が解決しようとする課題】しかし、従来の半導体
集積回路装置においては、下記の課題があった。すなわ
ち、、図２に示した絶縁ゲート電界効果型半導体装置の
場合、所望のノイズ耐性（静電気耐性も含む）を得るた
めには、チャネル幅を大きく設計する必要があり、半導
体集積回路装置としてチップサイズを小型化することが
困難であった。

【００１４】また、入出力端子が多い場合は、半導体集
積回路装置としてチップサイズの大型化が製造コストを
著しく増大させていた。

【００１５】また、従来の半導体集積回路装置において
は、下記の課題があった。すなわち、、図７に示した膜
厚の厚いメタル配線を用いた絶縁ゲート電界効果型半導
体集積回路装置の場合、メタル配線を選択的にエッチン
グ除去する際、エッチングマスク材とエッチングされる
メタル配線との選択比が大きくないため、メタル配線を
厚く形成するとエッチングマスク材の膜厚の面内分布も
踏まえてエッチングマスク材の膜厚をメタル配線膜厚よ
り少なくとも選択比の１．５倍から２．０倍に設定する
必要がある。そのため、メタル配線の加工幅を微細に形
成することが困難であった。

【００１６】また、エレクトロマイグレーション耐性の
大きいアルミカッパーシリコンあるいはカッパーをメタ
ル配線に用いるか、あるいは積層メタル配線を用いる等
の方法の場合は、エレクトロマイグレーション耐性の著
しい向上や加工精度の向上や製造コストを低くする等が
困難であった。

【００１７】また、従来の半導体集積回路装置において
は、下記の課題があった。すなわち、、図９に示した従
来の絶縁ゲート電界効果型半導体装置の場合、ワイヤー
ボンディングによる実装時の衝撃ストレスが、直接、素
子や電位の異なるメタル電極上の保護膜に印可されない
ような設計がなされていたため、半導体集積回路装置の
チップサイズを小型化することが困難であった。

【００１８】また、狭ピッチで隣接するドライバー出力
端子の間に出力ドライバーや保護回路等の素子をレイア
ウトする事ができなかった。

【００１９】また、入出力端子が多い場合は、半導体集
積回路装置としてチップサイズの大型化が製造コストを
著しく増大させていた。

【００２０】

【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。

【００２１】複数のMOS型電界効果型トランジスタから
構成される半導体集積回路において、入出力回路を構成
するMOS型トランジスタのドレイン領域のチャネル幅方
向端部とドレインとメタルを電気的に接続するコンタク
ト領域端部との第１の最小間隔を、入出力回路を構成す
るMOS型トランジスタのドレイン領域のチャネル長方向
のゲート電極側端部とドレインとメタルを電気的に接続
するコンタクト領域端部との第２の最小間隔よりも大き
く設けた。

【００２２】また、第１の最小間隔を前記第２の最小間
隔より１μm以上大きな間隔で設けた。

【００２３】また、MOS型トランジスタを常にオフ状態
のオフ型トランジスタと、入力信号を受ける入力型トラ
ンジスタとで構成した。

【００２４】また、MOS型トランジスタを常にオフ状態
のオフ型トランジスタと、出力信号を出力する出力型ト
ランジスタとで構成した。

【００２５】また、同一入出力端子に電気的に接続され
たMOS型トランジスタのチャネル幅の総和が１４０μm以
下で構成した。

【００２６】さらに、MOS型トランジスタのドレイン領
域のチャネル幅方向端部とドレインとメタルを電気的に
接続するコンタクト領域端部との第１の最小間隔を入出
力回路を構成するMOS型トランジスタのドレイン領域の
チャネル長方向のゲート電極と反対側端部とドレインと
メタルを電気的に接続するコンタクト領域端部との第３
の最小間隔よりも大きく設けた。 また、第１の最小間
隔を前記第３の最小間隔より１μm以上大きな間隔で設
けた。

【００２７】また、MOS型トランジスタを常にオフ状態
のオフ型トランジスタと、入力信号を受ける入力型トラ
ンジスタとで構成した。

【００２８】また、MOS型トランジスタを常にオフ状態
のオフ型トランジスタと、出力信号を出力する出力型ト
ランジスタとで構成した。

【００２９】また、同一入出力端子に電気的に接続され
たMOS型トランジスタのチャネル幅の総和が１４０μm以
下で構成した。

【００３０】そこで本発明は、上記課題を解決するため
に以下の手段を用いた。

【００３１】複数の電界効果型トランジスタから構成さ
れる半導体集積回路において、第１配線の上方部および
側壁部に接し、第１配線と前記第１配線の上方部あるい
は上方部と側壁部の両方の接面を介して電気的に接続さ
れた第２配線を設けた。

【００３２】また、第２配線を０．１ｕｍ以上の加工幅
で設け、第１配線を３ｕｍ以上の加工幅で設けた。

【００３３】第２配線を３００ｎｍ以上の膜厚で設け、
第１配線を１ｕｍ以上の膜厚で設けた。

【００３４】また、本発明の半導体集積回路装置の製造
方法において、半導体基板表面付近に回路素子を作り込
み前記回路素子を被膜する絶縁膜を形成し、電気接続用
の開口部を絶縁膜に形成する第一の工程と、絶縁膜上に
第１の配線層を形成し、第１の配線層上にエッチングマ
スク材をパターンニングし、第１の配線層をエッチング
して不要な領域の第１の配線層を除去し、第１配線を形
成する第２の工程と、エッチングマスク材を除去し、第
１の配線上および絶縁膜上に第２の配線層を形成し、第
２の配線層上にエッチングマスク材をパターンニング
し、第２の配線層をエッチングして不要な領域の前記第
２の配線層を除去し、第２配線を形成する第３の工程と
を有する半導体集積回路装置の製造方法を用いた。

【００３５】また、半導体集積回路装置の製造方法の第
２の工程において、第１の配線層をチタンまたはチタン
ナイトライド等の高融点金属層とアルミニウムを主体と
する導電材料層との積層構造で形成し、第１の配線層上
にエッチングマスク材をパターンニングし、アルミニウ
ムを主体とする導電材料層をエッチングして不要な領域
のアルミニウムを主体とする導電材料層を除去し、第１
配線のアルミニウムを主体とする導電材料層部分と第１
の配線層の前記高融点金属層部分を形成する工程とし、
第３の工程において、エッチングマスク材を除去し、第
１配線の前記アルミニウムを主体とする導電材料層部分
と第１の配線層の前記高融点金属層部分上に第２の配線
層を形成し、エッチングマスク材をパターンニングし、
第２の配線層をエッチングして不要な領域の第２の配線
層および不要な領域の第１の配線層の高融点金属層部分
を除去し、第２配線を形成する工程とした。

【００３６】また、半導体集積回路装置の製造方法の第
１の工程の電気接続用の開口部を前記絶縁膜に形成する
工程において開口部にタングステンまたはアルミニウム
またはカッパー等の導電材料を埋め込む工程を有する半
導体集積回路装置の製造方法をもちいた。

【００３７】そこで本発明は、上記課題を解決するため
に以下の手段を用いた。

【００３８】第１導電型半導体基板表面付近にゲート電
極とゲート絶縁膜により電気的に分離されたソース領域
と低濃度ドレイン領域を設け、低濃度ドレイン領域に囲
まれた領域に高濃度ドレイン領域を設け、低濃度ドレイ
ン領域の内側にウェル領域を設け、低濃度ドレイン領域
の上方に厚い酸化膜を設け、厚い酸化膜と高濃度ドレイ
ン領域とゲート電極の上方に層間絶縁膜を介して高濃度
ドレイン領域に電気的に接続されたドレインメタル電極
を設け、ドレインメタル電極上にパッド開口部を有する
保護膜を設けた半導体集積回路装置において、パッド開
口部とゲート電極との間隔を１０μm以下にした。

【００３９】また、パッド開口部とメタル配線との間隔
を１２μm以上にした。

【００４０】また、パッド開口部の下方に低濃度ドレイ
ン領域とウェル領域を設けた。

【００４１】また、ドレインメタル電極を１．５μmか
ら３μmの膜厚で設けた。

【００４２】また、ドレインメタル電極を銅を含む金属
で設けた。

【００４３】また、パッド開口部とゲート電極との間隔
を１μm以上で設けた。

【００４４】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。

【００４５】図１に示した本発明の半導体集積回路装置
は、複数の電界効果型トランジスタから構成される半導
体集積回路の入出力回路に用いられるトランジスタにお
いて、ドレイン領域１０のチャネル幅方向端部とドレイ
ン領域１０とメタルを電気的に接続するコンタクト領域
１２端部との第１の最小間隔２１を大きく設けた。

【００４６】以下に本発明の半導体集積回路装置を図面
に基づいて詳細に説明する。

【００４７】図１は、本発明の半導体集積回路装置の入
出力回路を構成するトランジスタの平面図である。

【００４８】図１に記したトランジスタは、ゲート電極
１１により電気的に分離されたドレイン領域１０とソー
ス領域１３各々にコンタクト領域１２を設け、ドレイン
領域１０とソース領域１３各々をメタル電極１４、１５
各々に電気的に接続して、所望の電気特性を得ている。
このトランジスタは、入出力端子に直接接続されてい
るため、外部からのノイズが直接印可されるので、外部
からのノイズ耐性に優れた特性を有している。

【００４９】本発明では、ドレイン領域１０のチャネル
幅方向端部とドレイン領域１０とメタルを電気的に接続
するコンタクト領域１２端部との第１の最小間隔２１
を、ドレイン領域１０のチャネル長方向のゲート電極１
１側端部とドレイン領域１０とメタル電極１４を電気的
に接続するコンタクト領域１２端部との第２の最小間隔
２２およびチャネル長方向のゲート電極１１と反対側端
部とドレイン領域１０とメタル電極１４を電気的に接続
するコンタクト領域１２端部との第３最小間隔２３より
も大きく設けたため、静電気的なノイズがドレイン領域
１０に印可された場合に生じる過電流の局所性を緩和
し、局所的な発熱によるトランジスタの破壊を抑制する
ことを可能としたものである。

【００５０】従来から、その手法として、第２の最小間
隔２２を大きくすることや、チャネル幅を大きくするこ
とがよく知られていたが、従来の手法では、実用上好ま
しい静電気耐性を得るために、例えば、ドレイン領域１
０のチャネル長方向のゲート電極１１側端部とドレイン
領域１０のコンタクト領域１２端部との第２の最小間隔
２２とゲート電極１１と反対側端部とドレイン領域１０
のコンタクト領域１２端部との第３最小間隔２３を７μ
m程度以上に設定した場合でも同一入出力端子に電気的
に接続されたトランジスタのチャネル幅の総和を２００
μm以上で構成する必要があった。

【００５１】しかしながら、ドレイン領域１０のチャネ
ル幅方向端部とドレイン領域１０のコンタクト領域１２
端部との第１の最小間隔２１を、第２の最小間隔２２お
よび第３最小間隔２３よりも大きく設定した場合、第２
の最小間隔２２および第３最小間隔２３が７μm程度で
も、同一入出力端子に電気的に接続されたトランジスタ
のチャネル幅の総和を１４０μm以下で構成することが
可能となった。また、実装条件の違いや、デバイス、プ
ロセス構成の違いにもよるが、１２０μm程度以下や１
００μm程度以下で構成することも可能である。また、
第１の最小間隔２１は、第２の最小間隔２２および第３
最小間隔２３よりも１μm程度大きくするとその効果は
さらに大きくなる。さらに、このトランジスタの静的な
ドレイン耐圧を決定する現象がドレインと半導体基板領
域１間のジャンクションブレークダウンの場合、第１最
小間隔２１と第３最小間隔２３との関係が静電気的耐性
に与える影響をより大きくする。また、このトランジス
タの静的なドレイン耐圧を決定する現象がゲート電極に
起因する表面ブレークダウンの場合、第１最小間隔２１
と第２最小間隔２２との関係が静電気的耐性に与える影
響をより大きくする。

【００５２】ここまでは、電源電圧が３Ｖ程度以下、５
Ｖ程度以下、あるいは７Ｖ程度以下の場合に有効な実施
例について記述してきたが、本発明は、７Ｖ程度以上４
０Ｖ程度以下の場合も同様な効果が得られる。また、４
０Ｖ程度以上の場合も類似した効果が得られる。

【００５３】しかしながら、電源電圧や印可電界の大き
い場合に用いられるゲート電極１１の側壁にサイドスぺ
サーを有するＬＤＤ構造のトランジスタの場合などは、
第１最小間隔２１よりもむしろ第２最小間隔２２と第３
最小間隔２３を大きく設定したほうが静電気的耐性が高
くなる場合もある。

【００５４】また、ドレイン領域１０の外周の４辺の静
的ドレイン耐圧が同程度の場合は、本発明の効果はより
大きくなる。

【００５５】さらに、静電気的なノイズが印可された場
合にはドレイン領域１０と半導体基板領域１とソース領
域１３とで構成される寄生バイポーラトランジスタによ
ってノイズによる電荷がグランド電位に逃がされること
が知られているが、破壊に至る電流容量の小さい寄生バ
イポーラトランジスタの近傍のドレイン領域１０端部と
コンタクト領域１２までの間隔を大きくすることによる
本発明の効果は大きい。こうした効果は、電源電圧が２
０Ｖから４０Ｖの間の場合顕著となる。

【００５６】つまり本発明の本質は、静電気的ノイズが
印可された場合に過電流が抵抗の高い領域を局所的に流
れることを防止したものである。

【００５７】本発明のトランジスタの導電型は、Ｎチャ
ネル型の場合その効果は大きいが、Ｐチャネル型の場合
もある程度の効果は得られる。

【００５８】図３に本発明の別の実施例を記した。以下
に図面に基づいて詳細に説明する。

【００５９】半導体集積回路装置を構成する場合外部接
続端子には入出力素子と静電気保護素子が接続される。
これらの素子は外部からのノイズや静電気に対してある
程度の耐性を有している。こうした耐性を持たせるため
に、ノイズや静電気の電流経路の電流容量をを大きくし
たり、ノイズや静電気を電源端子（ＶＤＤorＶＳＳ）に
ダイオードやバイポーラトランジスタ等の静電気保護素
子で逃がす経路を設けたりする。本発明は、入出力素子
（特にＭＯＳ型トランジスタ）と静電気保護素子（特に
ゲートオフ型ＭＯＳトランジスタ）のサージや静電気に
対する電流容量を大きくする効果を有するものである。

【００６０】ＭＯＳ型トランジスタ（この後はＭＯＳＴ
ｒ．と記す）のノイズや静電気耐性は一般に寄生ダイオ
ードと寄生バイポーラトランジスタ（この後は寄生バイ
ポーラＴｒ．と記す）の電流容量で決定される。また寄
生ダイオードと寄生バイポーラＴｒ．の電流容量は外部
入力に直接さらされる半導体領域の電流経路体積や電流
経路均一性によって決定される。 図３に示した半導体
素子は、ノイズや静電気に対する電流経路均一性を特に
高めたものである。

【００６１】図３は本発明の半導体集積回路装置の入出
力素子または静電気保護素子を構成し、ゲート電極１１
を２箇所有するＭＯＳＴｒ．の平面図である。

【００６２】本発明の半導体集積回路装置の入出力素子
または静電気保護素子は、半導体基板１表面付近にゲー
ト電極１１下のチャネル領域１８と素子分離領域１７に
より電気的に分離されたドレイン領域１０を設け、チャ
ネル領域１８と素子分離領域１７により電気的に分離さ
れたソース領域１３を２箇所設け、ドレイン領域１０と
ソース領域１３とゲート電極１１それぞれに、電気的な
配線をするためのコンタクト領域１２を介してメタル電
極１４を設け、ここには図示していないが素子分離領域
１７に電気的な配線をするためのコンタクト領域を介し
てメタル電極を設け、ここには図示していないがゲート
電極１１と素子分離領域１７はメタル電極１４を介して
電気的に接続され、ここには図示していないがソース領
域１３およびドレイン領域１０およびチャネル領域１８
の下部の半導体領域は素子分離領域１７と同一導電型を
有し電気的にも素子分離領域１７と接続されることによ
り構成されている。

【００６３】図３のようなレイアウト構成とした場合、
ドレイン領域１０と素子分離領域１７との電気的分離
は、ドレイン領域１０のチャネル幅方向端部のジャンク
ションダイオードとドレイン領域１０のチャネル長方向
端部のゲート電極１１の電界効果を有するジャンクショ
ンダイオードで担われている。

【００６４】一般に半導体集積回路装置の入出力素子や
静電気保護素子は電流容量を確保するためそのチャネル
幅は、２００ｕｍ程度から４００ｕｍ程度で構成される
ので、チャネル幅方向端部のジャンクションダイオード
（この後チャネル幅方向ダイオードと記す）のノイズや
静電気の電流経路はチャネル長方向端部のゲート電極１
１の電界効果を有するジャンクションダイオード（この
後チャネル長方向ダイオードと記す）の電流経路に比べ
て大幅に小さく構成されてしまう。この構成は、ノイズ
や静電気に対する電流経路均一性を悪くするものであ
り、チャネル幅方向ダイオードの分離耐圧がチャネル長
方向ダイオードの分離耐圧より低い場合は、さらに電流
経路均一性を悪化させることになり、半導体集積回路装
置の入出力耐性を著しく悪化させるものである。

【００６５】そこでチャネル幅方向ダイオードの分離耐
圧をチャネル長方向ダイオードの分離耐圧よりも高くす
る構成が考えられる。この方法はチャネル長方向ダイオ
ードの電流電圧特性とチャネル幅方向ダイオードの電流
電圧特性との関係における特定条件でのノイズや静電気
に対する電流経路均一性を改善するものではあるが、耐
圧を高くするための不純物濃度の低濃度化はドレイン領
域１０チャネル幅方向端部の電流容量低下をもたらしチ
ャネル幅方向ダイオードの電流電圧特性に悪影響を内在
させることとなる。

【００６６】この関係の概略図を図４に記した。チャネ
ル長方向ダイオードの電流容量が大きくてもチャネル幅
方向ダイオードの電流容量が小さいと、印可された静電
気電流量をチャネル長方向ダイオードで流し出す前にチ
ャネル幅方向ダイオードに電流が生じ、電流容量を超え
る電流になると破壊に至ってしまう現象の概要が示され
ている。

【００６７】つまりチャネル幅方向ダイオードの分離耐
圧を高くすることだけでは、本質的なノイズや静電気の
耐性の向上は望めない。チャネル長方向ダイオード特性
とチャネル幅方向ダイオード特性の相関関係を踏まえた
最適設計が必要である。

【００６８】事前に想定される半導体集積回路装置の実
際の実装環境や使用環境でのノイズや静電気の電荷量と
電流経路の抵抗値と容量値から、入出力素子または静電
気保護素子に印可される全ての電圧あるいは電流条件で
のチャネル長方向ダイオード特性とチャネル幅方向ダイ
オード特性の比較を行い、全ての条件でチャネル幅方向
ダイオードが破壊に至らない構成にする必要がある。Ｍ
ＯＳ型半導体集積回路装置の場合（特に最小加工幅が
０．６ｕｍから３．０ｕｍ、チャネル長方向ダイオード
分離耐圧が６Ｖから４０Ｖ、チャネル幅方向ダイオード
分離耐圧がチャネル長方向ダイオード分離耐圧より３Ｖ
から１０Ｖ高い場合）、入出力素子または静電気保護素
子のチャネル長方向ダイオードの総和の幅は、の２００
ｕｍから４００ｕｍにすると最適条件となる。

【００６９】こうした方法は入出力素子または静電気保
護素子の面積を大幅に増加させ、またデバイス設計上大
きな課題となり、半導体集積回路装置開発製造上のコス
トに悪影響を及ぼし好ましくない。

【００７０】図３に記した本発明の半導体集積回路装置
の入出力素子と静電気保護素子の平面図には、チャネル
長方向ダイオードとドレイン領域１０のコンタクト領域
１２との最短距離である第２最小間隔２２とチャネル幅
方向ダイオードとドレイン領域１０のコンタクト領域１
２との最短距離である第１最小間隔２１とが記されてい
る。本発明では、この第１最小間隔２１と第２最小間隔
２２の長さの違いで、ノイズや静電気による電荷の大部
分をチャネル長方向ダイオードから流し出す方法を見い
だしたものである。

【００７１】前述してきたように、外部入力端子と直接
接続しているドレイン領域１０は、チャネル幅方向ダイ
オードとチャネル長方向ダイオードという異なる特性を
有するノイズや静電気の電流経路が存在するため、ノイ
ズや静電気の電流経路均一性を有することが困難であ
る。しかし、本発明では、第１最小間隔２１を第２最小
間隔２２より２倍以上大きく構成すると、ノイズや静電
気の電流経路の大部分がチャネル長方向ダイオードに限
定されるためチャネル幅方向ダイオードの電流容量を高
くする必要が全く生じない。つまり、チャネル長方向ダ
イオードの電流容量を想定されるノイズや静電気の電流
量より大きく設定すればノイズや静電気耐性が得られて
しまう。この場合、従来２００ｕｍから４００ｕｍ必要
としていたチャネル長方向ダイオードの総和の幅は、１
００ｕｍ程度以下で十分となる効果が得られた。また、
第１最小間隔２１を第２最小間隔２２より１ｕｍ程度以
上大きく構成するだけでもチャネル長方向ダイオードの
総和の幅は１４０μm以下で構成することが可能となっ
た。

【００７２】ここでの、チャネル長方向ダイオードの総
和の幅とはＭＯＳＴｒ．の場合、チャネル幅の総和であ
る。

【００７３】また、図５に記したようなドレイン領域１
０をゲート電極１１で囲んだ構成の半導体装置の場合、
ドレイン領域１０と素子分離領域１７との電気的に分離
は、チャネル長方向端部のゲート電極１１の電界効果を
有するジャンクションダイオードで保たれているためノ
イズや静電気の電流経路の均一性が得られている。しか
し、チャネル幅方向の電流経路の体積は小さいままであ
るので第４最小間隔２４は、第２最小間隔２２より大き
く構成する必要がある。

【００７４】また、ここでは図示しないが、ドレイン領
域を囲む４方向全てにチャネル領域を有する半導体装置
の場合は、コーナー部分の電流容量が小さくなるため、
コーナー部分のコンタクト領域とコーナーとの距離は、
チャネル長方向ダイオードとドレイン領域のコンタクト
領域との最短距離よりも大きく設計する必要がある。

【００７５】図６（ｅ）に示した本発明の半導体集積回
路装置は、複数の電界効果型トランジスタから構成され
る半導体集積回路において、半導体基板３１表面付近に
ＣＭＯＳ型またはバイポーラ型回路素子を作り込み、回
路素子を被膜する層間絶縁膜４０上に設けられた第１の
メタル配線５０の上方部および側壁部に接し、第１のメ
タル配線５０と上方部かあるいは側壁部の接面を介して
電気的に接続された第２のメタル配線５２を設け、第２
のメタル配線５２を０．１μｍ以上の加工幅で設け、第
１のメタル配線５０を２μｍ以上の加工幅で設けた。ま
た、第２のメタル配線５２を０．６ｕｍ以上の膜厚で設
け、第１のメタル配線５０を０．８μｍ以上の膜厚で設
けた。

【００７６】ここで、第２のメタル配線５２は、０．５
μｍ以上、１０ｕｍ程度以下の加工幅で設けてもこの技
術は実現できるが、０．８μｍ以上、１０μｍ程度以下
の加工幅で設けても良い。

【００７７】さらに、第１のメタル配線５０は、３μｍ
以上、５００μｍ程度以下の加工幅で設けてもこの技術
は実現できるが、５μｍ以上、５０μｍ程度以下の加工
幅で設けても良い。

【００７８】また、第２のメタル配線５２は、３００ｎ
ｍ以上、１μｍ程度以下の膜厚で設けてもこの技術は実
現できるが、５００ｎｍ以上、８００ｎｍ程度以下の膜
厚で設けても良い。

【００７９】また、第１のメタル配線５０は、５００ｎ
ｍ以上、５ｕｍ程度以下の膜厚で設けてもこの技術は実
現できるが、１ｕｍ以上、３ｕｍ程度以下の膜厚で設け
ても良い。

【００８０】第１のメタル配線５０と第２のメタル配線
５２との膜厚差は、第１のメタル配線５０領域上のエッ
チングマスク材５３と第２のメタル配線５２とのエッチ
ング選択比と膜厚比と第２のメタル配線５２の加工精度
によって決定される。

【００８１】また、第１のメタル配線層５０は、第２の
メタル配線層５２に覆われているため、第２のメタル配
線５２のエッチングによる第１のメタル配線層５０の膜
減りは生じない。

【００８２】図６（ａ）〜（ｅ）に示した本発明の半導
体集積回路装置の製造方法において、半導体基板表面付
近にＣＭＯＳ型またはバイポーラ型回路素子を作り込み
回路素子を被膜する層間絶縁膜４０を形成し、電気接続
用の開口部４３を絶縁膜に形成する第一の工程と、層間
絶縁膜４０上に第１のメタル層を形成し、第１のメタル
層上に第１エッチングマスク材５１をパターンニング
し、エッチングにより不要な領域の第１のメタル層を除
去し、第１のメタル配線５０を形成する第２の工程と、
第１エッチングマスク材５１を除去し、第１のメタル配
線５０上および層間絶縁膜４０上に第２のメタル層を形
成し、第２のメタル層上に第２エッチングマスク材５３
をパターンニングし、第２のメタル層をエッチングによ
り不要な領域の第２のメタル層を除去し、第２のメタル
配線層５２を形成する第３の工程と、第２エッチングマ
スク材５３を除去した後、パッシベーション膜５４を形
成する第４の工程と、を有する半導体集積回路装置の製
造方法を用いた。

【００８３】また、半導体集積回路装置の製造方法の第
２の工程において、第１のメタル層をチタンまたはチタ
ンナイトライド等の高融点金属層とアルミニウムを主体
とする低抵抗導電材料層との積層構造で形成し、第１の
メタル層上に第１エッチングマスク材５１をパターンニ
ングし、エッチングにより不要な領域を除去し、第１の
メタル配線層５０のアルミニウムを主体とする低抵抗導
電材料層部分と第１のメタル配線層５０の高融点金属層
部分を形成する工程とし、第３の工程において、第１エ
ッチングマスク材５１を除去し、第１のメタル配線層５
０上に第２のメタル層をチタンまたはチタンナイトライ
ド等の高融点金属層とアルミニウムを主体とする低抵抗
導電材料層との積層構造で形成し、第２エッチングマス
ク材５３をパターンニングし、第２のメタル層をエッチ
ングにより不要な領域を除去し、第２のメタル配線層５
２を形成する工程としても良い。

【００８４】また、半導体集積回路装置の製造方法の第
１の工程の電気接続用の開口部４３を層間絶縁膜４０に
形成する工程において開口部４３にタングステンまたは
アルミニウムまたはカッパー等の導電材料を埋め込む工
程を有する半導体集積回路装置の製造方法を用いる場合
もある。

【００８５】また、図６（ａ）〜（ｅ）に示した本発明
の半導体集積回路装置の製造方法において、第１のメタ
ル配線層５０および第２のメタル配線層５２の膜厚は例
えば２．０ｕｍと０．８ｕｍのように、第１のメタル配
線層５０を厚く形成できる。このため、半導体集積回路
装置を形成する場合、第１のメタル配線層５０が存在す
る領域は許容電流量が大きく構成できる。つまり、大き
な電流量が必要な配線に、第１のメタル配線層５０を形
成すると、小面積で配線層を構成できるので、半導体集
積回路装置のチップサイズの縮小が可能となる。

【００８６】また、上記第２の工程で第１のメタル配線
層５０をエッチングにより形成する場合、第１のメタル
配線層５０と第１エッチングマスク材５１との選択比と
膜厚比が問題となる。第１のメタル層のエッチング量は
２０〜５０％程度オーバーエッチされるように設定し、
製造バラツキによるエッチング残りを防止する。この被
エッチング材であるメタルの膜厚は厚く形成されている
ので総エッチング時間は大幅に長くなるが、第１エッチ
ングマスク材５１はエッチング終了時にも十分に残って
いる必要がある。つまり、第１エッチングマスク材５１
の被エッチング材に対する選択比が十分に大きいマスク
材を使用するか、あるいは選択比が十分に大きくなるエ
ッチング方法を用いるかのいずれかである。選択比が十
分に大きくなるエッチング方法としては、リン酸等の酸
性溶液の混合物等によるウエットエッチング、あるいは
半導体基板側のバイアスを下げた、あるいは添加ガスを
混入させた雰囲気を用いたドライエッチングが好まし
い。

【００８７】一般的に、こうしたエッチング方法は加工
精度のバラツキが非常に大きく、１ｕｍ以下の微細な配
線を用いることができないので、複数のメタル配線層を
用途別に形成している。この場合、複数のメタル配線層
とメタル配線層間を接続するコンタクトを形成するため
に３回のフォト工程が必要となる。

【００８８】しかしながら、本発明では、厚膜な配線は
第１のメタル配線層５０で、微細な配線は第２のメタル
配線層５２で形成でき、かつ一般的に用いられるメタル
配線層間を接続するコンタクトを必要としないので２回
のフォト工程で簡便に半導体集積回路装置を形成でき
る。

【００８９】図８に示した本発明の半導体装置は、複数
の外部出力パッドと出力ドライバーと制御回路から構成
される半導体集積回路装置の外部出力パッドと出力ドラ
イバーの一部の概略断面図である。

【００９０】第１導電型半導体基板６１表面付近にゲー
ト電極６７とゲート絶縁膜７２により電気的に分離され
たソース領域６６と低濃度ドレイン領域６５を設け、低
濃度ドレイン領域６５に囲まれた領域に高濃度ドレイン
領域６３を設け、低濃度ドレイン領域６５の内側にウェ
ル領域６４を設け、低濃度ドレイン領域６５の上方に厚
い酸化膜６２を設け、厚い酸化膜６２と高濃度ドレイン
領域６３とゲート電極７２の上方に層間絶縁膜６９を介
して高濃度ドレイン領域６３に電気的に接続されたドレ
インメタル電極６８を設け、ドレインメタル電極６８上
にパッド開口部７１を有する保護膜７０を設けた半導体
集積回路装置において、パッド開口部７１とゲート電極
６７との間隔を１０μm以下にした。

【００９１】ワイヤーボンディングによる実装時、パッ
ド開口部７１からずれて保護膜７０上の一部にワイヤー
が打たれる場合がある。この場合、ボンディングによる
衝撃ストレスが保護膜７０、ゲート電極６７、ゲート絶
縁膜７２、低濃度ドレイン領域６５等々に印可され、ト
ランジスタの電気的特性が変動する可能性がある。そこ
で、従来は、パッド開口部７１とゲート電極６７、ゲー
ト絶縁膜７２、低濃度ドレイン領域６５等々との間隔を
ワイヤーボンディングのアライメント精度よりも大きい
１３μm程度に設定していた。このため、狭ピッチな多
数の外部出力パッドを有する半導体集積回路装置の場
合、外部出力パッドの近傍、特に隣接するパッドの間に
出力ドライバーや保護回路等の素子をレイアウトするこ
とができなかった。

【００９２】本発明では、ワイヤーボンディングされる
ドレインメタル電極６８をパッド開口部近傍にレイアウ
トされた出力トランジスタの上方にまで延在させたた
め、ボンディングによる衝撃ストレスが出力トランジス
タ上方に印可されても、ドレインメタル電極６８が衝撃
ストレスを吸収しトランジスタの電気的特性が損なわれ
ない。そのため、パッド開口部７１とゲート電極６７と
の間隔を１０μm以下にする事が可能となった。また、
５μm程度以下にでも１μm程度以下にでも設定すること
ができるが、外部からの静電気的ノイズ対策のため、実
用上は６μm程度以下に設定することが望ましい。

【００９３】さらに、ワイヤーボンディングによる衝撃
ストレスが最も大きいボンディングセンターは、パッド
開口部に設定されるので、パッド開口部直下の厚い酸化
膜６２の下方にはドレインメタル電極６８と同電位の低
濃度ドレイン領域６５とウェル領域６４を設置し、ボン
ディングによる衝撃ストレスによる欠陥起因のリーク電
流が発生することを防止した。

【００９４】また、ワイヤーボンディングによる衝撃ス
トレスはボンディングセンターに近づくほど大きくなる
ので、実使用上は、パッド開口部７１とゲート電極６７
との間隔を１μmから３μm程度以上にすることが推奨さ
れる。

【００９５】一方、ワイヤーボンディングされるドレイ
ンメタル電極６８と電気的に分離されたメタル電極７３
は、ボンディングによる衝撃ストレス耐性が乏しい保護
膜７０のみが上方に設置されているだけなので、パッド
開口部７１とメタル電極７３との間隔は、ワイヤーボン
ディングのアライメント精度よりも大きい１２μm程度
以上に設定することが望ましい。

【００９６】また、ボンディングによる衝撃ストレス耐
性をより高めるために、ドレインメタル電極５８を１．
５μmから３μmの膜厚で設けても良い。また、金属膜の
積層構造でも良い。また、ドレインメタル電極６８を銅
を含む金属で設けた。例えば、アルミシリコンカッパー
合金や、カッパー、がある。

【００９７】本発明の図８は、外部接続パッド領域と出
力ドライバーを示しているが、本説明は、外部接続パッ
ド領域近傍に素子が設置できることを可能としたもので
あるため、外部接続パッド領域近傍に設置する素子は、
保護素子でも、制御用の素子でも問題はない。

【００９８】また、図８は、外部接続パッド領域一部分
を示している。パッド開口部７１を中心にして、上下左
右の４辺に同様な構成をすることが好ましい。また、同
心円上に設置することも、８角形型に設置することも、
２辺のみ設置すること、３辺のみ設置することも、１辺
のみ設置すること可能である。

【００９９】またこの発明は、192bitの出力ドライバー
を有するサーマルヘッドドライバー用ＩＣに用いるとそ
の効果は絶大である。

【０１００】ここまでに説明してきた各実施例は、いず
れも別の実施例と合わせて用いることが可能である。

【０１０１】

【発明の効果】この発明は、以上説明したように、半導
体集積回路装置において、入出力回路用トランジスタの
静電気的耐性を高めることができるため、小さいチャネ
ル幅で高い信頼性を有する入出力保護回路を容易に形成
できる。このため、チップサイズを縮小化による製造コ
ストの削減効果がある。

【０１０２】また本発明は、以上説明したように、半導
体集積回路装置において、メタル配線を２回のフォト工
程とエッチング工程で部分的に厚膜化する事を可能にし
たため、簡単な工程で膜厚、加工幅の制御性の良いメタ
ル配線を容易に形成できる。このため、製造コストを小
さくし、チップサイズを縮小化する効果がある。

【０１０３】また本発明は、以上説明したように、半導
体集積回路装置において、外部接続パッド領域近傍に素
子が設置できることを可能としたものであるためチップ
サイズの小型化が容易に実現できる。このため、チップ
サイズ縮小化による製造コストの削減効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置概略平面図であ
る。

【図２】従来の半導体集積回路装置の概略平面図であ
る。

【図３】本発明の半導体集積回路装置概略平面図であ
る。

【図４】本発明の半導体集積回路装置の電圧電流特性図
である。

【図５】本発明の半導体集積回路装置概略平面図であ
る。

【図６】本発明の半導体集積回路装置の製造工程順概略
断面図である。

【図７】従来の半導体集積回路装置の製造工程順概略断
面図である。

【図８】本発明の半導体集積回路装置概略断面図であ
る。

【図９】従来の半導体集積回路装置の概略断面図であ
る。

【符号の説明】

１ 半導体基板領域 １０ ドレイン領域 １１ ゲート電極 １２ コンタクト領域 １３ ソース領域 １４ メタル電極 １７ 素子分離領域 １８ チャネル領域 ２１ 第１最小間隔 ２２ 第２最小間隔 ２３ 第３最小間隔 ２４ 第４最小間隔 ３１ 半導体基板 ４０ 層間絶縁膜 ４２ 保護膜 ４３ 電気接続用の開口部 ４４ 配線層 ４５ エッチングマスク材 ４６ メタル配線 ５０ 第１のメタル配線層 ５１ 第１エッチングマスク材 ５２ 第２のメタル配線層 ５３ 第２エッチングマスク材 ６１ 半導体基板 ６２ 厚い酸化膜 ６３ 高濃度ドレイン領域 ６４ ウェル領域 ６５ 低濃度ドレイン領域 ６６ ソース領域 ６７ ゲート電極 ６８ ドレインメタル電極 ６９ 層間絶縁膜 ７０ 保護膜 ７１ パッド開口部 ７２ ゲート酸化膜 ７３ メタル配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｘ (72)発明者 松本 康伸 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 Ｆターム(参考） 5F033 HH08 HH18 HH33 JJ08 JJ11 JJ19 MM05 MM13 NN06 NN07 QQ08 QQ10 QQ11 QQ19 QQ37 UU04 VV07 WW01 WW02 XX10 5F040 DA00 DA23 DA24 DA25 DB01 DB06 EH07 5F048 AA02 AA05 AB06 AB07 AC07 BA01 BD02 BF02 BF07 BF16 CC08 CC11 CC15 CC16 CC18

Claims (22)

【特許請求の範囲】
1. 【請求項1】 複数のMOS型電界効果型トランジスタから
   構成される半導体集積回路において、 入出力回路を構成する前記MOS型トランジスタのドレイ
   ン領域のチャネル幅方向端部と前記ドレインとメタルを
   電気的に接続するコンタクト領域端部との第１の最小間
   隔を、前記入出力回路を構成する前記MOS型トランジス
   タの前記ドレイン領域のチャネル長方向のゲート電極側
   端部と前記ドレインとメタルを電気的に接続するコンタ
   クト領域端部との第２の最小間隔よりも大きく設けたこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１の最小間隔を前記第２の最小間
   隔より１μm以上大きな間隔で設けたことを特徴とする
   請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記MOS型トランジスタを常にオフ状態
   のオフ型トランジスタと、入力信号を受ける入力型トラ
   ンジスタとで構成したことを特徴とする請求項２記載の
   半導体集積回路装置。
4. 【請求項４】 前記MOS型トランジスタを常にオフ状態
   のオフ型トランジスタと、出力信号を出力する出力型ト
   ランジスタとで構成したことを特徴とする請求項２記載
   の半導体集積回路装置。
5. 【請求項５】 同一入出力端子に電気的に接続された前
   記MOS型トランジスタのチャネル幅の総和が１４０μm以
   下で構成したことを特徴とする請求項３および請求項４
   記載の半導体集積回路装置。
6. 【請求項６】 前記MOS型トランジスタのドレイン領域
   のチャネル幅方向端部と前記ドレインとメタルを電気的
   に接続するコンタクト領域端部との前記第１の最小間隔
   を、 前記入出力回路を構成する前記MOS型トランジスタの前
   記ドレイン領域のチャネル長方向のゲート電極と反対側
   端部と前記ドレインとメタルを電気的に接続するコンタ
   クト領域端部との第３の最小間隔よりも大きく設けたこ
   とを特徴とする半導体集積回路装置。
7. 【請求項７】 前記第１の最小間隔を前記第３の最小間
   隔より１μm以上大きな間隔で設けたことを特徴とする
   請求項６記載の半導体集積回路装置。
8. 【請求項８】 前記MOS型トランジスタを常にオフ状態
   のオフ型トランジスタと、入力信号を受ける入力型トラ
   ンジスタとで構成したことを特徴とする請求項７記載の
   半導体集積回路装置。
9. 【請求項９】 前記MOS型トランジスタを常にオフ状態
   のオフ型トランジスタと、出力信号を出力する出力型ト
   ランジスタとで構成したことを特徴とする請求項８記載
   の半導体集積回路装置。
10. 【請求項１０】 同一入出力端子に電気的に接続された
    前記MOS型トランジスタのチャネル幅の総和が１４０μm
    以下で構成したことを特徴とする請求項７および請求項
    ８記載の半導体集積回路装置。
11. 【請求項１１】 複数の電界効果型トランジスタから構
    成される半導体集積回路において、 第１配線の上方部および側壁部に接し、前記第１配線と
    前記第１配線の上方部あるいは上方部と側壁部の両方の
    接面を介して電気的に接続された第２配線を設けたこと
    を特徴とする半導体集積回路装置。
12. 【請求項１２】 前記第２配線を０．１ｕｍ以上の加工
    幅で設け、かつ前記第１配線を３ｕｍ以上の加工幅で設
    けたことを特徴とする請求項１１記載の半導体集積回路
    装置。
13. 【請求項１３】 前記第２配線を３００ｎｍ以上の膜厚
    で設け、かつ前記第１配線を１ｕｍ以上の膜厚で設けた
    ことを特徴とする請求項１１および請求項１２記載の半
    導体集積回路装置。
14. 【請求項１４】 請求項１１記載の半導体集積回路装置
    の製造方法において、 半導体基板表面付近に回路素子を作り込み前記回路素子
    を被膜する絶縁膜を形成し、電気接続用の開口部を前記
    絶縁膜に形成する第一の工程と、 前記絶縁膜上に第１の配線層を形成し、前記第１の配線
    層上にエッチングマスク材をパターンニングし、前記第
    １の配線層をエッチングして不要な領域の前記第１の配
    線層を除去し、前記第１配線を形成する第２の工程と、 前記エッチングマスク材を除去し、前記絶縁膜上および
    前記第１の配線上に層間絶縁膜を形成せずに第２の配線
    層を形成し、前記第２の配線層上にエッチングマスク材
    をパターンニングし、前記第２の配線層をエッチングし
    て不要な領域の前記第２の配線層を除去し、前記第２配
    線を形成する第３の工程とを含むことを特徴とする請求
    項１１記載の半導体集積回路装置の製造方法。
15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法の第２の工程において、 前記第１の配線層をチタンまたはチタンナイトライド等
    の高融点金属層とアルミニウムを主体とする導電材料層
    との積層構造で形成し、前記第１の配線層上にエッチン
    グマスク材をパターンニングし、前記アルミニウムを主
    体とする導電材料層をエッチングして不要な領域の前記
    アルミニウムを主体とする導電材料層を除去し、前記第
    １配線の前記アルミニウムを主体とする導電材料層部分
    と前記第１の配線層の前記高融点金属層部分を形成する
    工程とし、 請求項４記載の半導体集積回路装置の製造方法の第３の
    工程において、 前記エッチングマスク材を除去し、前記第１配線の前記
    アルミニウムを主体とする導電材料層部分と前記第１の
    配線層の前記高融点金属層部分上に第２の配線層を形成
    し、エッチングマスク材をパターンニングし、前記第２
    の配線層をエッチングして不要な領域の前記第２の配線
    層および不要な領域の前記第１の配線層の前記高融点金
    属層部分を除去し、前記第２配線を形成する工程とした
    ことを特徴とする請求項１４記載の半導体集積回路装置
    の製造方法。
16. 【請求項１６】 請求項１４記載の半導体集積回路装置
    の製造方法の第１の工程の電気接続用の開口部を前記絶
    縁膜に形成する工程において前記開口部にタングステン
    またはアルミニウムまたはカッパー等の導電材料を埋め
    込む工程を有することを特徴とする請求項１４記載の半
    導体集積回路装置の製造方法。
17. 【請求項１７】 第１導電型半導体基板表面付近にゲー
    ト絶縁膜を介してゲート電極を設け、前記ゲート電極下
    の前記第１導電型半導体基板により電気的に分離された
    第２導電型のソース領域と低濃度ドレイン領域を設け、
    前記低濃度ドレイン領域に囲まれた領域に高濃度ドレイ
    ン領域を設け、前記低濃度ドレイン領域の内側にウェル
    領域を設け、前記低濃度ドレイン領域の上方に厚い酸化
    膜を設け、前記厚い酸化膜と高濃度ドレイン領域とゲー
    ト電極の上方領域を含む領域に層間絶縁膜を介して前記
    高濃度ドレイン領域に電気的に接続されたドレインメタ
    ル電極を設け、前記ドレインメタル電極と間隔を空けて
    電気的に分離されたメタル配線を設け、前記ドレインメ
    タル電極上にパッド開口部を有する保護膜を設けた半導
    体集積回路装置において、 前記パッド開口部と前記ゲート電極との間隔が１０μm
    以下であることを特徴とする半導体集積回路装置。
18. 【請求項１８】 前記パッド開口部前記メタル配線との
    間隔が１２μm以上であることを特徴とする請求項１７
    記載の半導体集積回路装置。
19. 【請求項１９】 前記パッド開口部の下方に前記低濃度
    ドレイン領域と前記ウェル領域を設けたことを特徴とす
    る請求項１８記載の半導体集積回路装置。
20. 【請求項２０】 前記ドレインメタル電極を１．５μm
    から３μmの膜厚で設けたことを特徴とする請求項１８
    記載の半導体集積回路装置。
21. 【請求項２１】 前記ドレインメタル電極を銅を含む金
    属で設けたことを特徴とする請求項１８記載の半導体集
    積回路装置。
22. 【請求項２２】 前記パッド開口部と前記ゲート電極と
    の間隔が１μm以上であることを特徴とする請求項１７
    記載の半導体集積回路装置。