JPH07202126A - 半導体装置 - Google Patents

半導体装置

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JPH07202126A
JPH07202126A JP5353167A JP35316793A JPH07202126A JP H07202126 A JPH07202126 A JP H07202126A JP 5353167 A JP5353167 A JP 5353167A JP 35316793 A JP35316793 A JP 35316793A JP H07202126 A JPH07202126 A JP H07202126A
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Abstract

(57)【要約】 【目的】 最小限のパターン面積の回路構成によって、
出力トランジスタ及び内部回路を静電破壊現象から保護
できるようにした半導体装置を提供する。 【構成】 入出力端子21と保護トランジスタ24のコ
レクタとの接続部から素子分離絶縁膜までの距離S12
及び入出力端子21と保護トランジスタ24のエミッタ
との接続部から素子分離絶縁膜までの距離S13を合せ
た長さS12+S13を、入出力端子21と出力トラン
ジスタ22のドレインとの接続部から出力トランジスタ
22のゲート電極28bまでの距離S10及び基準電位
の配線29と出力トランジスタ22のソースとの接続部
から該出力トランジスタのゲート電極28bまでの距離
S11を合せた長さS10+S11よりも短くする。ま
た、出力トランジスタ22の実効チャネルを、保護トラ
ンジスタ24の実効ベース幅よりも長く形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特
に内部回路を静電破壊から保護するための保護トランジ
スタを備える半導体装置に関する。
【0002】
【従来の技術】従来、半導体集積回路を静電破壊現象か
ら保護する技術としては、例えば、特開平4−1220
59号公報に掲載された技術が知られている。以下、こ
の公知技術について図面を参照して説明する。図5はこ
の従来の半導体装置の回路構成を、図6は同装置のパタ
ーンレイアウトを、図7は図6のb−b断面図をそれぞ
れ示している。
【0003】図5において、静電荷の侵入による高電圧
パルスが金属端子である入出力端子1に印加されると、
サージ電流が出力トランジスタ2及び配線100を通っ
てゲート駆動回路に流れ、或は入力抵抗3及び配線10
1を通って、内部回路に流れることで半導体装置が破壊
される。このため、内部回路の入出力端子1の付近に放
電パスを形成する保護トランジスタ4を設けている。保
護トランジスタ4は、電流耐量の大きなバイポーラトラ
ンジスタで構成され、高電圧パルスが印加された際に導
通状態になって印加電圧をクランプする。
【0004】図7において、出力トランジスタ2は、P
型半導体基板5の表面に形成されたN型拡散層6、7及
びゲート電極8を有するN型LDD(Lightly Doped Dr
ain)構造のMOSFETとして構成される。なお、P
型半導体基板5とゲート電極8との間にはゲート酸化膜
15が介在している。出力トランジスタ2のソースとな
るN型拡散層6はアルミ配線9により接地線に接続さ
れ、ドレインとなるN型拡散層7はアルミ配線10によ
り入出力端子1に接続される。なお、ゲート電極8とア
ルミ配線9、10とは、側壁絶縁膜16及び層間絶縁膜
17によって絶縁される。
【0005】保護トランジスタ4は、P型半導体基板5
をベースとし、N型拡散層7をコレクタとし、N型拡散
層11をエミッタとしたNPNバイポーラトランジスタ
で構成される。なお、N型拡散層7とN型拡散層11と
はフィールド酸化膜18によって絶縁される。また、保
護トランジスタ4のコレクタであるN型拡散層7はアル
ミ配線10により入出力端子1に接続され、同保護トラ
ンジスタ4のエミッタとなるN型拡散層11はアルミ配
線12により接地線に接続される。かかる半導体装置
は、出力トランジスタ2のドレインと保護トランジスタ
4のコレクタとがN型拡散層7として共通に形成され、
パターン面積の縮小及び、入出力端子1に余分な容量が
付加されない構造になっている。
【0006】また、図5及び図6に示すように、従来の
半導体装置では、出力トランジスタ2のゲート電極8と
コンタクト13、14までの距離S1、S2で決定され
る寄生抵抗103の抵抗値が、コンタクト14、19と
フィールド酸化膜18までの距離S3、S4で決定され
る寄生抵抗102の抵抗値と同程度であって、しかも出
力トランジスタ2の実効チャネル長L1が保護トランジ
スタ4の実効ベース幅L2と同程度である。
【0007】
【発明が解決しようとする課題】ところで、上記した従
来の半導体装置では、静電荷の侵入に起因する高電圧パ
ルスが入出力端子に印加されると、出力トランジスタが
寄生バイポーラトランジスタとして動作する。即ち、入
出力端子に入力されたサージ電流が、必ずしも保護トラ
ンジスタに全て流れるとは限らず、保護されるべき出力
トランジスタや内部回路にも流れ、半導体装置を破壊す
るという問題がある。
【0008】また、半導体装置の集積回路化を図るため
にLDD構造の出力トランジスタで出力トランジスタを
構成する場合、その構造に起因して出力トランジスタに
おける静電破壊耐量が低下するので、半導体装置の静電
破壊現象が起き易くなるという問題がある。
【0009】本発明は、上記問題を解決するためになさ
れたもので、最小限のパターン面積の回路構成によっ
て、出力トランジスタ及び内部回路を静電破壊現象から
保護できるようにした半導体装置を提供することを目的
とする。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板上に設けられた
金属端子と、前記半導体基板の一導電型領域内に形成さ
れ、かつ前記金属端子に接続された逆導電型の第1の拡
散層をドレインとし、第1の基準電位に接続された逆導
電型の第2の拡散層をソースとする出力トランジスタ
と、前記第1の拡散層の近傍に設けられた素子分離絶縁
膜によって前記第1拡散層と分離されると共に、第1の
基準電位又は第2の基準電位に接続された逆導電型の第
3の拡散層をエミッタ、前記第1の拡散層をコレクタ、
前記一導電型領域をベースとする保護トランジスタとを
備え、前記保護トランジスタにおける前記金属端子から
前記第1の基準電位又は第2の基準電位までの寄生抵抗
が、前記出力トランジスタにおける前記金属端子から前
記第1の基準電位までの寄生抵抗よりも小さいことを特
徴とする。前記金属端子は、外部回路と前記半導体基板
の内部回路とを接続する入出力端にすることが望まし
い。
【0011】保護トランジスタの寄生抵抗を出力トラン
ジスタの寄生抵抗よりも小さくするには、前記金属端子
と前記第1の拡散層との接続部から前記素子分離絶縁膜
までの距離、及び前記第1の基準電位又は第2の基準電
位と第3の拡散層との接続部から前記素子分離絶縁膜ま
での距離を合せた長さを、前記金属端子と前記第1の拡
散層との接続部から前記出力トランジスタのゲート電極
までの距離、及び第1の基準電位と第2の拡散層との接
続部から該出力トランジスタのゲート電極までの距離を
合せた長さよりも短く形成する手段を採用することが望
ましい。
【0012】本発明の半導体装置においては、保護トラ
ンジスタの実効ベース長を出力トランジスタの実効チャ
ネル長よりも短くすることにより、保護トランジスタの
機能を更に有効に発揮させることができ、また、金属端
子と第1の拡散層との接続部及び第1の基準電位と第2
の拡散層との接続部に高融点金属シリサイドパッドを介
在させる構成を採用して、保護トランジスタの機能を有
効に発揮させることもできる。なお、前記一導電型領域
は前記半導体基板内に形成されたウェルとしても、本発
明を適用することができる。
【0013】
【作用】本発明の半導体装置では、金属端子と第1基準
電位又は第2基準電位との間の保護トランジスタの寄生
抵抗の抵抗値が、金属端子と第1基準電位との間の出力
トランジスタの寄生抵抗の抵抗値よりも小さいので、静
電荷の侵入による高電圧パルスが金属端子に印加されて
も、出力トランジスタが寄生バイポーラトランジスタと
して動作せず、電流耐量の大きい保護トランジスタが主
として動作する。従って、サージ電流の大部分が保護ト
ランジスタに流れるので、出力トランジスタ及び内部回
路の静電破壊耐量が大きく向上する。
【0014】保護トランジスタの実効ベース長を出力ト
ランジスタの実効チャネル長よりも短くする構成を採用
すると、サージ電流が保護トランジスタに流れ易くな
り、保護トランジスタが有効に機能できるようになる。
また、金属端子と第1の拡散層との接続部及び第1の基
準電位と第2の拡散層との接続部に高融点金属シリサイ
ドパッドを介在させる構成を採用すると、高融点金属シ
リサイドパッドが出力トランジスタの寄生抵抗の抵抗値
を高めるので、拡散層の面積を広げずに出力トランジス
タの静電破壊耐量を大きくできる。
【0015】
【実施例】以下、本発明に係る半導体装置の第1実施例
を図面を参照して説明する。図1は本実施例の半導体装
置の入出力回路の回路図を示し、図2はそのパターンレ
イアウトを示し、図3は図2のa−a断面を示す図であ
る。
【0016】図1に示すように、本実施例の半導体装置
には、外部回路に接続するための金属端子である入出力
端子21と内部回路201の抵抗23との間に入出力信
号の電位を制御する出力トランジスタ22が備えられ、
内部回路や出力トランジスタ22をサージ電流から保護
するために放電パスを形成する保護トランジスタ24、
及び保護ダイオード25が設けられている。
【0017】出力トランジスタ22は、図3に示すよう
に、P型半導体基板26の表面にN型拡散層27中の2
7a、27b、27c及び、ゲート電極28a、28b
よりなるN型LDD構造のMOSFETから構成され
る。また、出力トランジスタ22のソース領域であるN
型拡散層27bはアルミ配線29によって第1の基準電
位(接地電位)に接続され、ドレイン領域であるN型拡
散層27a、27cはアルミ配線30により入出力端子
21に接続される。P型半導体基板26とゲート電極2
8a、28bとの間にはゲート酸化膜38が介在してい
る。なお、本実施例では、出力トランジスタ22のソー
スを接地線に接続させた構成にしたが、これに限定せ
ず、同ソースを高電位電源ラインの基準電位に接続する
構成にしても、本発明を適用することができる。
【0018】出力トランジスタ22のゲート電極28
a、28bは、図2に示すように、ゲート駆動回路への
配線200に接続され、ゲート駆動回路からの駆動信号
によって出力トランジスタ22の導通、非導通を切り換
えて入出力端子21の電位を制御している。なお、ゲー
ト電極28a、28bとアルミ配線29、30とは、側
壁絶縁膜36及び層間絶縁膜37によって絶縁される。
【0019】保護ダイオード25は、P型拡散層31と
N型拡散層27aからなるPNダイオードで構成され
る。P型拡散層31はアルミ配線29により接地線に接
続され、N型拡散層27aはアルミ配線30により入出
力端子21に接続される。
【0020】保護トランジスタ24は、P型半導体基板
26をベースとし、N型拡散層27cをコレクタとし、
N型拡散層27dをエミッタとしたNPNバイポーラト
ランジスタとして構成される。N型拡散層27cとN型
拡散層27dとはフィールド酸化膜32によって絶縁さ
れる。また、コレクタのN型拡散層27cはアルミ配線
30で入出力端子21に接続され、エミッタのN型拡散
層27dはアルミ配線29で接地線に接続される。
【0021】本実施例では、図2に示すように、出力ト
ランジスタ22のゲート電極28bからアルミ配線30
のコンタクト33までの距離S10、及び同ゲート電極
28bからアルミ配線29のコンタクト34までの距離
S11を5μmとし、出力トランジスタ22のコンタク
ト33からフィールド酸化膜32までの距離S12、及
び保護トランジスタ24のエミッタとアルミ配線29と
のコンタクト35からフィールド酸化膜32までの距離
S13を2.5μmとしている。この結果、拡散層の電
気抵抗が、例えば単位長さ及び単位幅あたり50Ωであ
って、かつ出力トランジスタ22の幅が10μmである
と仮定すると、図1に示す寄生抵抗203の抵抗値は5
0Ωとなり、寄生抵抗202の抵抗値25Ωと比較して
2倍の値になる。更に、本実施例では、出力トランジス
タ22の実効チャネル長L10を1.2μmで形成し、
保護トランジスタ24の実効ベース幅L11を0.9μ
mで形成して出力トランジスタ22の実効チャネルを長
くしている。
【0022】本実施例の半導体装置では、寄生抵抗20
3の抵抗値を高めて出力トランジスタ22が寄生バイポ
ーラトランジスタとして動作し難い構造に形成してい
る。従って、入出力端子21に正極の高電圧パルスが印
加されると、電流耐量の大きい保護トランジスタ24が
作動して導通状態となる。この結果、サージ電流の大部
分が保護トランジスタ24に流れるので、出力トランジ
スタ22の静電破壊耐量を大きく向上させることができ
る。また、入出力端子21に負極の高電圧パルスが印加
されると、保護ダイオード25に順方向のサージ電流が
流れるので、出力トランジスタ22が保護される。
【0023】次に本発明の第2実施例の半導体装置につ
いて説明する。図4は本実施例のパターンレイアウトを
示す図である。なお、本実施例の半導体装置の入出力部
の基本的な回路構成は、第1実施例の半導体装置と同様
である。
【0024】本実施例と第1実施例とが異なる点は、入
出力端子21からのアルミ配線30又は接地線からのア
ルミ配線29とN型拡散層27との間に高融点金属シリ
サイドパッド40を介在させ、出力トランジスタ22の
寄生抵抗203の抵抗値を、拡散層の面積を広げずに大
きくしている点にある。このような構成にすることによ
り、保護トランジスタ24は更に有効に機能する。ま
た、超高速用LSIに本実施例を適用すれば、出力トラ
ンジスタは非常に高い静電耐量を得ることができる。
【0025】なお、上記各実施例では、P型半導体基板
26内に出力トランジスタ22を直接形成する構成を採
用したが、これに限定するものではなく、半導体基板2
6のウェル内に出力トランジスタ22を形成しても良
い。また、出力トランジスタ22及び保護トランジスタ
24の双方を基準電位の接地線に接続したが、これに限
定するものではなく、一方の素子を高電位電源ラインの
基準電位に接続しても良い。
【0026】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、保護トランジスタの寄生抵抗の抵抗値が出
力トランジスタの寄生抵抗の抵抗値よりも小さいので、
金属端子に高電圧パルスが印加されても、電流耐量の大
きい保護トランジスタだけが動作して導通状態になる。
従って、サージ電流の大部分が保護トランジスタに流れ
るので、出力トランジスタの静電破壊耐量が大きく向上
するという効果を奏する。また、半導体装置の入出力回
路に余分な容量や抵抗素子を付加する必要がないので、
最小限のパターン面積の回路構成によって、出力トラン
ジスタ及び内部回路を静電破壊現象から保護できるとい
う効果を奏する。
【図面の簡単な説明】
【図1】本発明の半導体装置の第1実施例の回路構成を
示す回路図である。
【図2】同実施例の回路のパターンレイアウトを示す図
である。
【図3】図2のa−a断面図である。
【図4】本発明の半導体装置の第2実施例の回路のパタ
ーンレイアウトを示す図である。
【図5】従来の半導体装置の入出力部の回路構成を示す
回路図である。
【図6】同半導体装置の回路のパターンレイアウトを示
す図である。
【図7】図6のb−b断面図である。
【符号の説明】 21 入出力端子 22 出力トランジスタ 23 抵抗 24 保護トランジスタ 25 保護ダイオード 26 P型半導体基板 27(27a、27b、27c、27d) N型拡散層 28a、28b ゲート電極 29、30 アルミ配線 31 P型拡散層 32 フィールド酸化膜 33、34、35 コンタクト 36 側壁絶縁膜 37 層間絶縁膜 38 ゲート酸化膜 40 高融点金属シリサイドパッド 200 ゲート駆動回路への配線 201 内部回路への配線 202 保護トランジスタの寄生抵抗 203 出力トランジスタの寄生抵抗

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に設けられた金属端子と、
    前記半導体基板の一導電型領域内に形成され、かつ前記
    金属端子に接続された逆導電型の第1の拡散層をドレイ
    ンとし、第1の基準電位に接続された逆導電型の第2の
    拡散層をソースとする出力トランジスタと、前記第1の
    拡散層の近傍に設けられた素子分離絶縁膜によって前記
    第1拡散層と分離されると共に、第1の基準電位又は第
    2の基準電位に接続された逆導電型の第3の拡散層をエ
    ミッタとし、前記第1の拡散層をコレクタとし、前記一
    導電型領域をベースとする保護トランジスタとを備え、 前記保護トランジスタにおける前記金属端子から前記第
    1の基準電位又は第2の基準電位までの寄生抵抗が、前
    記出力トランジスタにおける前記金属端子から前記第1
    の基準電位までの寄生抵抗よりも小さいことを特徴とす
    る半導体装置。
  2. 【請求項2】 前記金属端子が外部回路と前記半導体基
    板の内部回路とを接続する入出力端子である、請求項1
    に記載の半導体装置。
  3. 【請求項3】 前記金属端子と前記第1の拡散層との接
    続部から前記素子分離絶縁膜までの距離及び前記第1の
    基準電位又は第2の基準電位と第3の拡散層との接続部
    から前記素子分離絶縁膜までの距離を合せた長さが、前
    記金属端子と前記第1の拡散層との接続部から前記出力
    トランジスタのゲート電極までの距離及び第1の基準電
    位と第2の拡散層との接続部から該出力トランジスタの
    ゲート電極までの距離を合せた長さよりも短いことを特
    徴とする、請求項1又は2に記載の半導体装置。
  4. 【請求項4】 前記保護トランジスタの実効ベース長
    が、前記出力トランジスタの実効チャネル長よりも短い
    ことを特徴とする、請求項1から請求項3のうち1つの
    請求項に記載の半導体装置。
  5. 【請求項5】 前記金属端子と前記第1の拡散層との接
    続部及び前記第1の基準電位と前記第2の拡散層との接
    続部に高融点金属シリサイドパッドを介在させたことを
    特徴とする、請求項1から請求項4のうち1つの請求項
    に記載の半導体装置。
  6. 【請求項6】 前記一導電型領域が前記半導体基板内に
    形成されたウェルであることを特徴とする、請求項1か
    ら請求項5のうち1つの請求項に記載の半導体装置。
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