JPH07202126A - 半導体装置 - Google Patents
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- JPH07202126A JPH07202126A JP5353167A JP35316793A JPH07202126A JP H07202126 A JPH07202126 A JP H07202126A JP 5353167 A JP5353167 A JP 5353167A JP 35316793 A JP35316793 A JP 35316793A JP H07202126 A JPH07202126 A JP H07202126A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【目的】 最小限のパターン面積の回路構成によって、
出力トランジスタ及び内部回路を静電破壊現象から保護
できるようにした半導体装置を提供する。 【構成】 入出力端子２１と保護トランジスタ２４のコ
レクタとの接続部から素子分離絶縁膜までの距離Ｓ１２
及び入出力端子２１と保護トランジスタ２４のエミッタ
との接続部から素子分離絶縁膜までの距離Ｓ１３を合せ
た長さＳ１２＋Ｓ１３を、入出力端子２１と出力トラン
ジスタ２２のドレインとの接続部から出力トランジスタ
２２のゲート電極２８ｂまでの距離Ｓ１０及び基準電位
の配線２９と出力トランジスタ２２のソースとの接続部
から該出力トランジスタのゲート電極２８ｂまでの距離
Ｓ１１を合せた長さＳ１０＋Ｓ１１よりも短くする。ま
た、出力トランジスタ２２の実効チャネルを、保護トラ
ンジスタ２４の実効ベース幅よりも長く形成する。
出力トランジスタ及び内部回路を静電破壊現象から保護
できるようにした半導体装置を提供する。 【構成】 入出力端子２１と保護トランジスタ２４のコ
レクタとの接続部から素子分離絶縁膜までの距離Ｓ１２
及び入出力端子２１と保護トランジスタ２４のエミッタ
との接続部から素子分離絶縁膜までの距離Ｓ１３を合せ
た長さＳ１２＋Ｓ１３を、入出力端子２１と出力トラン
ジスタ２２のドレインとの接続部から出力トランジスタ
２２のゲート電極２８ｂまでの距離Ｓ１０及び基準電位
の配線２９と出力トランジスタ２２のソースとの接続部
から該出力トランジスタのゲート電極２８ｂまでの距離
Ｓ１１を合せた長さＳ１０＋Ｓ１１よりも短くする。ま
た、出力トランジスタ２２の実効チャネルを、保護トラ
ンジスタ２４の実効ベース幅よりも長く形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に内部回路を静電破壊から保護するための保護トランジ
スタを備える半導体装置に関する。
に内部回路を静電破壊から保護するための保護トランジ
スタを備える半導体装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路を静電破壊現象か
ら保護する技術としては、例えば、特開平４−１２２０
５９号公報に掲載された技術が知られている。以下、こ
の公知技術について図面を参照して説明する。図５はこ
の従来の半導体装置の回路構成を、図６は同装置のパタ
ーンレイアウトを、図７は図６のｂ−ｂ断面図をそれぞ
れ示している。
ら保護する技術としては、例えば、特開平４−１２２０
５９号公報に掲載された技術が知られている。以下、こ
の公知技術について図面を参照して説明する。図５はこ
の従来の半導体装置の回路構成を、図６は同装置のパタ
ーンレイアウトを、図７は図６のｂ−ｂ断面図をそれぞ
れ示している。
【０００３】図５において、静電荷の侵入による高電圧
パルスが金属端子である入出力端子１に印加されると、
サージ電流が出力トランジスタ２及び配線１００を通っ
てゲート駆動回路に流れ、或は入力抵抗３及び配線１０
１を通って、内部回路に流れることで半導体装置が破壊
される。このため、内部回路の入出力端子１の付近に放
電パスを形成する保護トランジスタ４を設けている。保
護トランジスタ４は、電流耐量の大きなバイポーラトラ
ンジスタで構成され、高電圧パルスが印加された際に導
通状態になって印加電圧をクランプする。
パルスが金属端子である入出力端子１に印加されると、
サージ電流が出力トランジスタ２及び配線１００を通っ
てゲート駆動回路に流れ、或は入力抵抗３及び配線１０
１を通って、内部回路に流れることで半導体装置が破壊
される。このため、内部回路の入出力端子１の付近に放
電パスを形成する保護トランジスタ４を設けている。保
護トランジスタ４は、電流耐量の大きなバイポーラトラ
ンジスタで構成され、高電圧パルスが印加された際に導
通状態になって印加電圧をクランプする。
【０００４】図７において、出力トランジスタ２は、Ｐ
型半導体基板５の表面に形成されたＮ型拡散層６、７及
びゲート電極８を有するＮ型ＬＤＤ（Lightly Doped Dr
ain）構造のＭＯＳＦＥＴとして構成される。なお、Ｐ
型半導体基板５とゲート電極８との間にはゲート酸化膜
１５が介在している。出力トランジスタ２のソースとな
るＮ型拡散層６はアルミ配線９により接地線に接続さ
れ、ドレインとなるＮ型拡散層７はアルミ配線１０によ
り入出力端子１に接続される。なお、ゲート電極８とア
ルミ配線９、１０とは、側壁絶縁膜１６及び層間絶縁膜
１７によって絶縁される。
型半導体基板５の表面に形成されたＮ型拡散層６、７及
びゲート電極８を有するＮ型ＬＤＤ（Lightly Doped Dr
ain）構造のＭＯＳＦＥＴとして構成される。なお、Ｐ
型半導体基板５とゲート電極８との間にはゲート酸化膜
１５が介在している。出力トランジスタ２のソースとな
るＮ型拡散層６はアルミ配線９により接地線に接続さ
れ、ドレインとなるＮ型拡散層７はアルミ配線１０によ
り入出力端子１に接続される。なお、ゲート電極８とア
ルミ配線９、１０とは、側壁絶縁膜１６及び層間絶縁膜
１７によって絶縁される。
【０００５】保護トランジスタ４は、Ｐ型半導体基板５
をベースとし、Ｎ型拡散層７をコレクタとし、Ｎ型拡散
層１１をエミッタとしたＮＰＮバイポーラトランジスタ
で構成される。なお、Ｎ型拡散層７とＮ型拡散層１１と
はフィールド酸化膜１８によって絶縁される。また、保
護トランジスタ４のコレクタであるＮ型拡散層７はアル
ミ配線１０により入出力端子１に接続され、同保護トラ
ンジスタ４のエミッタとなるＮ型拡散層１１はアルミ配
線１２により接地線に接続される。かかる半導体装置
は、出力トランジスタ２のドレインと保護トランジスタ
４のコレクタとがＮ型拡散層７として共通に形成され、
パターン面積の縮小及び、入出力端子１に余分な容量が
付加されない構造になっている。
をベースとし、Ｎ型拡散層７をコレクタとし、Ｎ型拡散
層１１をエミッタとしたＮＰＮバイポーラトランジスタ
で構成される。なお、Ｎ型拡散層７とＮ型拡散層１１と
はフィールド酸化膜１８によって絶縁される。また、保
護トランジスタ４のコレクタであるＮ型拡散層７はアル
ミ配線１０により入出力端子１に接続され、同保護トラ
ンジスタ４のエミッタとなるＮ型拡散層１１はアルミ配
線１２により接地線に接続される。かかる半導体装置
は、出力トランジスタ２のドレインと保護トランジスタ
４のコレクタとがＮ型拡散層７として共通に形成され、
パターン面積の縮小及び、入出力端子１に余分な容量が
付加されない構造になっている。
【０００６】また、図５及び図６に示すように、従来の
半導体装置では、出力トランジスタ２のゲート電極８と
コンタクト１３、１４までの距離Ｓ１、Ｓ２で決定され
る寄生抵抗１０３の抵抗値が、コンタクト１４、１９と
フィールド酸化膜１８までの距離Ｓ３、Ｓ４で決定され
る寄生抵抗１０２の抵抗値と同程度であって、しかも出
力トランジスタ２の実効チャネル長Ｌ１が保護トランジ
スタ４の実効ベース幅Ｌ２と同程度である。
半導体装置では、出力トランジスタ２のゲート電極８と
コンタクト１３、１４までの距離Ｓ１、Ｓ２で決定され
る寄生抵抗１０３の抵抗値が、コンタクト１４、１９と
フィールド酸化膜１８までの距離Ｓ３、Ｓ４で決定され
る寄生抵抗１０２の抵抗値と同程度であって、しかも出
力トランジスタ２の実効チャネル長Ｌ１が保護トランジ
スタ４の実効ベース幅Ｌ２と同程度である。
【０００７】
【発明が解決しようとする課題】ところで、上記した従
来の半導体装置では、静電荷の侵入に起因する高電圧パ
ルスが入出力端子に印加されると、出力トランジスタが
寄生バイポーラトランジスタとして動作する。即ち、入
出力端子に入力されたサージ電流が、必ずしも保護トラ
ンジスタに全て流れるとは限らず、保護されるべき出力
トランジスタや内部回路にも流れ、半導体装置を破壊す
るという問題がある。
来の半導体装置では、静電荷の侵入に起因する高電圧パ
ルスが入出力端子に印加されると、出力トランジスタが
寄生バイポーラトランジスタとして動作する。即ち、入
出力端子に入力されたサージ電流が、必ずしも保護トラ
ンジスタに全て流れるとは限らず、保護されるべき出力
トランジスタや内部回路にも流れ、半導体装置を破壊す
るという問題がある。
【０００８】また、半導体装置の集積回路化を図るため
にＬＤＤ構造の出力トランジスタで出力トランジスタを
構成する場合、その構造に起因して出力トランジスタに
おける静電破壊耐量が低下するので、半導体装置の静電
破壊現象が起き易くなるという問題がある。
にＬＤＤ構造の出力トランジスタで出力トランジスタを
構成する場合、その構造に起因して出力トランジスタに
おける静電破壊耐量が低下するので、半導体装置の静電
破壊現象が起き易くなるという問題がある。
【０００９】本発明は、上記問題を解決するためになさ
れたもので、最小限のパターン面積の回路構成によっ
て、出力トランジスタ及び内部回路を静電破壊現象から
保護できるようにした半導体装置を提供することを目的
とする。
れたもので、最小限のパターン面積の回路構成によっ
て、出力トランジスタ及び内部回路を静電破壊現象から
保護できるようにした半導体装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板上に設けられた
金属端子と、前記半導体基板の一導電型領域内に形成さ
れ、かつ前記金属端子に接続された逆導電型の第１の拡
散層をドレインとし、第１の基準電位に接続された逆導
電型の第２の拡散層をソースとする出力トランジスタ
と、前記第１の拡散層の近傍に設けられた素子分離絶縁
膜によって前記第１拡散層と分離されると共に、第１の
基準電位又は第２の基準電位に接続された逆導電型の第
３の拡散層をエミッタ、前記第１の拡散層をコレクタ、
前記一導電型領域をベースとする保護トランジスタとを
備え、前記保護トランジスタにおける前記金属端子から
前記第１の基準電位又は第２の基準電位までの寄生抵抗
が、前記出力トランジスタにおける前記金属端子から前
記第１の基準電位までの寄生抵抗よりも小さいことを特
徴とする。前記金属端子は、外部回路と前記半導体基板
の内部回路とを接続する入出力端にすることが望まし
い。
め、本発明の半導体装置は、半導体基板上に設けられた
金属端子と、前記半導体基板の一導電型領域内に形成さ
れ、かつ前記金属端子に接続された逆導電型の第１の拡
散層をドレインとし、第１の基準電位に接続された逆導
電型の第２の拡散層をソースとする出力トランジスタ
と、前記第１の拡散層の近傍に設けられた素子分離絶縁
膜によって前記第１拡散層と分離されると共に、第１の
基準電位又は第２の基準電位に接続された逆導電型の第
３の拡散層をエミッタ、前記第１の拡散層をコレクタ、
前記一導電型領域をベースとする保護トランジスタとを
備え、前記保護トランジスタにおける前記金属端子から
前記第１の基準電位又は第２の基準電位までの寄生抵抗
が、前記出力トランジスタにおける前記金属端子から前
記第１の基準電位までの寄生抵抗よりも小さいことを特
徴とする。前記金属端子は、外部回路と前記半導体基板
の内部回路とを接続する入出力端にすることが望まし
い。
【００１１】保護トランジスタの寄生抵抗を出力トラン
ジスタの寄生抵抗よりも小さくするには、前記金属端子
と前記第１の拡散層との接続部から前記素子分離絶縁膜
までの距離、及び前記第１の基準電位又は第２の基準電
位と第３の拡散層との接続部から前記素子分離絶縁膜ま
での距離を合せた長さを、前記金属端子と前記第１の拡
散層との接続部から前記出力トランジスタのゲート電極
までの距離、及び第１の基準電位と第２の拡散層との接
続部から該出力トランジスタのゲート電極までの距離を
合せた長さよりも短く形成する手段を採用することが望
ましい。
ジスタの寄生抵抗よりも小さくするには、前記金属端子
と前記第１の拡散層との接続部から前記素子分離絶縁膜
までの距離、及び前記第１の基準電位又は第２の基準電
位と第３の拡散層との接続部から前記素子分離絶縁膜ま
での距離を合せた長さを、前記金属端子と前記第１の拡
散層との接続部から前記出力トランジスタのゲート電極
までの距離、及び第１の基準電位と第２の拡散層との接
続部から該出力トランジスタのゲート電極までの距離を
合せた長さよりも短く形成する手段を採用することが望
ましい。
【００１２】本発明の半導体装置においては、保護トラ
ンジスタの実効ベース長を出力トランジスタの実効チャ
ネル長よりも短くすることにより、保護トランジスタの
機能を更に有効に発揮させることができ、また、金属端
子と第１の拡散層との接続部及び第１の基準電位と第２
の拡散層との接続部に高融点金属シリサイドパッドを介
在させる構成を採用して、保護トランジスタの機能を有
効に発揮させることもできる。なお、前記一導電型領域
は前記半導体基板内に形成されたウェルとしても、本発
明を適用することができる。
ンジスタの実効ベース長を出力トランジスタの実効チャ
ネル長よりも短くすることにより、保護トランジスタの
機能を更に有効に発揮させることができ、また、金属端
子と第１の拡散層との接続部及び第１の基準電位と第２
の拡散層との接続部に高融点金属シリサイドパッドを介
在させる構成を採用して、保護トランジスタの機能を有
効に発揮させることもできる。なお、前記一導電型領域
は前記半導体基板内に形成されたウェルとしても、本発
明を適用することができる。
【００１３】
【作用】本発明の半導体装置では、金属端子と第１基準
電位又は第２基準電位との間の保護トランジスタの寄生
抵抗の抵抗値が、金属端子と第１基準電位との間の出力
トランジスタの寄生抵抗の抵抗値よりも小さいので、静
電荷の侵入による高電圧パルスが金属端子に印加されて
も、出力トランジスタが寄生バイポーラトランジスタと
して動作せず、電流耐量の大きい保護トランジスタが主
として動作する。従って、サージ電流の大部分が保護ト
ランジスタに流れるので、出力トランジスタ及び内部回
路の静電破壊耐量が大きく向上する。
電位又は第２基準電位との間の保護トランジスタの寄生
抵抗の抵抗値が、金属端子と第１基準電位との間の出力
トランジスタの寄生抵抗の抵抗値よりも小さいので、静
電荷の侵入による高電圧パルスが金属端子に印加されて
も、出力トランジスタが寄生バイポーラトランジスタと
して動作せず、電流耐量の大きい保護トランジスタが主
として動作する。従って、サージ電流の大部分が保護ト
ランジスタに流れるので、出力トランジスタ及び内部回
路の静電破壊耐量が大きく向上する。
【００１４】保護トランジスタの実効ベース長を出力ト
ランジスタの実効チャネル長よりも短くする構成を採用
すると、サージ電流が保護トランジスタに流れ易くな
り、保護トランジスタが有効に機能できるようになる。
また、金属端子と第１の拡散層との接続部及び第１の基
準電位と第２の拡散層との接続部に高融点金属シリサイ
ドパッドを介在させる構成を採用すると、高融点金属シ
リサイドパッドが出力トランジスタの寄生抵抗の抵抗値
を高めるので、拡散層の面積を広げずに出力トランジス
タの静電破壊耐量を大きくできる。
ランジスタの実効チャネル長よりも短くする構成を採用
すると、サージ電流が保護トランジスタに流れ易くな
り、保護トランジスタが有効に機能できるようになる。
また、金属端子と第１の拡散層との接続部及び第１の基
準電位と第２の拡散層との接続部に高融点金属シリサイ
ドパッドを介在させる構成を採用すると、高融点金属シ
リサイドパッドが出力トランジスタの寄生抵抗の抵抗値
を高めるので、拡散層の面積を広げずに出力トランジス
タの静電破壊耐量を大きくできる。
【００１５】
【実施例】以下、本発明に係る半導体装置の第１実施例
を図面を参照して説明する。図１は本実施例の半導体装
置の入出力回路の回路図を示し、図２はそのパターンレ
イアウトを示し、図３は図２のａ−ａ断面を示す図であ
る。
を図面を参照して説明する。図１は本実施例の半導体装
置の入出力回路の回路図を示し、図２はそのパターンレ
イアウトを示し、図３は図２のａ−ａ断面を示す図であ
る。
【００１６】図１に示すように、本実施例の半導体装置
には、外部回路に接続するための金属端子である入出力
端子２１と内部回路２０１の抵抗２３との間に入出力信
号の電位を制御する出力トランジスタ２２が備えられ、
内部回路や出力トランジスタ２２をサージ電流から保護
するために放電パスを形成する保護トランジスタ２４、
及び保護ダイオード２５が設けられている。
には、外部回路に接続するための金属端子である入出力
端子２１と内部回路２０１の抵抗２３との間に入出力信
号の電位を制御する出力トランジスタ２２が備えられ、
内部回路や出力トランジスタ２２をサージ電流から保護
するために放電パスを形成する保護トランジスタ２４、
及び保護ダイオード２５が設けられている。
【００１７】出力トランジスタ２２は、図３に示すよう
に、Ｐ型半導体基板２６の表面にＮ型拡散層２７中の２
７ａ、２７ｂ、２７ｃ及び、ゲート電極２８ａ、２８ｂ
よりなるＮ型ＬＤＤ構造のＭＯＳＦＥＴから構成され
る。また、出力トランジスタ２２のソース領域であるＮ
型拡散層２７ｂはアルミ配線２９によって第１の基準電
位（接地電位）に接続され、ドレイン領域であるＮ型拡
散層２７ａ、２７ｃはアルミ配線３０により入出力端子
２１に接続される。Ｐ型半導体基板２６とゲート電極２
８ａ、２８ｂとの間にはゲート酸化膜３８が介在してい
る。なお、本実施例では、出力トランジスタ２２のソー
スを接地線に接続させた構成にしたが、これに限定せ
ず、同ソースを高電位電源ラインの基準電位に接続する
構成にしても、本発明を適用することができる。
に、Ｐ型半導体基板２６の表面にＮ型拡散層２７中の２
７ａ、２７ｂ、２７ｃ及び、ゲート電極２８ａ、２８ｂ
よりなるＮ型ＬＤＤ構造のＭＯＳＦＥＴから構成され
る。また、出力トランジスタ２２のソース領域であるＮ
型拡散層２７ｂはアルミ配線２９によって第１の基準電
位（接地電位）に接続され、ドレイン領域であるＮ型拡
散層２７ａ、２７ｃはアルミ配線３０により入出力端子
２１に接続される。Ｐ型半導体基板２６とゲート電極２
８ａ、２８ｂとの間にはゲート酸化膜３８が介在してい
る。なお、本実施例では、出力トランジスタ２２のソー
スを接地線に接続させた構成にしたが、これに限定せ
ず、同ソースを高電位電源ラインの基準電位に接続する
構成にしても、本発明を適用することができる。
【００１８】出力トランジスタ２２のゲート電極２８
ａ、２８ｂは、図２に示すように、ゲート駆動回路への
配線２００に接続され、ゲート駆動回路からの駆動信号
によって出力トランジスタ２２の導通、非導通を切り換
えて入出力端子２１の電位を制御している。なお、ゲー
ト電極２８ａ、２８ｂとアルミ配線２９、３０とは、側
壁絶縁膜３６及び層間絶縁膜３７によって絶縁される。
ａ、２８ｂは、図２に示すように、ゲート駆動回路への
配線２００に接続され、ゲート駆動回路からの駆動信号
によって出力トランジスタ２２の導通、非導通を切り換
えて入出力端子２１の電位を制御している。なお、ゲー
ト電極２８ａ、２８ｂとアルミ配線２９、３０とは、側
壁絶縁膜３６及び層間絶縁膜３７によって絶縁される。
【００１９】保護ダイオード２５は、Ｐ型拡散層３１と
Ｎ型拡散層２７ａからなるＰＮダイオードで構成され
る。Ｐ型拡散層３１はアルミ配線２９により接地線に接
続され、Ｎ型拡散層２７ａはアルミ配線３０により入出
力端子２１に接続される。
Ｎ型拡散層２７ａからなるＰＮダイオードで構成され
る。Ｐ型拡散層３１はアルミ配線２９により接地線に接
続され、Ｎ型拡散層２７ａはアルミ配線３０により入出
力端子２１に接続される。
【００２０】保護トランジスタ２４は、Ｐ型半導体基板
２６をベースとし、Ｎ型拡散層２７ｃをコレクタとし、
Ｎ型拡散層２７ｄをエミッタとしたＮＰＮバイポーラト
ランジスタとして構成される。Ｎ型拡散層２７ｃとＮ型
拡散層２７ｄとはフィールド酸化膜３２によって絶縁さ
れる。また、コレクタのＮ型拡散層２７ｃはアルミ配線
３０で入出力端子２１に接続され、エミッタのＮ型拡散
層２７ｄはアルミ配線２９で接地線に接続される。
２６をベースとし、Ｎ型拡散層２７ｃをコレクタとし、
Ｎ型拡散層２７ｄをエミッタとしたＮＰＮバイポーラト
ランジスタとして構成される。Ｎ型拡散層２７ｃとＮ型
拡散層２７ｄとはフィールド酸化膜３２によって絶縁さ
れる。また、コレクタのＮ型拡散層２７ｃはアルミ配線
３０で入出力端子２１に接続され、エミッタのＮ型拡散
層２７ｄはアルミ配線２９で接地線に接続される。
【００２１】本実施例では、図２に示すように、出力ト
ランジスタ２２のゲート電極２８ｂからアルミ配線３０
のコンタクト３３までの距離Ｓ１０、及び同ゲート電極
２８ｂからアルミ配線２９のコンタクト３４までの距離
Ｓ１１を５μｍとし、出力トランジスタ２２のコンタク
ト３３からフィールド酸化膜３２までの距離Ｓ１２、及
び保護トランジスタ２４のエミッタとアルミ配線２９と
のコンタクト３５からフィールド酸化膜３２までの距離
Ｓ１３を２．５μｍとしている。この結果、拡散層の電
気抵抗が、例えば単位長さ及び単位幅あたり５０Ωであ
って、かつ出力トランジスタ２２の幅が１０μｍである
と仮定すると、図１に示す寄生抵抗２０３の抵抗値は５
０Ωとなり、寄生抵抗２０２の抵抗値２５Ωと比較して
２倍の値になる。更に、本実施例では、出力トランジス
タ２２の実効チャネル長Ｌ１０を１．２μｍで形成し、
保護トランジスタ２４の実効ベース幅Ｌ１１を０．９μ
ｍで形成して出力トランジスタ２２の実効チャネルを長
くしている。
ランジスタ２２のゲート電極２８ｂからアルミ配線３０
のコンタクト３３までの距離Ｓ１０、及び同ゲート電極
２８ｂからアルミ配線２９のコンタクト３４までの距離
Ｓ１１を５μｍとし、出力トランジスタ２２のコンタク
ト３３からフィールド酸化膜３２までの距離Ｓ１２、及
び保護トランジスタ２４のエミッタとアルミ配線２９と
のコンタクト３５からフィールド酸化膜３２までの距離
Ｓ１３を２．５μｍとしている。この結果、拡散層の電
気抵抗が、例えば単位長さ及び単位幅あたり５０Ωであ
って、かつ出力トランジスタ２２の幅が１０μｍである
と仮定すると、図１に示す寄生抵抗２０３の抵抗値は５
０Ωとなり、寄生抵抗２０２の抵抗値２５Ωと比較して
２倍の値になる。更に、本実施例では、出力トランジス
タ２２の実効チャネル長Ｌ１０を１．２μｍで形成し、
保護トランジスタ２４の実効ベース幅Ｌ１１を０．９μ
ｍで形成して出力トランジスタ２２の実効チャネルを長
くしている。
【００２２】本実施例の半導体装置では、寄生抵抗２０
３の抵抗値を高めて出力トランジスタ２２が寄生バイポ
ーラトランジスタとして動作し難い構造に形成してい
る。従って、入出力端子２１に正極の高電圧パルスが印
加されると、電流耐量の大きい保護トランジスタ２４が
作動して導通状態となる。この結果、サージ電流の大部
分が保護トランジスタ２４に流れるので、出力トランジ
スタ２２の静電破壊耐量を大きく向上させることができ
る。また、入出力端子２１に負極の高電圧パルスが印加
されると、保護ダイオード２５に順方向のサージ電流が
流れるので、出力トランジスタ２２が保護される。
３の抵抗値を高めて出力トランジスタ２２が寄生バイポ
ーラトランジスタとして動作し難い構造に形成してい
る。従って、入出力端子２１に正極の高電圧パルスが印
加されると、電流耐量の大きい保護トランジスタ２４が
作動して導通状態となる。この結果、サージ電流の大部
分が保護トランジスタ２４に流れるので、出力トランジ
スタ２２の静電破壊耐量を大きく向上させることができ
る。また、入出力端子２１に負極の高電圧パルスが印加
されると、保護ダイオード２５に順方向のサージ電流が
流れるので、出力トランジスタ２２が保護される。
【００２３】次に本発明の第２実施例の半導体装置につ
いて説明する。図４は本実施例のパターンレイアウトを
示す図である。なお、本実施例の半導体装置の入出力部
の基本的な回路構成は、第１実施例の半導体装置と同様
である。
いて説明する。図４は本実施例のパターンレイアウトを
示す図である。なお、本実施例の半導体装置の入出力部
の基本的な回路構成は、第１実施例の半導体装置と同様
である。
【００２４】本実施例と第１実施例とが異なる点は、入
出力端子２１からのアルミ配線３０又は接地線からのア
ルミ配線２９とＮ型拡散層２７との間に高融点金属シリ
サイドパッド４０を介在させ、出力トランジスタ２２の
寄生抵抗２０３の抵抗値を、拡散層の面積を広げずに大
きくしている点にある。このような構成にすることによ
り、保護トランジスタ２４は更に有効に機能する。ま
た、超高速用ＬＳＩに本実施例を適用すれば、出力トラ
ンジスタは非常に高い静電耐量を得ることができる。
出力端子２１からのアルミ配線３０又は接地線からのア
ルミ配線２９とＮ型拡散層２７との間に高融点金属シリ
サイドパッド４０を介在させ、出力トランジスタ２２の
寄生抵抗２０３の抵抗値を、拡散層の面積を広げずに大
きくしている点にある。このような構成にすることによ
り、保護トランジスタ２４は更に有効に機能する。ま
た、超高速用ＬＳＩに本実施例を適用すれば、出力トラ
ンジスタは非常に高い静電耐量を得ることができる。
【００２５】なお、上記各実施例では、Ｐ型半導体基板
２６内に出力トランジスタ２２を直接形成する構成を採
用したが、これに限定するものではなく、半導体基板２
６のウェル内に出力トランジスタ２２を形成しても良
い。また、出力トランジスタ２２及び保護トランジスタ
２４の双方を基準電位の接地線に接続したが、これに限
定するものではなく、一方の素子を高電位電源ラインの
基準電位に接続しても良い。
２６内に出力トランジスタ２２を直接形成する構成を採
用したが、これに限定するものではなく、半導体基板２
６のウェル内に出力トランジスタ２２を形成しても良
い。また、出力トランジスタ２２及び保護トランジスタ
２４の双方を基準電位の接地線に接続したが、これに限
定するものではなく、一方の素子を高電位電源ラインの
基準電位に接続しても良い。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、保護トランジスタの寄生抵抗の抵抗値が出
力トランジスタの寄生抵抗の抵抗値よりも小さいので、
金属端子に高電圧パルスが印加されても、電流耐量の大
きい保護トランジスタだけが動作して導通状態になる。
従って、サージ電流の大部分が保護トランジスタに流れ
るので、出力トランジスタの静電破壊耐量が大きく向上
するという効果を奏する。また、半導体装置の入出力回
路に余分な容量や抵抗素子を付加する必要がないので、
最小限のパターン面積の回路構成によって、出力トラン
ジスタ及び内部回路を静電破壊現象から保護できるとい
う効果を奏する。
置によれば、保護トランジスタの寄生抵抗の抵抗値が出
力トランジスタの寄生抵抗の抵抗値よりも小さいので、
金属端子に高電圧パルスが印加されても、電流耐量の大
きい保護トランジスタだけが動作して導通状態になる。
従って、サージ電流の大部分が保護トランジスタに流れ
るので、出力トランジスタの静電破壊耐量が大きく向上
するという効果を奏する。また、半導体装置の入出力回
路に余分な容量や抵抗素子を付加する必要がないので、
最小限のパターン面積の回路構成によって、出力トラン
ジスタ及び内部回路を静電破壊現象から保護できるとい
う効果を奏する。
【図１】本発明の半導体装置の第１実施例の回路構成を
示す回路図である。
示す回路図である。
【図２】同実施例の回路のパターンレイアウトを示す図
である。
である。
【図３】図２のａ−ａ断面図である。
【図４】本発明の半導体装置の第２実施例の回路のパタ
ーンレイアウトを示す図である。
ーンレイアウトを示す図である。
【図５】従来の半導体装置の入出力部の回路構成を示す
回路図である。
回路図である。
【図６】同半導体装置の回路のパターンレイアウトを示
す図である。
す図である。
【図７】図６のｂ−ｂ断面図である。
【符号の説明】 ２１ 入出力端子 ２２ 出力トランジスタ ２３ 抵抗 ２４ 保護トランジスタ ２５ 保護ダイオード ２６ Ｐ型半導体基板 ２７（２７ａ、２７ｂ、２７ｃ、２７ｄ） Ｎ型拡散層 ２８ａ、２８ｂ ゲート電極 ２９、３０ アルミ配線 ３１ Ｐ型拡散層 ３２ フィールド酸化膜 ３３、３４、３５ コンタクト ３６ 側壁絶縁膜 ３７ 層間絶縁膜 ３８ ゲート酸化膜 ４０ 高融点金属シリサイドパッド ２００ ゲート駆動回路への配線 ２０１ 内部回路への配線 ２０２ 保護トランジスタの寄生抵抗 ２０３ 出力トランジスタの寄生抵抗
Claims (6)
- 【請求項１】 半導体基板上に設けられた金属端子と、
前記半導体基板の一導電型領域内に形成され、かつ前記
金属端子に接続された逆導電型の第１の拡散層をドレイ
ンとし、第１の基準電位に接続された逆導電型の第２の
拡散層をソースとする出力トランジスタと、前記第１の
拡散層の近傍に設けられた素子分離絶縁膜によって前記
第１拡散層と分離されると共に、第１の基準電位又は第
２の基準電位に接続された逆導電型の第３の拡散層をエ
ミッタとし、前記第１の拡散層をコレクタとし、前記一
導電型領域をベースとする保護トランジスタとを備え、 前記保護トランジスタにおける前記金属端子から前記第
１の基準電位又は第２の基準電位までの寄生抵抗が、前
記出力トランジスタにおける前記金属端子から前記第１
の基準電位までの寄生抵抗よりも小さいことを特徴とす
る半導体装置。 - 【請求項２】 前記金属端子が外部回路と前記半導体基
板の内部回路とを接続する入出力端子である、請求項１
に記載の半導体装置。 - 【請求項３】 前記金属端子と前記第１の拡散層との接
続部から前記素子分離絶縁膜までの距離及び前記第１の
基準電位又は第２の基準電位と第３の拡散層との接続部
から前記素子分離絶縁膜までの距離を合せた長さが、前
記金属端子と前記第１の拡散層との接続部から前記出力
トランジスタのゲート電極までの距離及び第１の基準電
位と第２の拡散層との接続部から該出力トランジスタの
ゲート電極までの距離を合せた長さよりも短いことを特
徴とする、請求項１又は２に記載の半導体装置。 - 【請求項４】 前記保護トランジスタの実効ベース長
が、前記出力トランジスタの実効チャネル長よりも短い
ことを特徴とする、請求項１から請求項３のうち１つの
請求項に記載の半導体装置。 - 【請求項５】 前記金属端子と前記第１の拡散層との接
続部及び前記第１の基準電位と前記第２の拡散層との接
続部に高融点金属シリサイドパッドを介在させたことを
特徴とする、請求項１から請求項４のうち１つの請求項
に記載の半導体装置。 - 【請求項６】 前記一導電型領域が前記半導体基板内に
形成されたウェルであることを特徴とする、請求項１か
ら請求項５のうち１つの請求項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5353167A JP2638462B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置 |
| US08/364,275 US5449939A (en) | 1993-12-29 | 1994-12-27 | Semiconductor device having a protective transistor |
| KR1019940037702A KR0164908B1 (ko) | 1993-12-29 | 1994-12-28 | 보호 트랜지스터를 가진 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5353167A JP2638462B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202126A true JPH07202126A (ja) | 1995-08-04 |
| JP2638462B2 JP2638462B2 (ja) | 1997-08-06 |
Family
ID=18429017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5353167A Expired - Lifetime JP2638462B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5449939A (ja) |
| JP (1) | JP2638462B2 (ja) |
| KR (1) | KR0164908B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320241B1 (en) | 1998-08-17 | 2001-11-20 | Nec Corporation | Circuitry and method of forming the same |
| US6374391B1 (en) | 1998-08-17 | 2002-04-16 | Nec Corporation | Method for estimating parasitic capacitance coupled to signal line longer than critical length at high-speed |
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| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
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1993
- 1993-12-29 JP JP5353167A patent/JP2638462B2/ja not_active Expired - Lifetime
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1994
- 1994-12-27 US US08/364,275 patent/US5449939A/en not_active Expired - Lifetime
- 1994-12-28 KR KR1019940037702A patent/KR0164908B1/ko not_active IP Right Cessation
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|---|---|
| JP2638462B2 (ja) | 1997-08-06 |
| US5449939A (en) | 1995-09-12 |
| KR0164908B1 (ko) | 1998-12-15 |
| KR950021509A (ko) | 1995-07-26 |
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