JP3129223B2 - 半導体装置 - Google Patents
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Description
用される電力増幅用の半導体装置に関し、特にドレイ
ン,ゲートがそれぞれ櫛の歯状に複数個配置された構造
(以下、マルチフィンガー構造という)を有する半導体
装置に関するものである。
Hz(例えば、900MHz)の信号を増幅するパワー
トランジスタが使用されている。
るため、1回の充電によって少しでも長時間に亘って使
用できることが望まれる。また、携帯用電話機の外形の
小型化および軽量化のためバッテリや放熱板の大きさを
小さくする必要もある。すなわち、携帯用電話機に使用
されるパワートランジスタにおいては、電力増幅用の回
路電流の軽減および増幅効率の向上が課題となってい
る。
複数個のドレイン,ゲートを交互に櫛の歯状に配置して
複数の電界効果トランジスタを形成したマルチフィンガ
ー構造のパワートランジスタが提案されている(例え
ば、実開昭51−80063号公報等)。
たパワートランジスタのチップ表面を示す説明図であ
る。図7に示すように、複数のソース78とゲートフィ
ンガー71とドレインフィンガー73とが交互に等間隔
に配置されて一つのトランジスタセル72(以下、単位
セルという)を形成している。また、以下においては、
単位セルが整列して配置されたものをトランジスタユニ
ットと呼ぶことにする。
3はドレイン引き出し電極74を通してドレインパッド
75に共通接続されている。同様に、各単位セル72中
のゲートフィンガー71はゲート引き出し電極76を通
してゲートパッド77に共通接続されている。各単位セ
ル72中のソース78は導電体層79を通して半導体基
板に共通接続されている。
ッド77は、各単位セルへの信号の伝達時間を均等にす
るため、単位セル72と単位セル72’との間の中央部
付近に配置されている。ソースは半導体基板を通してリ
ードフレーム(図示せず)に接続されている。
配置されている。これは、ドレイン、ゲート、ソースを
繰り返し配置することで、大規模なフィンガー本数を有
するトランジスタの設計を効率的に行うことができ、か
つ、2つのゲートで1つのドレインやソースを共有する
ことで、配置面積を縮小することができるからである。
さらに、信号の伝搬速度を均等にすることができ、単位
セルで増幅された信号を損失なく合成することもでき
る。
ルチフィンガー構造のパワートランジスタは、複数のゲ
ートフィンガーが等間隔に配置されている。そのため、
単純に集積度を上げようとすると各ゲートフィンガー間
の距離が非常に密接する。その結果、パワートランジス
タの単位面積当たりの熱発生量が増え、チップ表面の温
度が上昇してしまう。したがって、配線幅が狭くて電流
密度が高いドレインフィンガー電極においては、エレク
トロマイグレーションが発生しやすくなるという問題点
がある。その結果、長時間使用しているうちにドレイン
フィンガー電極が断線し、トランジスタの寿命を低下さ
せる。また、温度の上昇によって、ゲートフィンガー直
下、すなわちチャネル内の電子移動度が低下してチャネ
ルの抵抗が増加する。これにより、パワートランジスタ
の出力が減少する。言い換えれば、単位電流当たりの出
力が小さくなり、損失が増えることを意味する。仮に、
従来の配置で熱的な影響を考慮して、ソース、またはド
レインフィンガーの短辺方向の拡散領域の幅を広くした
とすると、ソース−ドレイン間の寄生容量が増加し、高
周波特性が劣化するという問題が生ずる。このように、
従来の配置では、熱的な影響と電気的特性を両立した設
計が困難であった。本発明は、このような課題を解決す
るためのものであり、動作時における単位面積当たりの
発熱量の増加を抑えることができるとともに効率がよ
く、高周波特性の優れたマルチフィンガー構造の半導体
装置を提供することを目的とする。
るために、本発明に係る半導体装置は、第1のソースと
第2のソースとは第1のドレインと第2のドレインとの
間に配置され、第1のドレインと第2のドレインとは互
いに電気的に接続され、第1のゲートと第2のゲートと
は互いに電気的に接続され、半導体基板の主表面と半導
体基板の裏面とを接続する導電体層は、第1および第2
のソースから離間するとともに、これら第1および第2
のソースに挟まれた領域の中間に形成され、第1のソー
スと第2のソースとは、電気的に接続されているもので
ある。このように構成することにより、本発明は放熱効
果が優れ、集積度を上げてもエレクトロマイグレーショ
ンが起こりにくいという効果を有する。
について図を用いて説明する。図1は本発明に係るパワ
ートランジスタの全体配置の一つの実施の形態を示す説
明図である。
スタはドレイン,ゲート,ソースからなる単位セルが複
数個、交互に配置されて能動素子(FET)を形成して
いる。そして、各単位セルのドレインに接続されている
ドレインフィンガー電極12はドレイン引き出し電極1
2aに共通接続され、このドレイン引き出し電極12a
の一端にはボンディングワイヤを接続するためのドレイ
ンパッド21が接続されている。
ているゲートフィンガー電極8はゲート引き出し電極1
2bに共通接続され、このゲート引き出し電極12bの
一端にはボンディングワイヤを接続するためのゲートパ
ッド22が接続されている。
説明する。図2は図1の破線で囲んだ部分を拡大した図
である。図2に示すように、半導体基板中のドレインコ
ンタクト1hに接続されたドレインフィンガー電極(第
1層アルミニウム配線、以下1Alという)2aは、ス
ルーホール31を介してドレインフィンガー電極(第2
層アルミニウム配線、以下2Alという)12に接続さ
れている。そして、各単位セルのドレインフィンガー電
極12はドレイン引き出し電極12aに共通接続されて
いる。
ール32を介してゲート配線(1Al)2bに接続さ
れ、ゲート配線(1Al)2bはスルーホール33を介
してゲート引き出し電極突起12cに接続されている。
そして、各ゲート引き出し電極突起12cはゲート引き
出し電極12bに共通接続されている。
配線(1Al)2bと同一層である第1層アルミニウム
配線で形成すると、第1層アルミニウム配線と半導体基
板1との層間絶縁膜厚は、ゲート酸化膜(SiO2)7
とSiO2層9とBPSG層10の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第2層アルミニウム
配線で形成することが望まれる。しかしながら、第2層
アルミニウム配線とゲートフィンガー電極8とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極8を一旦ゲート配線
(1Al)2bを介してゲート引き出し電極突起12c
に接続し、第2層アルミニウム配線であるゲート引き出
し電極12bと接続した。
ソース直上電極(1Al)2が接続され、このソース直
上電極(1Al)2は半導体基板中のp+打ち抜き層1
cに接続されている。
引き出し電極12aは幅25μm、長さ500μmであ
る。ゲート引き出し電極12bは幅20μm、長さ45
0μmである。ドレインフィンガー電極(1Al)2a
およびドレインフィンガー電極(2Al)12は幅3.
2μm、長さ50μmである。ゲートフィンガー電極8
は幅0.6μm、長さ50μmである。ソースコンタク
ト1dは、リンまた砒素を1E15〜1E21(c
m-3)の濃度で拡散したもので、幅1.2μm、長さ5
0μmである。p+打ち抜き層1cは、ボロンを1E1
6〜1E22(cm-3)の濃度で拡散したもので、幅
6.8μm、長さ48μmである。また、ドレインパッ
ド21およびゲートパッド22の形状はそれぞれ1辺が
100μmの正方形である。
ある。図3に示すように、半導体基板であるSi基板1
にはリソグラフィー技術等によってp+基板1a、pエ
ピ層1b、p+打ち抜き層1c、ソースコンタクト(n
+)1d、ソース拡散層(n)1e、pウェル1f、ド
レイン拡散層(n−)1g、ドレインコンタクト(n
+)1hが形成されている。
Al配線層(ソース直上電極2、ドレインフィンガー電
極2a等)、プラズマTEOS(plasma-tetraethylort
hosilicate)層(以下、p−TEOS層という)3、有
機シリカ+無機シリカ層4、p−TEOS層5、2Al
配線層(ドレインフィンガー電極12等)、パッシベー
ション用の窒化膜(以下、p窒化膜という)6が順次形
成されている。
にTiN(膜厚は30nm)とTi(膜厚は50nm)
とAl−Si−Cu(膜厚は550nm)とTiN(膜
厚は30nm)とが順次積層されたものである。
が形成され、ゲート酸化膜7の上にはゲートフィンガー
電極8が形成されている。このゲートフィンガー電極8
は、Si基板1の主表面側からポリSi(膜厚は150
nm)とWSi(膜厚は170nm)とが順次積層され
て形成されている。そして、ゲートフィンガー電極8の
断面は0.6μm程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極8の
全体はSiO2 層9によって覆われている。SiO2 層
9の上にはBPSG層10が形成されている。
ガー電極8は、ゲート電圧が印加されるとゲート酸化膜
7を通じてSi基板1内のpウェル1f中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層1eとドレイン拡散層1gとの間
のチャネルの伝導性がコントロールされる。
12およびドレインフィンガー電極(2Al)2aは、
図2に示すようにゲートフィンガー電極8に対して平行
に伸びている。そして、このドレインフィンガー電極
(1Al)2aはドレインコンタクト1hを通じSi基
板1中のドレイン拡散層1gに接続されている。
フィンガー電極8からソースコンタクト1dまで伸びて
いる。そして、このソース拡散層1eはソースコンタク
ト1dを介してソース直上電極(1Al)2に接続さ
れ、このソース直上電極2はp+基板1aに達する深さ
の高濃度層であるp+打抜き層1cに接続されている。
する。表1は図3の各拡散層における拡散種と不純物濃
度とを示す表である。各拡散層は表1に記載された拡散
種を併記されている不純物濃度だけイオン注入すること
によって形成される。
値を採用している。表2は各層の厚さを示す表である。
の間隔について図を用いて説明する。図4は図3におけ
るゲートピッチを示す断面図である。同図に示すよう
に、隣り合った単位セルはゲートピッチを短くするため
ドレインコンタクトおよびドレインフィンガー電極を共
有し、ゲートピッチは3.8μmとなっている。
フィンガー電極との間のSi基板1中には、ソース直上
電極とp+基板とを電気的に接続するための幅が6.8
μmのp+打ち抜き層1cが形成されている。よって、
ドレインフィンガー電極とドレインフィンガー電極との
間は18.2μmとなり、ゲートピッチよりも長くなっ
ている。
隔であるため、間隔の広いゲート間にp+打ち抜き層1
cを形成することができる。その結果、ソース拡散層1
eをソースコンタクト1dとソース直上配線2とp+打
ち抜き層1cとを介してp+基板1aに接続することが
でき、ソースのための配線構成が単純となってマルチフ
ィンガー構造の半導体装置を安価に作成することができ
る。
す通りである。p+打ち抜き層1cとソ−スコンタクト
1dとの距離は2.5μmである。ソ−スコンタクト1
dの長さは1.2μmである。ソース拡散層1eの長さ
は1.7μmである。ゲート長は0.6μmである。ド
レイン拡散層の長さは1.2μmである。ドレインコン
タクトの長さは0.8μmである。
り、図6は図2におけるC−C’線断面図である。図
5,6に示すように、ゲート引き出し電極12bおよび
ドレイン引き出し電極12aの直下のSi基板1中には
素子分離のためのフィールド酸化膜1iが形成されてい
る。なお、このフィールド酸化膜1iの膜厚は400n
mである。
8、8の間にソース拡散層(n)1eの領域を2箇所設
け、かつ、ソース拡散層(n)1eの短辺方向の幅は従
来と同様、ドレイン拡散層(n)1eの幅とほぼ同じと
したので、ソース−ドレイン間の寄生容量は増加するこ
とがなく、従来と同等の高周波特性が得られる。
に、p+打ち抜き層1cを設けて、各セルのソースコン
タクト1dと接続し、p+打ち抜き層1c自体の幅を広
げるか、またはp+打ち抜き層1cとソースコンタクト
1dとの間隔を広げることで、ソースを挟むゲートピッ
チを広げた。この結果、単位セルの特性を維持したま
ま、熱的な設計を考慮したレイアウト設計が可能にな
る。すなわち、ゲートフィンガー電極8直下のチャネル
で集中的に発生した熱はソース領域で分散され、所望の
温度に抑えることができる。したがって、配線幅が狭く
て電流密度が高いドレインフィンガー電極においても、
エレクトロマイグレーションが発生しにくくなり、その
結果、トランジスタの寿命を長くすることができる。
辺方向の幅を広くすることで、熱的な影響を考慮したレ
イアウト設計は可能であるが、ソース−ドレイン間の寄
生容量が増加し、高周波特性の劣化を招く。実開昭51
−80063号公報等では、ソースを挟むゲートピッチ
についてはなんら開示されておらず、また2つのゲート
フィンガー電極8、8の間のソース拡散領域は1つで形
成されている。
チの拡大は、p+打ち抜き層1cの幅を変えるか、また
は、ソースコンタクト(n+)1dとp+打ち抜き層1
cの間隔を変えることで、高周波特性に影響を及ぼすこ
となく実現できる。しかも、ソースを基板とすることで
得られる効果を併せもつ。即ち、ソースを直接リードフ
レームにマウントすることができるので、ソースインダ
クダンスが低減でき、放熱性も向上できる。また、ソー
ス配線とドレインやゲート配線とクロスオーバー配線を
なくすことができるので、配線間の寄生容量を低減でき
る。
ッチが不等間隔になるように構成されているため、集積
度を上げた際に従来のものよりも単位面積当たりの発熱
量が低減でき、温度上昇が抑えられる。その結果、本発
明は配線のエレクトロマイグレーションが従来のものよ
りも発生しにくいといえる。また、チャネル部の温度を
低く抑えられるので、電子移動度の低下を抑制でき、チ
ャネル抵抗の上昇を抑えられる。したがって、パワート
ランジスタの出力が低下することなく、効率の良いパワ
ートランジスタが実現できる。
る。
…p+打ち抜き層、2…ソース直上電極(1Al)、
3,5…p−TEOS層、4…有機シリカ+無機シリカ
層、6…p窒化膜、12…ドレインフィンガー電極(2
Al)。
Claims (3)
- 【請求項1】 半導体基板の主表面に構成された第1の
ドレインと第1のゲートと第1のソースとからなる第1
の電界効果トランジスタと、 第2のドレインと第2のゲートと第2のソースとからな
り、第1の電界効果トランジスタに近接して配置された
第2の電界効果トランジスタと、 第1の電界効果トランジスタと第2の電界効果トランジ
スタとの間に前記主表面と前記半導体基板の裏面とを接
続する導電体層とを有する半導体装置において、 前記第1のソースと前記第2のソースとは前記第1のド
レインと前記第2のドレインとの間に配置され、 前記第1のドレインと前記第2のドレインとは互いに電
気的に接続され、 前記第1のゲートと前記第2のゲートとは互いに電気的
に接続され、前記半導体基板の主表面と前記半導体基板の裏面とを接
続する導電体層は、前記第1および第2のソースから離
間するとともに、これら第1および第2のソースに挟ま
れた領域の中間に形成され、 前記第1のソースと前記第2のソースとは、電気的に接
続されている ことを特徴とする半導体装置。 - 【請求項2】 半導体基板の主表面に構成された第1と
第3のゲートと、 前記第1と第3のゲートとの間に構成された第2のゲー
トと、 前記第1と第2のゲートの間に構成されたドレインと、 前記第2と第3のゲートの間に構成された第1と第2の
ソースとを有する半導体装置において、 前記第1のゲートと前記第2のゲートとの間隔より前記
第2のゲートと前記第3のゲートとの間隔が広く形成さ
れ、前記半導体基板の主表面と前記半導体基板の裏面とを接
続する導電体層は、前記第1および第2のソースから離
間するとともに、これら第1および第2のソースに挟ま
れた領域の中間に形成され、 前記第1のソースと前記第2のソースとは、電気的に接
続されている ことを特徴とする半導体装置。 - 【請求項3】 請求項2において、 第1および第2のドレイン引き出し電極を互いに平行に
設置し、 ドレインが互いに隣接して形成された2個の電界効果ト
ランジスタを対としたものを複数個整列して配置した第
1のユニットと、第1のユニットと同じ構成の第2のユ
ニットとを第1および第2のドレイン引き出し電極の間
に互いに平行に設置し、 第1および第2のユニットの間に第1および第2のユニ
ットに対して平行にゲート引き出し電極を設置し、 前記ドレイン引き出し電極および前記ゲート引き出し電
極の何れとも交差することなく形成されたソース電極を
設置し、 前記ドレインを近接した前記ドレイン引き出し電極に共
通接続し、 前記ゲートを前記ゲート引き出し電極に共通接続し、 前記ゲート引き出し電極の一端にゲートパッドを接続
し、前記ゲートパッドと反対側に共通接続したドレイン
引き出し電極にドレインパッドを接続したことを特徴と
する半導体装置。
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