CN1156014C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1156014C
CN1156014C CNB981004717A CN98100471A CN1156014C CN 1156014 C CN1156014 C CN 1156014C CN B981004717 A CNB981004717 A CN B981004717A CN 98100471 A CN98100471 A CN 98100471A CN 1156014 C CN1156014 C CN 1156014C
Authority
CN
China
Prior art keywords
electrode
fet
drain
gate bar
paired
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981004717A
Other languages
English (en)
Other versions
CN1195894A (zh
Inventor
近松圣
郎
渡边寿郎
明
井上寿明
小濑泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Compound Semiconductor Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Compound Semiconductor Devices Ltd filed Critical NEC Compound Semiconductor Devices Ltd
Publication of CN1195894A publication Critical patent/CN1195894A/zh
Application granted granted Critical
Publication of CN1156014C publication Critical patent/CN1156014C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括：多个第一场效应晶体管(FET)，其栅极条电极形成于半导体衬底主表面上，其漏极和源极形成于栅极条电极两侧的区域；多个第二FET，其栅极条电极形成于半导体衬底的主表面上，其漏极和源极形成于栅极条电极两侧的区域；穿过成对FET之间区域的半导体衬底的主表面和背面的导电层。

Description

半导体器件
技术领域
本发明涉及一种用于放大超高频信号的功放半导体器件，特别涉及一种具有多个分别设置成梳齿状的漏极和栅极结构(此后称之为多条结构)的半导体器件。
背景技术
迄今为止，放大几百MHz(例如900MHz)信号的功率晶体管已用于便携式电话的传输级。由于这种类型的携式电话由电池驱动，所以要求其每次充电后能够使用尽可能长的时间。另外，为了减小便携式电话的外观尺寸和减轻其重量，需要电池尺寸减小。然而，电池尺寸减小便无法增大电池的容量，因此，要求减小用于这种便携式电话的功率晶体管功率放大电路的电流，以提高放大效率。
在上述情况下，为了解决上述问题，例如日本实用新型特许公开公报51-80063已提出了一种多条结构的功率晶体管，其中的多条结构由多个场效应晶体管单元构成，每个单元都有交错排列成梳齿状的漏极和栅极。
图7示出了常规多条结构的功率晶体管的布局。如图7所示，多个源极78、栅极条71和漏极条73按固定间隔交错排列，形成多个晶体管单元(基本单元)72。此后，多个沿漏极引出电极74和栅极引出电极76延伸的方向设置的基本单元称为“晶体管单元”。
每个基本单元72中，漏极条73通过漏极引出电极74共接于漏极焊盘75。另一方面，每个基本单元72中，栅极条71通过栅极引出电极76共接于栅极焊盘77。每个基本单元72中，源极78通过导电层79共接于半导体衬底。
另外，漏极焊盘75和栅极焊盘77靠近所设置的基本单元72的中央排列，以使到各基本单元72的信号传输时间一致。源极78通过半导体衬底与引线框(未示出)连接。
按上述方式，各栅极条71即各栅极一般按固定间隔排列。这是因为可以将具有大量条形的晶体管有效地设计成漏极、栅极和源极交错排列的结构。另外，由于一对栅极共有一个漏极和源极的结构，所以可以减小布局面积。而且，可以使信号的传输速度一致，以便由基本单元放大的信号能够没有任何传输损耗地合成。
如上所述，常规多条结构的功率晶体管按多个栅极条以固定间隔排列的方式设计。为此，各相邻栅极条间的间距随着仅因集成度的提高就变得彼此间非常靠近。其结果是，功率晶体管的每单位面积的额定功率增大，导致了芯片表面温度的上升。
因此，由于漏极条电极的布线宽度窄和高电流密度，导致了电迁移的发生，由此引起了长期使用期间漏极条电极的断路的问题，所以降低了晶体管的寿命。
另外，温度的上升使得刚好在栅极条下即沟道内发生电子迁移率减小，增大了沟道电阻。这导致了功率晶体管的输出减小的问题。这意味着单位电流的输出减小，损耗增大。
另一方面，考虑到常规设计中热的负效应，在增大源极或漏极条的短边方向扩散区的宽度时，会产生源极和漏极间的寄生电容增大，高频特性退化的问题。以此方式，常规设计很难提供既能降低热的负效应又能提高电特性的设计。
发明内容
本发明解决了上述常规器件中的问题，因此，本发明的目的之一是提供一种多条结构的半导体器件，能够抑制工作期间单位面积额定功率增大的问题。
本发明另一目的是提供一种高效且高频特性极佳的多条结构半导体器件。
为了实现上述目的，根据本发明，提供一种半导体器件，该器件包括：多个按第一预定间隔排列的第一场效应晶体管(FET)，其栅极条电极形成于半导体衬底主表面上，其漏极和源极形成于栅极条电极两侧的区域；多个按第一预定间隔排列的第二FET，其栅极条电极形成于半导体衬底的主表面上，其漏极和源极形成于栅极条电极两侧的区域，第一和第二FET按第二预定间隔排列，该间隔窄于第一预定间隔，由此构成成对FET；以及穿过成对FET之间区域的半导体衬底的主表面和背面的导电层；其中构成成对FET的第一和第二FET彼此靠近设置，以便它们的漏极彼此相对；其中第一和第二FET在其源极的短边方向的区域宽度基本等于第一和第二FET在其漏极的短边方向的区域宽度；其中第一和第二FET的所有漏极彼此电连接；其中第一和第二FET的所有栅极也彼此电连接；其中第一和第二FET的所有源极也通过导电层在半导体衬底背面上彼此电连接；而且其中成对FET的每个皆包括形成在半导体衬底主表面上并与第一和第二FET各自的漏极的端部共同连接的一个漏极接触和连接于半导体器件的主表面上并分别与第一和第二FET各自的源极的端部连接的两个源极接触。
附图说明
各附图中：
图1是展示本发明实施例的功率晶体管布局的示图；
图2是展示图1中虚线所示部分的放大示图；
图3是沿图2中的线I-I的剖面图；
图4是不等栅极间距的功率晶体管的剖面图；
图5是沿图2中的线II-II的剖面图；
图6是沿图2中的线III-III的剖面图；
图7是展示常规功率晶体管的布局的示图。
具体实施方式
下面将参照附图详细说明本发明的优选实施例。
图1是展示本发明实施例的功率晶体管的布局的示图。图1所示的芯片上的功率晶体管包括多个设置成两列的基本单元20，这些单元有栅极条电极8a、漏极条电极12a和源极。每个基本单元20都为FET(场效应晶体管)结构。
漏极条电极12a按固定间隔排列，漏极条电极12a中的一个为两个基本单元20公用。每个漏极条电极12a的一端共接于平行形成于设置成两列的基本单元外的两个漏极引出电极12，而其另一端按固定间隔面对栅极引出电极8，对此以后将作说明。各漏极引出电极12的一端通过连接部分彼此连接，构成U形，连接键合引线的漏极焊盘21形成于该连接部分上。
每个基本单元20的栅极条电极8a的一端一般与一个形成在两个漏极引出电极12间的栅极引出电极8连接。栅引出电极8平行于两漏极引出电极12且形成于两漏极引出电极12中间，这样各设置成两列的各基本单元20一列与一列隔开。栅极条电极8a的另一端以固定间隔面对漏极引出电极12。栅极引出电极8在漏极焊盘21相对侧的一端形成有连接键合引线的栅极焊盘22。
下面将参照图2说明图1所示基本单元20的具体布局。图2是图1中虚线所围部分的放大示图。
在图2中，漏极条电极(第二层铝布线)12a通过通孔31与重叠形成于漏极条电极12a下的漏极条电极(第一层铝布线)2a连接。漏极条电极(第一层铝布线)2a与公用于半导体衬底中彼此靠近的两个基本单元的漏极接触1h连接，对此以后将作说明。具有上述连接结构的每个基本单元中的漏极条电极12a共接于漏极引出电极12。
另一方面，形成于半导体衬底上的两个栅极条电极8a设置成在漏条电极12a的两侧彼此靠近，以宽间隔设置于漏极条电极12a之间的两栅极条电极8a在其一端彼此相连。换言之，栅极条电极8a按不等间隔形成，以便提供将漏极条电极12a放入的窄间隔和漏极条电极12a之间的宽间隔。
宽间隔的两栅极条电极8a的一端通过通孔32共接于栅极布线(第一层铝布线)2b，栅极布线(第一层铝布线)2b通过通孔33与栅极引出电极凸点8b连接。各栅极引出电极凸点8b共接于栅极引出电极8。
如果栅极引出电极8由第一层铝布线构成，与栅极布线(第一层铝布线)2b位于同一层，则栅极引出电极8(第一层铝布线)和半导体衬底1间的层间绝缘膜的厚度变为栅极氧化膜(SiO2)、绝缘层(SiO2)、和BPSG(硼磷硅玻璃)层厚度的总和。由于该厚度很薄，所以栅极引出电极8的寄生电容变大，导致了高频特性的退化。因此，要求栅极引出电极8由第二层铝布线形成。
然而，在第二层铝布线和栅极条电极8a彼此直接接触时，接触孔的高宽比变大，所以容易引起接触失效。为了防止该缺陷，栅极条电极8a通过栅极布线(第一层铝布线)2b与栅极引出电极凸点8b连接，栅极引出电极凸点8b与第二层铝布线构成的栅极引出电极8接连。
另外，半导体衬底中的源极接触1d与合适的上源极电极(第一层铝布线)2连接，合适的上源极电极(第一层铝布线)2与形成于半导体衬底中的漏极条电极12a之间的P+注入层1c连接。
在该实施例中，漏极引出电极12宽25μm，长500μm，栅极引出电线8宽20μm，长450μm。漏极条电极(第一层铝布线)2a和漏极条电极(第二层铝布线)12a宽3.2μm，长50μm。栅极条电极8a宽0.6μm，长50μm。源极接触1d由半导体衬底中扩散了浓度为1E15-1E21(cm-3)的磷或砷的区形成，其宽为1.2μm，长为50μm。P+注入层1c由在半导体衬底中扩散了浓度为1E16-1E22(cm-3)的硼的区形成，其宽为6.8μm，长为48μm。另外，漏极焊盘21和栅极焊盘22构成为各边长为100μm的正方形。
图3是沿图2中的线I-I取的包括第一及第二成对的FET的剖面图。在图3中，在构成半导体Si衬底1的P+衬底1a上，在对应于各漏极条电极12a的区域形成P外延层1b，在各相邻漏极条电极12a之间的区域形成P+注入层。在P外延层1b的表面上以固定间隔形成两个P阱1f，通过栅极氧化膜7在每个P阱1f上形成栅极条电极8a。在栅极条电极8a的两侧上的各P阱1f的表面上形成源极扩散层(n)1e和漏极扩散层(n-)1g，使与两相对漏极扩散层(n-)1g的各端部接触的漏极接触(n+)1h形成于P阱1 f之间的P外延层1b表面上。另一方面，源极接触(n+)1d形成于每个P阱1f的表面上，以便与源极扩散层(n)1e的端部接触，即成对FET的每个皆包括形成在半导体主表面上并与第一和第二FET各自的漏极1g的端部共同连接的漏极接触1h和连接在半导体器件的主表面上并分别与第一和第二FET各自的源极1e的端部连接的两个源极接触1d。
栅极条电极8a通过在硅衬底1的主表面一侧上依次层叠多晶硅(厚150nm)和WSi(170nm厚)形成。机械处理栅极条电极8a的横截面，以提供电极宽度为约0.6μm的截面尺寸。栅极条电极8a和栅极氧化膜7上覆盖SiO2层9，SiO2层上形成BPSG层10。
在其上形成有BPSG层10的硅衬底1上选择地形成第一层铝布线层(合适的上源极电极2，漏极条电极2a等)。在第一铝布线上依次形成等离子原硅酸四乙酯(P-TEOS)层3、有机硅石+无机硅石层4及P-TEOS层5。在栅极条电极8a之间的P-TEOS层5上形成第二层铝布线层(漏极条电极12a等)，在第二层铝布线层和P-TEOS层5上形成钝化氮化膜(此后称为P氮化膜)6。
在硅衬底一侧依次层叠TiN(30nm厚)、Ti(50nm厚)、Al-Si-Cu(550nm厚)和TiN(30nm厚)，由此形成第一层铝布线层。
在这样构成的半导体器件中，加栅极电压，栅极条电极8a在沟道中形成电场，沟道通过栅极氧化膜7形成于硅衬底1的P阱1f中。结果，源极扩散层1e和漏极扩散层1g间的沟道的导电性由栅极电压控制。
漏极条电极(第二层铝布线)12a和漏极条电极(第一层铝布线)2a平行于栅极条电极8a，如图2所示。漏极条电极(第一层铝布线)2a通过漏极接触1h与硅衬底1中的漏极扩散层1g接触。
源极扩散层1e在栅极的纵向从栅极条电极8a延伸到源极接触1d，通过源极接触1d与合适的上源极电极(第一层铝布线)2接触。合适的上源极电极2接高浓度的P+注入层1c，该层的深度达到P+衬底1a。
以下说明硅衬底1中的扩散层。表1示出了图3所示的各扩散层的扩散物质和杂质浓度。各层通过离子注入杂质浓度为表1所列的扩散物质而形成。
                      表1
扩散物质 杂质浓度(cm-3)
源极接触1d 磷或砷 1E15-1E21
源极扩散层1e 磷或砷 1E15-1E21
P阱1f 硼 1E14-1E19
漏极扩散层1g 磷或砷 1E14-1E21
漏极接触1h 磷或砷 1E15-1E21
P+注入层1c 硼 1E16-1E22
P-外延层1b 硼 1E12-1E17
P+衬底1a 硼 1E19-1E22
表2示出了硅衬底上各层的厚度。
表2
层厚
P氮化膜6 500nm
P-TEOS层5 600nm
有机硅石+无机硅石层4 涂敷该层直到使台阶平坦，等
P-TEOS层3 800nm
合适的上源极电极2 TiNA1-Si-CuTiTiN 30nm550nm50nm30nm
漏极条电极12a(第二层铝布线) 1.6μm
BPSG层10 650nm
SiO2层9 180nm
栅极条电极8a WSi多晶硅 170nm150nm
栅极氧化膜(SiO2)7 35nm
然后，下面参照图4说明晶体管单元中的基本单元。图4是展示图3所示栅极间距的剖面图。如图4所示，插在漏极条电极12a间且在设置基本单元的方向上彼此靠近的两基本单元20共用一个漏极接触1h和一个漏极电极12a，缩短了栅极间距。在此结构中，栅极间距即窄间隔的栅极条电极8a之间的间距为3.8μm。
另一方面，在宽间隔的漏极条电极12a之间的硅衬底1上形成宽为6.8μm的P+注入层1c，用于电连接合适的上源极电极2和P+衬底1a。因此，漏极条电极12a间的间隔为18.2μm，长于上述栅极间距。
换言之，在本发明中，因为栅极间距不等，即宽间隔的栅极间距和窄间隔的栅极间距交错设置，所以P+注入层1c可以形成于宽间隔的各栅极之间。由于此结构，源极扩散层1e可以通过源极接触1d与P+衬底1a、合适的上源极布线2和P+注入层1c连接。结果，简化了用于源极的布线结构，从而能够制造廉价的多条结构半导体器件。
各扩散层的特定长度示于图4。P+注入层1c和源极接触1d间的距离为2.5μm。源极接触1d长为1.2μm。源极扩散层1e长为1.7μm。栅极长(栅极条电极8a的宽度)为0.6μm。漏极扩散层1g长为1.2μm。漏极接触1h长为0.8μm。
图5是沿图2中的线II-II所取的剖面图，图6是沿图2中的线III-III所取的剖面图。在图5和图6中，用于元件隔离的场氧化膜li形成于栅极引出电极8和漏极引出电极12正下方的硅衬底1上，场氧化膜li厚为400nm。
根据本实施例，由于源极扩散层(n)1e的两个区形成于宽间隔的栅极条电极8a之间，且象现有技术一样，源极扩散层(n)1e在其短边方向的宽度基本上等于漏极扩散层(n-)1g的宽度，所以源极和漏极间的寄生电容不增大，由此得到了与常规情况相同的高频特性。
另外，P+注入层1c对应于宽间隔的栅极条电极8a设置于两基本单元20之间，并通过合适的上源极电极2与各单元20的源极接触1d连接，扩宽了P+注入层1c的宽度或P+注入层1c与源极接触1d间的间隔，由此扩宽了插有源极的栅极间距。结果，在保持基本单元20特性的同时，可以考虑了热设计后设计布局。换言之，在位于栅极条电极8a正下方的沟道中集中产生的热可由源极区1e扩散，从而能够将温度抑制在要求的值。因此，甚至在漏极条电极12a的布线宽度窄和电流密度高时，也变得几乎不产生电迁移，于是延长了晶体管的寿命。
如果源极扩散层(n)1e在其短边的宽度增大，则要考虑热效应后设计布局，但源极和漏极间的寄生电容增大，结果会导致高频特性的退化。日本实用新型特许公开51-80063未公开插有源极的栅极间距，其中的一个源极扩散区一般形成于两个栅极条电极之间。
在本发明中，通过改变P+注入层1c的宽度，或改变源极接触(n+)1d与P+注入层1c间的间隔，可以增大插有源极的栅极间距，而且不产生对高频特性的不良影响。
而且，还具有利用源极作为衬底的优点，即，源极可以直接安装在引线框上，因此能够减小源极电感，改善额定值。另外，由于可以省去源极布线和漏极或栅极布线间的跨接布线，所以可以减小各布线间的寄生电容。
如上所述，由于栅极间距设置成彼此不等，所以可以在集成度提高时将单位面积的额定值减小到比常规器件更小，所以可以抑制温度的升高。由此可以抑制电迁移的发生。另外，由于将沟道部分温度控制在较低值，所以可以抑制布线中电子迁移率的减小，限制沟道电阻的增大。因此，可以实现高效功率晶体管，而且不产生输出特性的退化。
以上为了展示或说明公开了本发明的优选实施例。目的不是为了将本发明限制于所公开的形式，在上述教导下可以作出变形或修改，或可以通过实践本发明获益。为了解释本发明的原理和其应用，以便能使所属技术领域的技术人员以不同的方式或适于特殊应用的不同的变形实现本发明，选择或说明了这些实施例，但本发明的范围由所附的权利要求书和其等同物限定。

Claims (6)

1.半导体器件，其特征在于，包括：
多个按第一预定间隔排列的第一场效应晶体管(FET)(20)，其栅极条电极(8a)形成于半导体衬底(1)的主表面上，其漏极(1g)和源极(1e)形成于栅极条电极两侧的区域；
多个按第一预定间隔排列的第二FET(20)，其栅极条电极(8a)形成于半导体衬底的主表面上，其漏极(1g)和源极(1e)形成于栅极条电极两侧的区域，所说第一和第二FET按第二预定间隔排列，该间隔窄于第一预定间隔，由此构成成对FET；
穿过成对FET之间区域的所说半导体衬底的主表面和背面的导电层(1c)；
其中构成所说成对FET的所说第一和第二FET彼此靠近设置，以便它们的漏极彼此相对；
其中所说第一和第二FET在其源极的短边方向的区域宽度基本等于所说第一和第二FET在其漏极的短边方向的区域宽度；
其中所说第一和第二FET的所有漏极彼此电连接；
其中所说第一和第二FET的所有栅极彼此电连接；
所说第一和第二FET的所有源极通过所说导电层在所说半导体衬底背面上彼此电连接，及
所说的成对FET的每个皆包括形成在所说半导体衬底主表面上并与所说第一和第二FET各自的漏极(1g)的端部共同连接的一个漏极接触(1h)和连接于所述半导体器件的主表面上并分别与所说第一和第二FET各自的源极(1e)的端部连接的两个源极接触(1d)。
2.根据权利要求1的半导体器件，其中，成对FET和与其相邻的成对FET间的栅极条电极之间的间隔被设置为大于所说的成对FET的栅极条电极之间的第二预定间隔。
3.根据权利要求1的半导体器件，还包括：
形成于所说半导体衬底上的多个漏极条电极(2a，12a)，与所说漏极接触电连接；
与所说漏极条电极共连接的漏极引出电极(12)，所述漏极条电极为梳齿状；
构成所说第一和第二FET的栅极的多个栅极条电极(8a)；以及
与所说栅极条电极共连接的栅极引出电极(8)，所述栅极条电极为梳齿状。
4.根据权利要求3的半导体器件，还包括：形成于所说半导体衬底上的栅极布线(2b)，它们与彼此相邻的所说成对FET的第一FET的栅极条电极和第二FET的栅极条电极共连接，
其中所说栅极布线通过电极凸点(8b)共接于所说栅极引出电极。
5.根据权利要求3的半导体器件，其特征在于，
第一单元由设置成列的所说成对FET构成，
第二单元沿单元成列方向设置成与所说第一单元相互平行对称且由设置成列的所说成对FET构成，
所说第一和第二单元的漏极引出电极(12)分别在沿设置成两列的所述成对FET的外侧在单元成列的方向形成，
所说第一和第二单元的漏极引出电极(12)在其一端彼此连接，及
所说第一和第二单元的栅极引出电极(8)公用，该电极在按两列设置的成对FET的中央，以单元排列的方向形成。
6.根据权利要求5的半导体器件，还包括：
形成于所说第一和第二漏极引出电极的连接部分的一个漏极焊盘(21)；及
形成于所说栅极引出电极的与所说漏极焊盘相对的一端上的一个栅极焊盘(22)。
CNB981004717A 1997-02-28 1998-02-27 半导体器件 Expired - Fee Related CN1156014C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP09045525A JP3129223B2 (ja) 1997-02-28 1997-02-28 半導体装置
JP045525/1997 1997-02-28
JP045525/97 1997-02-28

Publications (2)

Publication Number Publication Date
CN1195894A CN1195894A (zh) 1998-10-14
CN1156014C true CN1156014C (zh) 2004-06-30

Family

ID=12721840

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981004717A Expired - Fee Related CN1156014C (zh) 1997-02-28 1998-02-27 半导体器件

Country Status (6)

Country Link
US (1) US5852318A (zh)
EP (1) EP0862223A3 (zh)
JP (1) JP3129223B2 (zh)
KR (1) KR100273745B1 (zh)
CN (1) CN1156014C (zh)
TW (1) TW357391B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3318928B2 (ja) * 1999-04-12 2002-08-26 日本電気株式会社 半導体装置
JP2001077206A (ja) * 1999-09-08 2001-03-23 Rohm Co Ltd パワーｍｏｓトランジスタ
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
KR100340925B1 (ko) 2000-11-04 2002-06-20 오길록 고주파용 전력소자 및 그의 제조 방법
SE522576C2 (sv) * 2001-03-09 2004-02-17 Ericsson Telefon Ab L M Effekt-LDMOS-transistor för radiofrekvens
JP3712111B2 (ja) * 2001-03-30 2005-11-02 ユーディナデバイス株式会社 電力増幅用半導体装置
EP1408552A1 (en) * 2002-10-09 2004-04-14 STMicroelectronics S.r.l. Integrated MOS semiconductor device with high performance and process of manufacturing the same
US20050127399A1 (en) * 2003-12-12 2005-06-16 Meadows Ronald C. Non-uniform gate pitch semiconductor devices
US7135747B2 (en) * 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
JP4867157B2 (ja) * 2004-11-18 2012-02-01 ソニー株式会社 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ
JP4482013B2 (ja) * 2007-03-29 2010-06-16 株式会社東芝 高周波電力増幅器とそれを用いた無線携帯端末
JP2009016686A (ja) * 2007-07-06 2009-01-22 Toshiba Corp 高周波用トランジスタ
JP5269017B2 (ja) * 2010-09-13 2013-08-21 株式会社東芝 電力増幅器
US9698144B2 (en) * 2015-08-19 2017-07-04 Raytheon Company Field effect transistor having loop distributed field effect transistor cells
US9685438B2 (en) 2015-08-19 2017-06-20 Raytheon Company Field effect transistor having two-dimensionally distributed field effect transistor cells

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969745A (en) * 1974-09-18 1976-07-13 Texas Instruments Incorporated Interconnection in multi element planar structures
GB2049273B (en) * 1979-05-02 1983-05-25 Philips Electronic Associated Method for short-circuting igfet source regions to a substrate
JPS61180063A (ja) * 1984-09-12 1986-08-12 Toshiba Mach Co Ltd 静圧ウオ−ムラツク
JPS63228667A (ja) * 1987-03-18 1988-09-22 Hitachi Ltd 半導体装置
JPH03289143A (ja) * 1990-04-05 1991-12-19 Matsushita Electron Corp マイクロ波集積回路素子
JPH0590579A (ja) * 1991-09-30 1993-04-09 Nec Kansai Ltd パワー電界効果トランジスタ
JP2638462B2 (ja) * 1993-12-29 1997-08-06 日本電気株式会社 半導体装置
JPH08213409A (ja) * 1995-02-06 1996-08-20 Nec Corp 半導体装置
JP3176253B2 (ja) * 1995-05-25 2001-06-11 シャープ株式会社 回路基板
KR0164496B1 (ko) * 1995-12-02 1998-12-15 김광호 정전기보호소자

Also Published As

Publication number Publication date
KR100273745B1 (ko) 2000-12-15
JPH10242463A (ja) 1998-09-11
EP0862223A3 (en) 1999-03-24
EP0862223A2 (en) 1998-09-02
US5852318A (en) 1998-12-22
TW357391B (en) 1999-05-01
KR19980071830A (ko) 1998-10-26
CN1195894A (zh) 1998-10-14
JP3129223B2 (ja) 2001-01-29

Similar Documents

Publication Publication Date Title
CN1156014C (zh) 半导体器件
KR970004842B1 (ko) 반도체 장치 및 그 제조 방법
US5192989A (en) Lateral dmos fet device with reduced on resistance
CN100338778C (zh) 场效应晶体管及其制造方法
CN1445861A (zh) 具位於主动胞元阵列外的屏蔽电极和较小闸极－汲极电容的电晶体排列
JP4034099B2 (ja) 高周波用モノリシック集積回路装置およびその製造方法
TW200419780A (en) Semiconductor device, dynamic semiconductor memory, and manufacturing method of semiconductor device
CN102629626A (zh) 半导体器件
CN1881613A (zh) 高压金属氧化物半导体元件
US20040140527A1 (en) Semiconductor device having poly-poly capacitor
KR920001635B1 (ko) 반도체기억장치 및 그 제조방법
JP2006073734A5 (zh)
CN1123933C (zh) 半导体器件
WO2007036793A2 (en) Power mosfets and methods of making same
CN1107980C (zh) 数据线与电源线平行的静态半导体存储器件
CN1259729C (zh) 半导体器件及其制造方法
CN1913172A (zh) 使用反向体偏压操作晶体管的方法和设备
JPH04256367A (ja) 半導体素子
JPH1012755A (ja) ＢｉＣＭＯＳ型ＳＲＡＭ素子及びその製造方法
TWI746007B (zh) 功率元件
JP2723868B2 (ja) 半導体装置
JP3216258B2 (ja) 絶縁ゲート半導体装置
JPH09260659A (ja) 半導体素子およびその製造方法
CN1828941A (zh) 半导体器件
KR100352759B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC COMPUND SEMICONDUCTOR DEVICES CO LTD

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20021228

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20021228

Address after: Kanagawa, Japan

Applicant after: NEC Compund semiconductor Devices Co., Ltd.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NEC COMPUND SEMICONDUCTOR DEVICES CO LTD

Effective date: 20060526

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20060526

Address after: Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Kanagawa, Japan

Patentee before: NEC Compund semiconductor Devices Co., Ltd.

C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Japan Kanagawa Prefecture

Patentee after: Renesas Electronics Corporation

Address before: Japan Kanagawa Prefecture

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040630

Termination date: 20140227