JPH08213409A - 半導体装置 - Google Patents

半導体装置

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JPH08213409A
JPH08213409A JP7041373A JP4137395A JPH08213409A JP H08213409 A JPH08213409 A JP H08213409A JP 7041373 A JP7041373 A JP 7041373A JP 4137395 A JP4137395 A JP 4137395A JP H08213409 A JPH08213409 A JP H08213409A
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semiconductor device
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thermal resistance
electrode
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JP7041373A
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Kazunori Asano
和則 麻埜
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Abstract

(57)【要約】 【目的】 ゲートフィンガー長をのばしてゲート幅を大
きくした時にもチャネル温度の上昇をおさえることがで
きる半導体装置を提供する。 【構成】 動作層（１）に素子分離領域が形成され、そ
してゲート電極（２）、ソース電極（３）、ドレイン電
極（４）が設けられた構造で、単位ＦＥＴが並列に複数
個並べられた櫛形ゲート構造素子において、動作層領域
（１）をゲート電極（２）フィンガーと垂直な方向に形
成された素子分離領域によって分割することにより、熱
の拡散経路を広げることが可能となり、熱抵抗が低減さ
れ、チャネル温度の上昇がおさえられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に高周波における高出力用ＧａＡｓ電界効果型トランジ
スタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】高出力ＦＥＴでは出力を増加させるため
にゲート幅の増加が必要である。そのためゲートフィン
ガーを並列に形成する櫛形ゲート構造（インターディジ
ット構造）が採用されている。特に、素子高出力化に伴
う発熱量の増大に対処するためにチップを薄くして、裏
面に厚く金属を付けるＰＨＳ（プレーティド、ヒート、
シンク）構造によるものが採用されているが、チップに
そりが問題となるものである。図３は従来技術による高
出力ＦＥＴの平面図を示すもので、半導体装置の動作層
（１）に、ゲート電極（２）、ソース電極（３）、ドレ
イン電極（４）が多数本並べられた構造をもつものが示
されている。
【０００３】このように、出力向上のためにはフィンガ
ー本数を増やすことが有効であるが、必要以上に増やす
とチップ横幅が長くなり、チップ横幅が長くなると、チ
ップの機械的強度が弱くなる。また、マウント時の熱の
影響でチップのそりが更に大きくなるという問題点があ
った。そのため単位フィンガー長を伸ばすことが高出力
化のために必要となる。従来技術においては、図３に示
すように動作層（１）はゲートフィンガーに対して一様
に形成されるものである。
【０００４】
【発明が解決しようとする課題】上述のように、出力向
上のためにはフィンガー本数を増やすことが有効である
が、パッケージ容量の増大や組立時のチップそりなどの
問題が生じるので、高出力化のために単位フィンガー長
を伸ばすことが考えられる。このチップのそりの発生
は、特に素子高出力化に伴う発熱量の増大に対処するた
めにチップを薄くして、裏面に厚く金属を付けるＰＨＳ
（プレーティド、ヒート、シンク）構造によるものであ
る。そして、チップのそりが生じる原因は、チップの厚
さが薄いために、裏面に金属を厚く付けるとそのストレ
スで常温でもそりを生じ、且つ、ダイボンディング時に
熱が加わるとそりが更に強くなり、そりが生じることと
なる。このストレスがチップの基板に残ってしまい、信
頼度上問題（例えば、使用状態でのオン・オフによるね
つ衝撃でチップにクラックが生じたり、極端な場合に割
れてしまうことがある）となるものである。また、単純
にフィンガー長を伸ばしていくと、供給されるＤＣ電力
に対して熱抵抗の減少分が小さくなるため、チャネル温
度の上昇を引き起こすという問題がある。
【０００５】図４は、ゲートフィンガー長と熱抵抗およ
びチャネル温度上昇の関係を示したもので、横軸はフィ
ンガー長（μｍ）、縦軸の左側は熱抵抗（℃／Ｗ）、縦
軸の右側はΔＴ（℃）である。これは、フィンガー数９
６本の櫛形ゲート構造ＦＥＴのフィンガー長を変えた場
合の熱抵抗と、その時のゲート幅に比例したＤＣ電力を
供給した場合のチャネル温度の上昇分（ΔＴ）を示す。
ここでＤＣ電力は、単位ゲート幅当たり１Ｗとする。
【０００６】図４より、フィンガー長（μｍ）と縦軸左
側の熱抵抗（℃／Ｗ）の関係をみると、フィンガー長を
伸ばしてゲート幅を大きくすることで熱抵抗は低減され
るが、フィンガー長さとともに飽和する傾向にある。一
方、フィンガー長（μｍ）と縦軸右側のΔＴ（℃）の関
係をみると、フィンガー長が長くなるとΔＴ（℃）が増
加する。すなわちゲート幅に比例するＤＣ電力を供給し
た場合、フィンガー長増加とともにΔＴが増加し、チャ
ネル温度が増大するという問題がある。
【０００７】
【課題を解決するための手段】本発明は、ゲート電極、
ドレイン電極およびソース電極が並列に多数本並べられ
た構造をもつ半導体装置において、動作層領域がゲート
電極に垂直な方向に形成された素子分離領域によって複
数個に分離されている構造を有することを特徴とする半
導体装置である。また、本発明は、素子分離領域の幅
が、半導体装置の基板の厚さのほぼ２倍であることを特
徴とする上記の半導体装置である。
【０００８】
【作用】本発明において、動作層領域が、ゲート電極に
垂直な方向に形成された素子分離領域によって、複数個
に分離されている構造を有することにより、ゲートフィ
ンガーを並列に形成する櫛形ゲート構造のもので熱抵抗
は低減され、チャネル温度が上昇することもなく、高出
力ＦＥＴで出力を増加させることができるものである。
すなわち、単位ＦＥＴが並列に複数個並べられた櫛形ゲ
ート構造素子において、動作層領域をゲートフィンガー
と垂直な方向に形成された素子分離領域によって分割す
ることにより、熱の拡散経路を広げることが可能とな
り、熱抵抗が低減され、チャネル温度の上昇がおさえら
れる。また、高出力ＦＥＴにおいて、ゲートフィンガー
長をのばしてゲート幅を大きくした時のチャネル温度の
上昇をおさえられるものである。
【０００９】
【実施例】本発明の実施例について図を用いて説明す
る。 ［実施例１］図１は、本発明の第一の実施例による半導
体装置の平面図であり、図２は、その製造工程示す。ま
ず、図２（ａ）において、半絶縁性ＧａＡｓ基板の上に
ＭＢＥ法により形成された不純物濃度が２×１０１７ｃ
ｍ−３、厚さ０．３μｍのｎ型ＧａＡｓ層にフォトレジ
ストでパターニングを行う。
【００１０】動作層以外の領域に、酸素あるいはボロン
をイオン注入法により選択的に注入して素子分離領域を
形成する。この時動作層領域（５）を分割するように素
子分離領域を形成する。ここで素子分離領域の幅は、チ
ップ状態でのＧａＡｓ厚（通常２０〜５０μｍ）の２倍
となるようにフォトレジストパターンを調整する。
【００１１】次に、図２（ｂ）において、３００〜４０
０ｎｍの厚さに堆積されたＳｉＯ２等の絶縁膜上にフォ
トレジスト膜を塗布してパターニングし、その上に、例
えばアルミニウム膜を５００ｎｍの厚さに蒸着してリフ
トオフ法によりゲート電極（２）を形成する。次に、図
２（ｃ）に示すように、ソース、ドレイン電極部分にフ
ォトレジスト膜でパターンを形成し、ＡｕＧｅ／Ｎｉを
蒸着してリフトオフ法によりオーミック電極（６）を形
成する。
【００１２】さらに、図２（ｄ）に示すように、ソース
電極（３）、ドレイン電極（４）にＡｕメッキにより配
線金属を形成して電界効果トランジスタが完成する。以
上の工程で、図１に示す、動作層（１）に素子分離領域
が形成され、そしてゲート電極（２）、ソース電極
（３）、ドレイン電極（４）が設けられた構造になって
いる。このような構造にすることで、動作層領域内に設
けた素子分離領域に、素子内で発生した熱が拡散してい
くため、熱抵抗を低減することが可能となる。
【００１３】図５は、素子断面の熱拡散を示す図で、Ｇ
ａＡｓ基板（９）、動作層領域（５）、素子分離領域
（７）において、熱流（８）が矢印で示されている。図
５に示すように、熱が４５°の方向に拡散していくと仮
定すると、素子分離領域は少なくともＧａＡｓ基板厚の
２倍以上あることが必要となる。すなわち、素子分離領
域（７）の幅は、チップ状態でのＧａＡｓ基板（９）の
厚（通常２０〜５０μｍ）のほぼ２倍となるようにする
ことが好ましい。なお、これは、幅を取りすぎるとフィ
ンガー長が長くなりすぎるという問題があり、重なりを
大きく取りすぎると熱抵抗が大きくなるもので、これら
の点から、ほぼ２倍とすることが好ましいものである。
【００１４】［実施例２］図６に、本発明の第２の実施
例を示す。図６は、動作層（１）に素子分離領域が形成
され、そしてゲート電極（２）、ソース電極（３）、ド
レイン電極（４）が設けられた構造で、動作層（５）領
域内に形成された素子分離領域を２本形成されているも
のである。同様に素子分離領域を複数設けることでさら
に熱抵抗が改善される。図７は、素子分離領域数と熱抵
抗の関係で、横軸に素子分離領域数、縦軸に熱抵抗（℃
／Ｗ）を示している。図７に示すように、同一ゲート幅
において、素子分離領域の数が増すとともに熱抵抗が低
減される。これによってチャネル温度の上昇を抑制する
ことが可能となる。なお、図７はゲート幅２８．８ｍ
ｍ、フィンガー本数９６本の場合を示す。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
動作層領域を複数個に分離するということにより熱抵抗
を低減することができるという効果を有し、チャネル温
度の抑制を図ることができ、素子信頼度の向上が可能と
なるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の平面図
【図２】本発明の一実施例の半導体装置の製造工程を示
す図
【図３】従来技術による半導体装置の平面図
【図４】ゲートフィンガー長と熱抵抗およびチャネル温
度上昇の関係
【図５】素子断面の熱拡散を示す図
【図６】本発明の第２の実施例の半導体装置の平面図
【図７】素子分離領域数と熱抵抗の関係
【符号の説明】
１ 動作層 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 動作層領域 ６ オーミック電極 ７ 素子分離領域 ８ 熱流 ９ ＧａＡｓ基板

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ゲート電極、ドレイン電極およびソース
    電極が並列に多数本並べられた構造をもつ半導体装置に
    おいて、動作層領域が、ゲート電極に垂直な方向に形成
    された素子分離領域によって複数個に分離されている構
    造を有することを特徴とする半導体装置。
  2. 【請求項２】 素子分離領域の幅が、半導体装置の基板
    の厚さのほぼ２倍であることを特徴とする請求項１に記
    載の半導体装置。
JP7041373A 1995-02-06 1995-02-06 半導体装置 Pending JPH08213409A (ja)

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