JPH04293268A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップとその裏
面電極との接触部における熱抵抗と接触抵抗を低減させ
た半導体装置と、その製造方法に関するものである。
面電極との接触部における熱抵抗と接触抵抗を低減させ
た半導体装置と、その製造方法に関するものである。
【０００２】
【従来の技術】半導体についての急速な技術進歩から、
大きい電力の制御をするパワーＭＯＳＦＥＴ，ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）等が、小型化と高性能化、
高信頼化を図る電子機器のスイッチング素子として、急
速に普及している。上記のパワーデバイスは、大きい電
流が扱えるように電流がチップの裏面電極へ流れる縦型
構造になっているものが多い。例えば、高耐圧ｎチャン
ネルパワーＭＯＳＦＥＴのチップは、図７に断面の一部
を拡大して示したような構造になっている。図７は、低
比抵抗でドレインになるｎ＋基板１表面上に形成した高
比抵抗のｎ−ドレイン層２の表面に、ＭＯＳＦＥＴのチ
ャンネルを形成するためのｐ型ウエル領域３が多数配列
して設けられ、半導体チップでの層２の周囲には高耐圧
保持のｐ型ガードリング４が設けられている。以上のウ
エル領域３のそれぞれの中に低抵抗のｎ＋ソース領域５
が形成されている。上記のウエル領域３のチャンネル形
成部上にＳｉＯ２ゲート絶縁膜６が設けられ、膜６上に
設けたポリシリコンゲート膜７は、各ウエル３上のゲー
ト膜７がドレイン領域２上で相互に接続した構成になっ
ている。
大きい電力の制御をするパワーＭＯＳＦＥＴ，ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）等が、小型化と高性能化、
高信頼化を図る電子機器のスイッチング素子として、急
速に普及している。上記のパワーデバイスは、大きい電
流が扱えるように電流がチップの裏面電極へ流れる縦型
構造になっているものが多い。例えば、高耐圧ｎチャン
ネルパワーＭＯＳＦＥＴのチップは、図７に断面の一部
を拡大して示したような構造になっている。図７は、低
比抵抗でドレインになるｎ＋基板１表面上に形成した高
比抵抗のｎ−ドレイン層２の表面に、ＭＯＳＦＥＴのチ
ャンネルを形成するためのｐ型ウエル領域３が多数配列
して設けられ、半導体チップでの層２の周囲には高耐圧
保持のｐ型ガードリング４が設けられている。以上のウ
エル領域３のそれぞれの中に低抵抗のｎ＋ソース領域５
が形成されている。上記のウエル領域３のチャンネル形
成部上にＳｉＯ２ゲート絶縁膜６が設けられ、膜６上に
設けたポリシリコンゲート膜７は、各ウエル３上のゲー
ト膜７がドレイン領域２上で相互に接続した構成になっ
ている。
【０００３】続いて、ウエル領域３の中央部とｎ＋拡散
領域５、ガードリング４にコンタクト孔を設けたＳｉＯ
２膜８を被覆した後、該コンタクト孔で接続したＡｌ等
の所定パターンのソース電極９が形成されている。
領域５、ガードリング４にコンタクト孔を設けたＳｉＯ
２膜８を被覆した後、該コンタクト孔で接続したＡｌ等
の所定パターンのソース電極９が形成されている。
【０００４】チップの裏面にはＡｌＡｕ等からなるドレ
イン電極１０が形成されている。
イン電極１０が形成されている。
【０００５】以上の構成のパワーＭＯＳＦＥＴはゲート
膜７に所定の電圧を印加すると、ＳｉＯ２膜６に近接し
たｐウエル領域３にｎチャンネルが形成され、このとき
ソース電極９とドレイン電極１０の間に電圧を印加する
と、該両電極を電流が流れることになる。
膜７に所定の電圧を印加すると、ＳｉＯ２膜６に近接し
たｐウエル領域３にｎチャンネルが形成され、このとき
ソース電極９とドレイン電極１０の間に電圧を印加する
と、該両電極を電流が流れることになる。
【０００６】上記で説明したような縦型パワーＭＯＳＦ
ＥＴは、チップの表面に多数配列されその周囲がチャン
ネルになるウエル領域３を並列接続した構成になるので
、大きい電流の取扱いが可能なことからパワー用デバイ
スに適しており、他のＩＧＢＴ等のデバイスにも同様な
縦型構造が用いられている。
ＥＴは、チップの表面に多数配列されその周囲がチャン
ネルになるウエル領域３を並列接続した構成になるので
、大きい電流の取扱いが可能なことからパワー用デバイ
スに適しており、他のＩＧＢＴ等のデバイスにも同様な
縦型構造が用いられている。
【０００７】
【発明が解決しようとする課題】以上で説明した図７の
縦型パワーＭＯＳＦＥＴでは、大きい電流がソース電極
９からソース領域５、チャンネル、ｎ−ドレイン層２、
ｎ＋ドレイン基板１及びドレイン電極１０を通って流れ
たとき、発熱による温度上昇で、電流が流れる通路にお
けるいわゆるオン抵抗を増加させて電力損失を更に増大
させるという問題があった。この問題は製造コストの点
からチップ面積縮小の要求が強いこともその解決を難し
くしていた。
縦型パワーＭＯＳＦＥＴでは、大きい電流がソース電極
９からソース領域５、チャンネル、ｎ−ドレイン層２、
ｎ＋ドレイン基板１及びドレイン電極１０を通って流れ
たとき、発熱による温度上昇で、電流が流れる通路にお
けるいわゆるオン抵抗を増加させて電力損失を更に増大
させるという問題があった。この問題は製造コストの点
からチップ面積縮小の要求が強いこともその解決を難し
くしていた。
【０００８】本発明は以上で説明した大電流用の縦型パ
ワーＭＯＳＦＥＴ等における発熱による温度上昇の大き
い原因になったドレイン電極１０とｎ＋ドレイン基板１
間の電気的及び熱的接触抵抗による電力損失の問題を解
消した特性と信頼性のよいパワー半導体装置を提供する
ことを目的としている。
ワーＭＯＳＦＥＴ等における発熱による温度上昇の大き
い原因になったドレイン電極１０とｎ＋ドレイン基板１
間の電気的及び熱的接触抵抗による電力損失の問題を解
消した特性と信頼性のよいパワー半導体装置を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明では、前記従来例
において説明した縦型パワーＭＯＳＦＥＴなどのパワー
半導体装置の基板１の裏面を凹凸形状にした後、裏面電
極を形成するものである。以上のような基板裏面への凹
凸形状の形成は単結晶半導体基板におけるアルカリ性の
エッチング液などの結晶面によるエッチング速度の差を
利用したエッチングで比較的容易に形成することができ
る。
において説明した縦型パワーＭＯＳＦＥＴなどのパワー
半導体装置の基板１の裏面を凹凸形状にした後、裏面電
極を形成するものである。以上のような基板裏面への凹
凸形状の形成は単結晶半導体基板におけるアルカリ性の
エッチング液などの結晶面によるエッチング速度の差を
利用したエッチングで比較的容易に形成することができ
る。
【００１０】
【作用】本発明による半導体装置は、その半導体チップ
の裏面、又は、その側面とを凹凸形状にしている。この
凹凸形状にしたチップの裏面、又は、その側面では、裏
面電極との接触面積が大幅に増大して、その接触面の熱
伝導がよくなる。従って、該チップ発熱は、裏面電極を
通って、リードフレーム等の放熱器への伝導がよくなり
、チップの温度上昇が低くなることから、該チップ内の
半導体素子の抵抗増加等が少なくなり、電力損失を低減
できる。
の裏面、又は、その側面とを凹凸形状にしている。この
凹凸形状にしたチップの裏面、又は、その側面では、裏
面電極との接触面積が大幅に増大して、その接触面の熱
伝導がよくなる。従って、該チップ発熱は、裏面電極を
通って、リードフレーム等の放熱器への伝導がよくなり
、チップの温度上昇が低くなることから、該チップ内の
半導体素子の抵抗増加等が少なくなり、電力損失を低減
できる。
【００１１】更に、上記のチップ裏面と裏面電極との接
触面積の増大は、その実効接触抵抗を減少させるので、
この効果による電力損失の低減もある。以上の他、半導
体チップの側面も凹凸形状にして、裏面電極を接続する
ことで、上記の本発明の効果を、更に大きくすることが
できる。
触面積の増大は、その実効接触抵抗を減少させるので、
この効果による電力損失の低減もある。以上の他、半導
体チップの側面も凹凸形状にして、裏面電極を接続する
ことで、上記の本発明の効果を、更に大きくすることが
できる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。なお、以下の実施例は、図７の従来例で示したｎ
チャンネル高耐圧パワーＭＯＳＦＥＴに本発明を適用し
たもので、同一部分には、同一符号を用いて示している
。
する。なお、以下の実施例は、図７の従来例で示したｎ
チャンネル高耐圧パワーＭＯＳＦＥＴに本発明を適用し
たもので、同一部分には、同一符号を用いて示している
。
【００１３】（実施例１）本実施例の図２（Ａ）に示し
たのは、従来例を図７示したｎチャンネルパワーＭＯＳ
ＦＥＴの裏面電極１０形成前の部分拡大断面図である。 この図２（Ａ）における半導体基板１は、各半導体チッ
プの境界１１で分離されていない。以上の半導体基板の
表面に、所定の厚さのワックス１２を塗布し、所定の温
度にしてガラス、セラミック等の保護基板１３に貼り付
ける。
たのは、従来例を図７示したｎチャンネルパワーＭＯＳ
ＦＥＴの裏面電極１０形成前の部分拡大断面図である。 この図２（Ａ）における半導体基板１は、各半導体チッ
プの境界１１で分離されていない。以上の半導体基板の
表面に、所定の厚さのワックス１２を塗布し、所定の温
度にしてガラス、セラミック等の保護基板１３に貼り付
ける。
【００１４】続いて、一定条件にしたＫＯＨ、又は、Ｎ
ａＯＨなどのアルカリ溶液を用いて、図２（Ｂ）に示し
たように、その基板１の裏面をエッチングして凹凸形状
にした。実施例では、シリコン（１００）基板１を用い
ており、又、アルカリ溶液を希薄にしたので、その裏面
は図３に概念的斜視図を示したように、多数の小さいピ
ラミット状角錐が結晶面を揃えて配列したテクスチャー
構造といわれる形状にエッチングされる。なお、以上の
エッチングは、７％のＫＯＨアルカリ溶液を、８０℃に
して行った。
ａＯＨなどのアルカリ溶液を用いて、図２（Ｂ）に示し
たように、その基板１の裏面をエッチングして凹凸形状
にした。実施例では、シリコン（１００）基板１を用い
ており、又、アルカリ溶液を希薄にしたので、その裏面
は図３に概念的斜視図を示したように、多数の小さいピ
ラミット状角錐が結晶面を揃えて配列したテクスチャー
構造といわれる形状にエッチングされる。なお、以上の
エッチングは、７％のＫＯＨアルカリ溶液を、８０℃に
して行った。
【００１５】続いて、一定温度に加熱してワックス１２
の融解で基板１を保護基板１３から取りはずし、電子ビ
ーム蒸着、スパッタ等によって基板１の裏面にＡｌＡｕ
、又は、ＣｒＮｉＡｕ等からなる電極膜１４を堆積した
上、所定の温度に加熱してシンターを行った。なお、こ
の裏面電極１４は、図２（Ｂ）に示した基板１を保護基
板１３に貼り付けた状態で堆積してもよい。最後に、半
導体基板を境界線１１にそって、ダイシング等により切
断したのが、図１に本実施例の半導体チップである。 図１に示したように、本実施例の基板１の裏面はテクス
チャー構造になって、裏面電極１４との接触面積が増大
している。
の融解で基板１を保護基板１３から取りはずし、電子ビ
ーム蒸着、スパッタ等によって基板１の裏面にＡｌＡｕ
、又は、ＣｒＮｉＡｕ等からなる電極膜１４を堆積した
上、所定の温度に加熱してシンターを行った。なお、こ
の裏面電極１４は、図２（Ｂ）に示した基板１を保護基
板１３に貼り付けた状態で堆積してもよい。最後に、半
導体基板を境界線１１にそって、ダイシング等により切
断したのが、図１に本実施例の半導体チップである。 図１に示したように、本実施例の基板１の裏面はテクス
チャー構造になって、裏面電極１４との接触面積が増大
している。
【００１６】基板１の裏面の面積増大には、次のような
方法を用いることもできる。先ず、図２（Ａ）の工程の
基板１の裏面に、電子ビーム蒸着、スパッター等でＣｒ
Ａｕ，ＴｉＡｕ等の金属膜、又は、ＣＶＤなどでＳｉＮ
等の絶縁膜で、全面堆積した後、ホトエッチ、選択エッ
チによるか、又は、マスク法を用いた堆積により、堆積
した金属膜絶縁膜をストライプ状、又は、格子状にした
エッチングマスク膜１５を設けた後、前記のようなエッ
チングを行なうものである。このときエッチング液は高
濃度のＫＯＨ，ＮａＯＨ（１例として３０〜４０％）に
よる所定温度での短時間エッチングで図４（Ａ）に斜視
図で示した三角屋根形、又は、同じように図４（Ｂ）に
示した逆角錐形にして基板１裏面の面積増大を図ること
が可能である。
方法を用いることもできる。先ず、図２（Ａ）の工程の
基板１の裏面に、電子ビーム蒸着、スパッター等でＣｒ
Ａｕ，ＴｉＡｕ等の金属膜、又は、ＣＶＤなどでＳｉＮ
等の絶縁膜で、全面堆積した後、ホトエッチ、選択エッ
チによるか、又は、マスク法を用いた堆積により、堆積
した金属膜絶縁膜をストライプ状、又は、格子状にした
エッチングマスク膜１５を設けた後、前記のようなエッ
チングを行なうものである。このときエッチング液は高
濃度のＫＯＨ，ＮａＯＨ（１例として３０〜４０％）に
よる所定温度での短時間エッチングで図４（Ａ）に斜視
図で示した三角屋根形、又は、同じように図４（Ｂ）に
示した逆角錐形にして基板１裏面の面積増大を図ること
が可能である。
【００１７】（実施例２）以上で説明した実施例１では
、半導体基板１の裏面のみ凹凸形状にして、裏面電極１
４との接触面積の増大を図ったが、本実施例２では基板
１の側面にも凹凸を形成することで、更に裏面電極１６
との接触面積の増大を図るものである。
、半導体基板１の裏面のみ凹凸形状にして、裏面電極１
４との接触面積の増大を図ったが、本実施例２では基板
１の側面にも凹凸を形成することで、更に裏面電極１６
との接触面積の増大を図るものである。
【００１８】本実施例に於いても、実施例１で説明した
図２（Ａ）の半導体基板１を、ワックス１２により保護
基板１３に貼り付けた状態にする。続いて、基板１にお
ける境界線１１にそってダイシングソー等により、図５
（Ａ）に示したように切断して、各半導体チップが切断
されて隙間をおいて保護基板１３に配置された状態にす
る。続いて、実施例１で説明したアルカリ液によるエッ
チングで、図５（Ｂ）に示したようにチップの裏面及び
側面がテクスチャー構造をした形状になる。
図２（Ａ）の半導体基板１を、ワックス１２により保護
基板１３に貼り付けた状態にする。続いて、基板１にお
ける境界線１１にそってダイシングソー等により、図５
（Ａ）に示したように切断して、各半導体チップが切断
されて隙間をおいて保護基板１３に配置された状態にす
る。続いて、実施例１で説明したアルカリ液によるエッ
チングで、図５（Ｂ）に示したようにチップの裏面及び
側面がテクスチャー構造をした形状になる。
【００１９】次に、図５（Ｂ）の形状の半導体チップの
裏面と側面に、電子ビーム蒸着、スパッタ等ににより、
ＡｌＡｕ，ＣｒＮｉＡｕ等の電極１６を堆積し、更に、
保護基板１３及びワックス１２を除去した上、電極１６
のシンター工程等をへて図６に部分拡大断面を示した実
施例２の構造の半導体チップが作製される。この実施例
２ではチップの側面全体に電極１６を形成したが、チッ
プに作製するデバイスがＩＧＢＴ等で側面全体に電極１
６を接続すると支障があるときは、一部に絶縁マスクを
するか、電極１６の一部を除去すればよい。
裏面と側面に、電子ビーム蒸着、スパッタ等ににより、
ＡｌＡｕ，ＣｒＮｉＡｕ等の電極１６を堆積し、更に、
保護基板１３及びワックス１２を除去した上、電極１６
のシンター工程等をへて図６に部分拡大断面を示した実
施例２の構造の半導体チップが作製される。この実施例
２ではチップの側面全体に電極１６を形成したが、チッ
プに作製するデバイスがＩＧＢＴ等で側面全体に電極１
６を接続すると支障があるときは、一部に絶縁マスクを
するか、電極１６の一部を除去すればよい。
【００２０】以上は、本発明を実施例によって説明した
が、本発明は実施例によって限定されるものではない。 例えば、実施例の半導体基板の裏面や側面を凹凸状にし
た化学的エッチングは、レーザビームのスポット照射に
よる微少部分の溶解、又は、機械的な加工などによる凹
凸形状の形成を行ってもよい。
が、本発明は実施例によって限定されるものではない。 例えば、実施例の半導体基板の裏面や側面を凹凸状にし
た化学的エッチングは、レーザビームのスポット照射に
よる微少部分の溶解、又は、機械的な加工などによる凹
凸形状の形成を行ってもよい。
【００２１】更に、実施例の説明では、ｎチャンネル高
耐圧パワーＭＯＳＦＥＴで説明したが、その他のＩＧＢ
Ｔ、バイポーラ・パワー・トランジスタ等裏面電極など
の高熱伝導性、又は、低接触抵抗等を必要とする半導体
装置に、本発明を適用することで効果を得ることができ
る。
耐圧パワーＭＯＳＦＥＴで説明したが、その他のＩＧＢ
Ｔ、バイポーラ・パワー・トランジスタ等裏面電極など
の高熱伝導性、又は、低接触抵抗等を必要とする半導体
装置に、本発明を適用することで効果を得ることができ
る。
【００２２】
【発明の効果】本発明の半導体チップの裏面、及び、必
要に応じてその側面を凹凸形状にすることで裏面電極へ
の熱伝導性を向上させ、かつ、その接触抵抗を低下させ
た半導体装置を作製することができる。従って、パワー
半導体装置のチップでの発熱を良好に放熱部へ伝導して
、放熱されるので温度上昇によるオン抵抗の増加と、そ
れにともなう電力損失を減少できるので、チップ面積の
縮小と製造コストの低減が可能になる。又、良好な放熱
性による温度上昇の低減は、半導体装置の性能と信頼性
の保持を可能にした。
要に応じてその側面を凹凸形状にすることで裏面電極へ
の熱伝導性を向上させ、かつ、その接触抵抗を低下させ
た半導体装置を作製することができる。従って、パワー
半導体装置のチップでの発熱を良好に放熱部へ伝導して
、放熱されるので温度上昇によるオン抵抗の増加と、そ
れにともなう電力損失を減少できるので、チップ面積の
縮小と製造コストの低減が可能になる。又、良好な放熱
性による温度上昇の低減は、半導体装置の性能と信頼性
の保持を可能にした。
【図１】実施例１の半導体チップの構成を示す部分拡大
断面図である。
断面図である。
【図２】実施例１の半導体チップの製造工程を説明する
ための部分拡大断面図である。
ための部分拡大断面図である。
【図３】半導体チップの角錐形の凹凸形状の一例を示す
部分拡大斜視図である。
部分拡大斜視図である。
【図４】半導体チップの凹凸形状の例を示す部分拡大斜
視図である。
視図である。
【図５】実施例２の半導体チップの製造工程を説明する
ための部分拡大断面図である。
ための部分拡大断面図である。
【図６】実施例２の半導体チップの構成を示す部分拡大
断面図である。
断面図である。
【図７】従来例の半導体チップの構成を示す部分拡大断
面図である。
面図である。
１ ｎ＋ドレイン基板
２ ｎ−ドレイン層
３ ｐ型ウエル領域
４ ｐ型ガードリング
５ ｎ＋拡散領域（ソース）
６ ＳｉＯ２膜（ゲート）
７ ポリシリコン膜（ゲート）
８ ＳｉＯ２膜（層間）
９ ソース電極
１０ ドレイン電極
１１ チップ境界
１２ ワックス
１３ 保護基板
１４ ドレイン電極
１５ エッチングマスク
１６ ドレイン電極
Claims (3)
- 【請求項１】 半導体素子が表面に作製された半導体
チップの凹凸形状にした裏面に、裏面金属電極が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体チップの裏面の凹凸
形状が該半導体チップの側面にも形成されていることを
特徴とする請求項１の半導体装置。 - 【請求項３】 表面に半導体素子を作製した半導体単
結晶基板の表面のみ保護基板で保護して、該基板の裏面
をエッチングにより凹凸形状にした後、該凹凸形にした
基板裏面上に裏面金属電極を作製することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057484A JPH04293268A (ja) | 1991-03-22 | 1991-03-22 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057484A JPH04293268A (ja) | 1991-03-22 | 1991-03-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293268A true JPH04293268A (ja) | 1992-10-16 |
Family
ID=13056988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057484A Pending JPH04293268A (ja) | 1991-03-22 | 1991-03-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293268A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0971418A3 (en) * | 1998-06-30 | 2001-11-07 | Harris Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| JP2004327708A (ja) * | 2003-04-24 | 2004-11-18 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2006302940A (ja) * | 2005-04-15 | 2006-11-02 | Seiko Instruments Inc | 半導体装置 |
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2015056533A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2015072973A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社豊田中央研究所 | 半導体装置及びその製造方法 |
-
1991
- 1991-03-22 JP JP3057484A patent/JPH04293268A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0971418A3 (en) * | 1998-06-30 | 2001-11-07 | Harris Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| JP2004327708A (ja) * | 2003-04-24 | 2004-11-18 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8759870B2 (en) | 2004-08-19 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2006302940A (ja) * | 2005-04-15 | 2006-11-02 | Seiko Instruments Inc | 半導体装置 |
| JP2015056533A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9679976B2 (en) | 2013-09-12 | 2017-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2015072973A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社豊田中央研究所 | 半導体装置及びその製造方法 |
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