JPH06177242A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06177242A JPH06177242A JP32812392A JP32812392A JPH06177242A JP H06177242 A JPH06177242 A JP H06177242A JP 32812392 A JP32812392 A JP 32812392A JP 32812392 A JP32812392 A JP 32812392A JP H06177242 A JPH06177242 A JP H06177242A
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- insulating film
- oxide insulating
- semiconductor
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Abstract
(57)【要約】
【目的】 半導体基体の外周側面における支持基板と半
導体層との間の酸化絶縁膜の端面から素子形成領域の主
面に到達する陽イオンの侵入を防止し、半導体集積回路
装置の電気的信頼性を向上する。 【構成】 支持基板２上に第１酸化絶縁膜３を介在して
半導体層４が積層された積層構造の半導体基体１で構成
され、前記半導体基体１の半導体層４にこの半導体層４
の主面から深さ方向に向って前記第１酸化絶縁膜３に到
達する溝８で周囲を規定された素子形成領域４Ｃが形成
され、前記素子形成領域４Ｃが、前記第１酸化絶縁膜
３、前記溝８内に埋め込まれた第２酸化絶縁膜９及び前
記半導体層４の主面上に形成された第３酸化絶縁膜７で
他の領域と電気的に分離される半導体集積回路装置であ
って、前記半導体基体１の外周側面における第１酸化絶
縁膜３の端面上に陽イオンに対する非透過膜１７Ａ，２
０Ａを設ける。
導体層との間の酸化絶縁膜の端面から素子形成領域の主
面に到達する陽イオンの侵入を防止し、半導体集積回路
装置の電気的信頼性を向上する。 【構成】 支持基板２上に第１酸化絶縁膜３を介在して
半導体層４が積層された積層構造の半導体基体１で構成
され、前記半導体基体１の半導体層４にこの半導体層４
の主面から深さ方向に向って前記第１酸化絶縁膜３に到
達する溝８で周囲を規定された素子形成領域４Ｃが形成
され、前記素子形成領域４Ｃが、前記第１酸化絶縁膜
３、前記溝８内に埋め込まれた第２酸化絶縁膜９及び前
記半導体層４の主面上に形成された第３酸化絶縁膜７で
他の領域と電気的に分離される半導体集積回路装置であ
って、前記半導体基体１の外周側面における第１酸化絶
縁膜３の端面上に陽イオンに対する非透過膜１７Ａ，２
０Ａを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＯＩ（Ｓemicnductor Ｏn Ｉnsulator）
構造を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
関し、特に、ＳＯＩ（Ｓemicnductor Ｏn Ｉnsulator）
構造を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】近年、ＳＯＩ構造を採用する半導体集積
回路装置の開発が行われている。この種の半導体集積回
路装置は、高信頼性や高集積化及び高速化等の高性能化
が得られる特徴がある。
回路装置の開発が行われている。この種の半導体集積回
路装置は、高信頼性や高集積化及び高速化等の高性能化
が得られる特徴がある。
【０００３】本発明者が開発中のＳＯＩ構造を採用する
半導体集積回路装置は例えば平面が方形状に形成された
半導体基体で構成される。この半導体基体は、例えば支
持基板上に酸化絶縁膜(第１酸化絶縁膜)を介在して半導
体層を積層した積層構造で構成される。支持基板は例え
ば単結晶珪素基板で形成され、酸化絶縁膜は例えば酸化
珪素膜で形成される。半導体層は例えば単結晶珪素基板
及びこの単結晶珪素基板上にエピタキシャル成長法で成
長させたエピタキシャル層で形成される。
半導体集積回路装置は例えば平面が方形状に形成された
半導体基体で構成される。この半導体基体は、例えば支
持基板上に酸化絶縁膜(第１酸化絶縁膜)を介在して半導
体層を積層した積層構造で構成される。支持基板は例え
ば単結晶珪素基板で形成され、酸化絶縁膜は例えば酸化
珪素膜で形成される。半導体層は例えば単結晶珪素基板
及びこの単結晶珪素基板上にエピタキシャル成長法で成
長させたエピタキシャル層で形成される。
【０００４】前記半導体基体の半導体層には素子形成領
域が形成される。この素子形成領域の主面には、例えば
バイポーラトランジスタ、ＭＯＳＦＥＴ(Ｍetal Ｏxide
Ｓemicnductor Ｆield Ｅffect Ｔransistor)等の半導
体素子が形成される。素子形成領域は、半導体層の主面
から深さ方向に向って前記支持基板と半導体層との間の
酸化絶縁膜に到達する溝で周囲を規定された島領域で形
成される。溝内には例えば酸化珪素膜で形成された酸化
絶縁膜(第２酸化絶縁膜)が埋め込まれる。この酸化絶縁
膜は支持基板と半導体層との間の酸化絶縁膜に接触して
いる。
域が形成される。この素子形成領域の主面には、例えば
バイポーラトランジスタ、ＭＯＳＦＥＴ(Ｍetal Ｏxide
Ｓemicnductor Ｆield Ｅffect Ｔransistor)等の半導
体素子が形成される。素子形成領域は、半導体層の主面
から深さ方向に向って前記支持基板と半導体層との間の
酸化絶縁膜に到達する溝で周囲を規定された島領域で形
成される。溝内には例えば酸化珪素膜で形成された酸化
絶縁膜(第２酸化絶縁膜)が埋め込まれる。この酸化絶縁
膜は支持基板と半導体層との間の酸化絶縁膜に接触して
いる。
【０００５】前記半導体層の素子形成領域の主面上に
は、フィールド酸化絶縁膜（第３酸化絶縁膜）が形成さ
れる。このフィールド酸化絶縁膜は例えば選択熱酸化法
で形成された酸化珪素膜で形成される。フィールド酸化
絶縁膜は前記溝内の酸化絶縁膜に接触している。つま
り、素子形成領域は、酸化絶縁膜で周囲を囲まれ、他の
領域と電気的に分離される。
は、フィールド酸化絶縁膜（第３酸化絶縁膜）が形成さ
れる。このフィールド酸化絶縁膜は例えば選択熱酸化法
で形成された酸化珪素膜で形成される。フィールド酸化
絶縁膜は前記溝内の酸化絶縁膜に接触している。つま
り、素子形成領域は、酸化絶縁膜で周囲を囲まれ、他の
領域と電気的に分離される。
【０００６】
【発明が解決しようとする課題】本発明者は、前述のＳ
ＯＩ構造を採用する半導体集積路装置について、以下の
問題点を見出した。
ＯＩ構造を採用する半導体集積路装置について、以下の
問題点を見出した。
【０００７】前記ＳＯＩ構造の半導体集積回路装置は、
半導体基体の外周側面において、支持基板と半導体層と
の間の酸化絶縁膜の端面が露出しているため、この酸化
絶縁膜の端面から膜中にナトリウムイオン等の陽イオン
が侵入する。そして、前記酸化絶縁膜中に侵入した陽イ
オンは、この酸化絶縁膜、溝内に埋め込まれた酸化絶縁
膜及びフィールド酸化絶縁膜を透過して素子形成領域の
主面に到達する。このため、素子形成領域に形成された
半導体素子の特性(しきい値電圧)の変動や半導体素子の
電気的絶縁性の劣化（リーク電流の発生）を生じ、半導
体集積回路装置の電気的信頼性が低下するという問題が
あった。この現象は、特に、半導体集積回路装置を非封
止状態(裸実装)で使用した場合や非気密封止型の樹脂封
止型パッケージで封止した場合に生じ易い。
半導体基体の外周側面において、支持基板と半導体層と
の間の酸化絶縁膜の端面が露出しているため、この酸化
絶縁膜の端面から膜中にナトリウムイオン等の陽イオン
が侵入する。そして、前記酸化絶縁膜中に侵入した陽イ
オンは、この酸化絶縁膜、溝内に埋め込まれた酸化絶縁
膜及びフィールド酸化絶縁膜を透過して素子形成領域の
主面に到達する。このため、素子形成領域に形成された
半導体素子の特性(しきい値電圧)の変動や半導体素子の
電気的絶縁性の劣化（リーク電流の発生）を生じ、半導
体集積回路装置の電気的信頼性が低下するという問題が
あった。この現象は、特に、半導体集積回路装置を非封
止状態(裸実装)で使用した場合や非気密封止型の樹脂封
止型パッケージで封止した場合に生じ易い。
【０００８】本発明の目的は、半導体基体の外周側面に
おける支持基板と半導体層との間の酸化絶縁膜の端面か
ら素子形成領域の主面に到達する陽イオンの侵入を防止
し、半導体集積回路装置の電気的信頼性を向上すること
が可能な技術を提供することにある。
おける支持基板と半導体層との間の酸化絶縁膜の端面か
ら素子形成領域の主面に到達する陽イオンの侵入を防止
し、半導体集積回路装置の電気的信頼性を向上すること
が可能な技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】（１）支持基板上に第１酸化絶縁膜を介在
して半導体層が積層された積層構造の半導体基体で構成
され、前記半導体基体の半導体層にこの半導体層の主面
から深さ方向に向って前記第１酸化絶縁膜に到達する溝
で周囲を規定された素子形成領域が形成され、前記素子
形成領域が、前記第１酸化絶縁膜、前記溝内に埋め込ま
れた第２酸化絶縁膜及び前記半導体層の主面上に形成さ
れた第３酸化絶縁膜で他の領域と電気的に分離される半
導体集積回路装置であって、前記半導体基体の外周側面
から露出する第１酸化絶縁膜の端面上に陽イオンに対す
る非透過膜を設ける。
して半導体層が積層された積層構造の半導体基体で構成
され、前記半導体基体の半導体層にこの半導体層の主面
から深さ方向に向って前記第１酸化絶縁膜に到達する溝
で周囲を規定された素子形成領域が形成され、前記素子
形成領域が、前記第１酸化絶縁膜、前記溝内に埋め込ま
れた第２酸化絶縁膜及び前記半導体層の主面上に形成さ
れた第３酸化絶縁膜で他の領域と電気的に分離される半
導体集積回路装置であって、前記半導体基体の外周側面
から露出する第１酸化絶縁膜の端面上に陽イオンに対す
る非透過膜を設ける。
【００１２】（２）前記非透過膜は、前記第３酸化絶縁
膜の上層に形成される最終保護膜又は下地電極膜と同一
層で形成する。
膜の上層に形成される最終保護膜又は下地電極膜と同一
層で形成する。
【００１３】
【作用】上述した手段（１）によれば、半導体基体の外
周側面における支持基板と半導体層との間の第１酸化絶
縁膜の端面から膜中に陽イオンが侵入しないので、この
第１酸化絶縁膜から第２酸化絶縁膜及び第３酸化絶縁膜
を透過して素子形成領域の主面に到達する陽イオンの侵
入を防止できる。この結果、素子形成領域の主面に形成
される半導体素子の特性(例えばしきい値電圧)の変動や
半導体素子間の電圧的絶縁性の劣化(例えばリーク電流
の発生)等を防止し、半導体集積回路装置の電気的信頼
性を向上できる。
周側面における支持基板と半導体層との間の第１酸化絶
縁膜の端面から膜中に陽イオンが侵入しないので、この
第１酸化絶縁膜から第２酸化絶縁膜及び第３酸化絶縁膜
を透過して素子形成領域の主面に到達する陽イオンの侵
入を防止できる。この結果、素子形成領域の主面に形成
される半導体素子の特性(例えばしきい値電圧)の変動や
半導体素子間の電圧的絶縁性の劣化(例えばリーク電流
の発生)等を防止し、半導体集積回路装置の電気的信頼
性を向上できる。
【００１４】上述した手段（２）によれば、非透過膜を
形成する工程は、最終保護膜又は下地電極膜を形成する
工程で形成されるので、前者の工程に相当する分、半導
体集積回路装置の製造工程数を低減できる。
形成する工程は、最終保護膜又は下地電極膜を形成する
工程で形成されるので、前者の工程に相当する分、半導
体集積回路装置の製造工程数を低減できる。
【００１５】以下、本発明の構成について、半導体集積
回路装置に本発明を適用した実施例とともに説明する。
回路装置に本発明を適用した実施例とともに説明する。
【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１７】
【実施例】（実 施 例 １）本発明の実施例１であるワ
イヤボンディング方式を採用する半導体集積回路装置の
概略構成を図１(平面図)及び図２(図１に示すＡ−Ａ切
断線で切った断面図)で示す。
イヤボンディング方式を採用する半導体集積回路装置の
概略構成を図１(平面図)及び図２(図１に示すＡ−Ａ切
断線で切った断面図)で示す。
【００１８】図１に示すように、ワイヤボンディング方
式を採用する半導体集積回路装置は平面が方形状に形成
された半導体基体１で構成される。この半導体基体１の
主面上には方形状の外周囲に沿って複数個の外部端子
(ボンディングパッド)ＢＰが配列される。
式を採用する半導体集積回路装置は平面が方形状に形成
された半導体基体１で構成される。この半導体基体１の
主面上には方形状の外周囲に沿って複数個の外部端子
(ボンディングパッド)ＢＰが配列される。
【００１９】前記半導体基体１は、図２に示すように、
例えば、支持基板２上に酸化絶縁膜(第１酸化絶縁膜)３
を介在してn-型半導体層４を積層した積層構造で構成さ
れる。支持基板２は例えば単結晶珪素からなるp-型半導
体基板で形成される。酸化絶縁膜３は例えば酸化珪素膜
で形成される。この酸化珪素膜はp-型半導体基板に熱酸
化処理を施すことにより形成される。n-型半導体層４は
例えば単結晶珪素からなるn-型半導体基板４Ａ及びこの
n-型半導体基板４Ａ上にエピタキシャル成長法で成長さ
せたn-型エピタキシャル層４Ｂで形成される。つまり、
半導体集積回路装置は、平面が方形状に形成されたＳＯ
Ｉ構造の半導体基体１で構成される。
例えば、支持基板２上に酸化絶縁膜(第１酸化絶縁膜)３
を介在してn-型半導体層４を積層した積層構造で構成さ
れる。支持基板２は例えば単結晶珪素からなるp-型半導
体基板で形成される。酸化絶縁膜３は例えば酸化珪素膜
で形成される。この酸化珪素膜はp-型半導体基板に熱酸
化処理を施すことにより形成される。n-型半導体層４は
例えば単結晶珪素からなるn-型半導体基板４Ａ及びこの
n-型半導体基板４Ａ上にエピタキシャル成長法で成長さ
せたn-型エピタキシャル層４Ｂで形成される。つまり、
半導体集積回路装置は、平面が方形状に形成されたＳＯ
Ｉ構造の半導体基体１で構成される。
【００２０】前記n-型半導体層４には素子形成領域４Ｃ
が形成される。この素子形成領域４Ｃは、n-型半導体層
４の主面から深さ方向に向って前記酸化絶縁膜３に到達
する溝８で周囲を規定された島領域で形成される。溝８
内には酸化絶縁膜（第２酸化絶縁膜）９が埋め込まれ
る。この酸化絶縁膜９は、例えば酸化珪素膜で形成さ
れ、前記酸化絶縁膜３に接触している。
が形成される。この素子形成領域４Ｃは、n-型半導体層
４の主面から深さ方向に向って前記酸化絶縁膜３に到達
する溝８で周囲を規定された島領域で形成される。溝８
内には酸化絶縁膜（第２酸化絶縁膜）９が埋め込まれ
る。この酸化絶縁膜９は、例えば酸化珪素膜で形成さ
れ、前記酸化絶縁膜３に接触している。
【００２１】前記素子形成領域４Ｃの主面上を含む半導
体層４の主面上にはフィールド酸化絶縁膜(第３酸化絶
縁膜)７が形成される。このフィールド酸化絶縁膜７
は、例えば選択熱酸化法で形成された酸化珪素膜で形成
され、前記酸化絶縁膜９に接触している。つまり、n-型
半導体層４の素子形成領域４Ｃは、酸化絶縁膜３、フィ
ールド酸化絶縁膜７及び酸化絶縁膜９で周囲を囲まれ、
他の領域と電気的に分離される。
体層４の主面上にはフィールド酸化絶縁膜(第３酸化絶
縁膜)７が形成される。このフィールド酸化絶縁膜７
は、例えば選択熱酸化法で形成された酸化珪素膜で形成
され、前記酸化絶縁膜９に接触している。つまり、n-型
半導体層４の素子形成領域４Ｃは、酸化絶縁膜３、フィ
ールド酸化絶縁膜７及び酸化絶縁膜９で周囲を囲まれ、
他の領域と電気的に分離される。
【００２２】前記フィールド酸化絶縁膜７で周囲を規定
された素子形成領域４の主面にはｎ型ウエル領域５が形
成される。このｎ型ウエル領域５の主面にはｐチャネル
ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemiconductor Ｆie
ld Ｅffect Ｔransistor）Ｑｐが構成される。つまり、
ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウエル領域（チャ
ネル形成領域）５、ゲート絶縁膜１０、ゲート電極１
１、ソース領域及びドレイン領域である一対のp+型半導
体領域１３で構成される。ゲート絶縁膜１０は例えば酸
化珪素膜で形成され、フィールド酸化絶縁膜７に接触し
ている。ゲート電極１１は例えば不純物が導入された多
結晶珪素膜で形成される。
された素子形成領域４の主面にはｎ型ウエル領域５が形
成される。このｎ型ウエル領域５の主面にはｐチャネル
ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemiconductor Ｆie
ld Ｅffect Ｔransistor）Ｑｐが構成される。つまり、
ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウエル領域（チャ
ネル形成領域）５、ゲート絶縁膜１０、ゲート電極１
１、ソース領域及びドレイン領域である一対のp+型半導
体領域１３で構成される。ゲート絶縁膜１０は例えば酸
化珪素膜で形成され、フィールド酸化絶縁膜７に接触し
ている。ゲート電極１１は例えば不純物が導入された多
結晶珪素膜で形成される。
【００２３】前記フィールド酸化絶縁膜７で周囲を規定
された素子形成領域４の主面にはｐ型ウエル領域６が形
成される。このｐ型ウエル領域６の主面にはｎチャネル
ＭＩＳＦＥＴＱｎが構成される。つまり、ｎチャネルＭ
ＩＳＦＥＴＱｎは、ｐ型ウエル領域(チャネル形成領域)
６、ゲート絶縁膜１０、ゲート電極１１、ソース領域及
びドレイン領域である一対のn+型半導体領域１２で構成
される。即ち、素子形成領域４Ｃには相補型ＭＩＳＦＥ
Ｔが形成される。
された素子形成領域４の主面にはｐ型ウエル領域６が形
成される。このｐ型ウエル領域６の主面にはｎチャネル
ＭＩＳＦＥＴＱｎが構成される。つまり、ｎチャネルＭ
ＩＳＦＥＴＱｎは、ｐ型ウエル領域(チャネル形成領域)
６、ゲート絶縁膜１０、ゲート電極１１、ソース領域及
びドレイン領域である一対のn+型半導体領域１２で構成
される。即ち、素子形成領域４Ｃには相補型ＭＩＳＦＥ
Ｔが形成される。
【００２４】前記ｐチャネルＭＩＳＦＥＴＱｐの一対の
p+型半導体領域１３の夫々には、層間絶縁膜１４に形成
された接続孔１５を通して配線１６の夫々が電気的に接
続される。また、前記ｎチャネルＭＩＳＦＥＴＱｎの一
対のn+型半導体領域１２の夫々には、層間絶縁膜１４に
形成された接続孔１５を通して配線１６の夫々が電気的
に接続される。層間絶縁膜１４は、例えば酸化珪素膜で
形成され、相補型ＭＩＳＦＥＴと配線１６とを絶縁分離
している。配線１６は、例えばアルミニウム膜又はアル
ミニウム合金膜で形成される。
p+型半導体領域１３の夫々には、層間絶縁膜１４に形成
された接続孔１５を通して配線１６の夫々が電気的に接
続される。また、前記ｎチャネルＭＩＳＦＥＴＱｎの一
対のn+型半導体領域１２の夫々には、層間絶縁膜１４に
形成された接続孔１５を通して配線１６の夫々が電気的
に接続される。層間絶縁膜１４は、例えば酸化珪素膜で
形成され、相補型ＭＩＳＦＥＴと配線１６とを絶縁分離
している。配線１６は、例えばアルミニウム膜又はアル
ミニウム合金膜で形成される。
【００２５】前記配線１６のうち、図２において一方の
n+型半導体領域１２に接続される配線１６には外部端子
ＢＰが接続される。この外端子ＢＰは配線１６と同一層
で形成され一体に形成される。
n+型半導体領域１２に接続される配線１６には外部端子
ＢＰが接続される。この外端子ＢＰは配線１６と同一層
で形成され一体に形成される。
【００２６】前記配線１６上を含む層間絶縁膜１４上に
は最終保護膜（ファイナルパッシベーション膜）１７が
形成される。この最終保護膜１７には外部端子ＢＰの表
面を露出するボンディング開口１８が形成される。つま
り、半導体集積回路装置は、組立工程において、外部端
子ＢＰにボンディング開口１８を通してボンディングワ
イヤ(図示せず)が接続されるボンディングワイヤ方式で
構成される。
は最終保護膜（ファイナルパッシベーション膜）１７が
形成される。この最終保護膜１７には外部端子ＢＰの表
面を露出するボンディング開口１８が形成される。つま
り、半導体集積回路装置は、組立工程において、外部端
子ＢＰにボンディング開口１８を通してボンディングワ
イヤ(図示せず)が接続されるボンディングワイヤ方式で
構成される。
【００２７】前記最終保護膜１７は、半導体基体１の主
面上を覆うように形成されると共に、層間絶縁膜１４、
フィールド酸化絶縁膜７の夫々の端面上を覆うように形
成される。この最終保護膜１７は例えば窒化珪素膜で形
成される。窒化珪素膜は、ナトリウムイオン等の陽イオ
ンに対して遮蔽能力を有すると共に、水分の侵入を防止
する特徴がある。つまり、半導体集積回路装置は、半導
体基体１の主面上、層間絶縁膜１４の端面及びフィール
ド酸化絶縁膜７の端面から素子形成領域４Ｃの主面に陽
イオンが侵入するのを防止している。
面上を覆うように形成されると共に、層間絶縁膜１４、
フィールド酸化絶縁膜７の夫々の端面上を覆うように形
成される。この最終保護膜１７は例えば窒化珪素膜で形
成される。窒化珪素膜は、ナトリウムイオン等の陽イオ
ンに対して遮蔽能力を有すると共に、水分の侵入を防止
する特徴がある。つまり、半導体集積回路装置は、半導
体基体１の主面上、層間絶縁膜１４の端面及びフィール
ド酸化絶縁膜７の端面から素子形成領域４Ｃの主面に陽
イオンが侵入するのを防止している。
【００２８】前記半導体基体１の外周側面には段差部１
Ａが形成される。段差部１Ａは、n-型半導体層４Ａの主
面から深さ方向に向って伸びる側壁面１Ａ2 と、支持基
板２の主面の位置に比べて深さ方向に向って深い(低い)
底面１Ａ1 とで形成される。この段差部１Ａは半導体基
体１の外周囲に沿って形成される。
Ａが形成される。段差部１Ａは、n-型半導体層４Ａの主
面から深さ方向に向って伸びる側壁面１Ａ2 と、支持基
板２の主面の位置に比べて深さ方向に向って深い(低い)
底面１Ａ1 とで形成される。この段差部１Ａは半導体基
体１の外周囲に沿って形成される。
【００２９】前記半導体基体１の外周側面において、支
持基板２とn-型半導体層４との間の酸化絶縁膜３の端面
上には、ナトリウムイオン等の陽イオンに対する非透過
膜１７Ａが形成される。この非透過膜１７Ａは、少なく
とも酸化絶縁膜３の端面上を覆うように形成される。非
透過膜１７Ａは例えば窒化珪素膜で形成される。つま
り、半導体集積回路装置は、支持基板２とn-型半導体層
４との間の酸化絶縁膜３の端面から膜中に侵入する陽イ
オンを非透過膜１７Ａで防止している。
持基板２とn-型半導体層４との間の酸化絶縁膜３の端面
上には、ナトリウムイオン等の陽イオンに対する非透過
膜１７Ａが形成される。この非透過膜１７Ａは、少なく
とも酸化絶縁膜３の端面上を覆うように形成される。非
透過膜１７Ａは例えば窒化珪素膜で形成される。つま
り、半導体集積回路装置は、支持基板２とn-型半導体層
４との間の酸化絶縁膜３の端面から膜中に侵入する陽イ
オンを非透過膜１７Ａで防止している。
【００３０】前記非透過膜１７Ａは最終保護膜１７と同
一層で形成されている。つまり、非透過膜１７Ａは、半
導体基体１の主面上及び外周側面上を覆う最終保護膜１
７で形成される。
一層で形成されている。つまり、非透過膜１７Ａは、半
導体基体１の主面上及び外周側面上を覆う最終保護膜１
７で形成される。
【００３１】このように、半導体基体１の外周側面にお
ける支持基板２とn-型半導体層４との間の酸化絶縁膜３
の端面上に陽イオンに対する非透過膜１７Ａを設けるこ
とにより、酸化絶縁膜３の端面から膜中に陽イオンが侵
入しないので、この酸化絶縁膜３から酸化絶縁膜９及び
フィールド酸化絶縁膜７を透過して素子形成領域４Ｃの
主面に到達する陽イオンの侵入を防止できる。この結
果、素子形成領域４Ｃに形成される相補型ＭＩＳＦＥＴ
の特性(しきい値電圧)の変動や相補型ＭＩＳＦＥＴ間の
電気的絶縁性の劣化(リーク電流の発生)等を防止し、半
導体集積回路装置の電気的信頼性を向上できる。
ける支持基板２とn-型半導体層４との間の酸化絶縁膜３
の端面上に陽イオンに対する非透過膜１７Ａを設けるこ
とにより、酸化絶縁膜３の端面から膜中に陽イオンが侵
入しないので、この酸化絶縁膜３から酸化絶縁膜９及び
フィールド酸化絶縁膜７を透過して素子形成領域４Ｃの
主面に到達する陽イオンの侵入を防止できる。この結
果、素子形成領域４Ｃに形成される相補型ＭＩＳＦＥＴ
の特性(しきい値電圧)の変動や相補型ＭＩＳＦＥＴ間の
電気的絶縁性の劣化(リーク電流の発生)等を防止し、半
導体集積回路装置の電気的信頼性を向上できる。
【００３２】また、非透過膜１７Ａを最終保護膜１７と
同一層で形成することにより、非透過膜１７を形成する
工程は、最終保護膜１７を形成する工程で形成されるの
で、前者の工程数に相当する分、半導体集積回路装置の
製造工程数を低減できる。
同一層で形成することにより、非透過膜１７を形成する
工程は、最終保護膜１７を形成する工程で形成されるの
で、前者の工程数に相当する分、半導体集積回路装置の
製造工程数を低減できる。
【００３３】なお、前記非透過膜１７Ａは陽イオンに対
して捕獲能力を有するＰＳＧ（Ｐhospho Ｓilicate Ｇl
ass)膜で形成してもよい。
して捕獲能力を有するＰＳＧ（Ｐhospho Ｓilicate Ｇl
ass)膜で形成してもよい。
【００３４】また、前記非透過膜１７ＡはＴｉ膜、Ｃｒ
膜、Ｍｏ膜、Ａｌ膜、Ｗ膜等の金属膜又はこれらの合金
膜で形成してもよい。
膜、Ｍｏ膜、Ａｌ膜、Ｗ膜等の金属膜又はこれらの合金
膜で形成してもよい。
【００３５】(実 施 例 ２)本発明の実施例２であるフ
ェイスダウン方式を採用する半導体集積回路装置の概略
構成を図３(平面図)及び図４(要部平面図)で示す。な
お、図３において、バンプ電極は省略している。
ェイスダウン方式を採用する半導体集積回路装置の概略
構成を図３(平面図)及び図４(要部平面図)で示す。な
お、図３において、バンプ電極は省略している。
【００３６】図３に示すように、フェイスダウン方式を
採用する半導体集積回路装置は、平面が方形状に形成さ
れた半導体基体１で構成される。この半導体基体１の主
面上には複数個のバンプ電極２２が配列される。
採用する半導体集積回路装置は、平面が方形状に形成さ
れた半導体基体１で構成される。この半導体基体１の主
面上には複数個のバンプ電極２２が配列される。
【００３７】前記半導体基体１は、図４に示すように、
支持基板２上に酸化絶縁膜３を介在してn-型半導体層４
を積層した積層構造で構成される。つまり、半導体集積
回路装置は、前述の実施例１と同様に、ＳＯＩ構造の半
導体基体１で構成される。
支持基板２上に酸化絶縁膜３を介在してn-型半導体層４
を積層した積層構造で構成される。つまり、半導体集積
回路装置は、前述の実施例１と同様に、ＳＯＩ構造の半
導体基体１で構成される。
【００３８】前記n-型半導体層４には素子形成領域４Ｃ
が形成される。この素子形成領域４Ｃは、前述の実施例
１と同様に、溝８で周囲を規定された島領域で形成さ
れ、かつ酸化絶縁膜３、フィールド絶縁膜７及び酸化絶
縁膜９で周囲を囲まれ、他の領域と電気的に分離され
る。
が形成される。この素子形成領域４Ｃは、前述の実施例
１と同様に、溝８で周囲を規定された島領域で形成さ
れ、かつ酸化絶縁膜３、フィールド絶縁膜７及び酸化絶
縁膜９で周囲を囲まれ、他の領域と電気的に分離され
る。
【００３９】前記フィールド酸化絶縁膜７で周囲を規定
された素子形成領域の主面にはｎ型ウエル領域５及びｐ
型ウエル領域６が形成される。このｎ型ウエル領域５の
主面にはｐチャネルＭＩＳＦＥＴＱｐが構成され、ｐ型
ウエル領域６の主面にはｎチャネルＭＩＳＦＥＴＱｎが
構成される。つまり、素子形成領域４Ｃには、前述の実
施例１と同様に相補型ＭＩＳＦＥＴが形成される。
された素子形成領域の主面にはｎ型ウエル領域５及びｐ
型ウエル領域６が形成される。このｎ型ウエル領域５の
主面にはｐチャネルＭＩＳＦＥＴＱｐが構成され、ｐ型
ウエル領域６の主面にはｎチャネルＭＩＳＦＥＴＱｎが
構成される。つまり、素子形成領域４Ｃには、前述の実
施例１と同様に相補型ＭＩＳＦＥＴが形成される。
【００４０】前記ｐチャネルＭＩＳＦＥＴＱｐの一対の
p+型半導体領域１３の夫々には、層間絶縁膜１４に形成
された接続孔１５を通して配線１６の夫々が電気的に接
続される。また、前記ｎチャネルＭＩＳＦＥＴＱｎの一
対のn+型半導体領域１２の夫々には、層間絶縁膜１４に
形成された接続孔１５を通して配線１６の夫々が電気的
に接続される。この配線１６上を含む層間絶縁膜１４上
には最終保護膜１７が形成される。
p+型半導体領域１３の夫々には、層間絶縁膜１４に形成
された接続孔１５を通して配線１６の夫々が電気的に接
続される。また、前記ｎチャネルＭＩＳＦＥＴＱｎの一
対のn+型半導体領域１２の夫々には、層間絶縁膜１４に
形成された接続孔１５を通して配線１６の夫々が電気的
に接続される。この配線１６上を含む層間絶縁膜１４上
には最終保護膜１７が形成される。
【００４１】前記配線１６が形成される配線層には外部
端子ＢＰが形成される。この外部端子ＢＰの主面上に
は、最終保護膜１７に形成されたボンディング開口１８
を通して例えば半田で形成されたバンプ電極２２が形成
される。つまり、半導体集積回路装置は、組立工程にお
いて、実装基板の実装面上にバンプ電極２２を下にして
実装するフェイスダウン方式で構成される。
端子ＢＰが形成される。この外部端子ＢＰの主面上に
は、最終保護膜１７に形成されたボンディング開口１８
を通して例えば半田で形成されたバンプ電極２２が形成
される。つまり、半導体集積回路装置は、組立工程にお
いて、実装基板の実装面上にバンプ電極２２を下にして
実装するフェイスダウン方式で構成される。
【００４２】前記外部端子ＢＰとバンプ電極２２との間
には、下地電極膜として例えばＢＬＭ(Ｂall Ｌimiting
Ｍetallization)膜２０Ｂが形成される。このＢＬＭ膜
２２は、この構造に限定されないが、例えば外部端子Ｂ
Ｐの表面側からＣｒ膜、Ｃｕ膜、Ａｕ膜の夫々を順次積
層した積層膜で形成される。
には、下地電極膜として例えばＢＬＭ(Ｂall Ｌimiting
Ｍetallization)膜２０Ｂが形成される。このＢＬＭ膜
２２は、この構造に限定されないが、例えば外部端子Ｂ
Ｐの表面側からＣｒ膜、Ｃｕ膜、Ａｕ膜の夫々を順次積
層した積層膜で形成される。
【００４３】前記半導体基体１の外周側面には、前述の
実施例１と同様に、側壁面１Ａ2 と底面１Ａ1 とで形成
される段差部１Ａが形成される。この段差部１Ａの底面
１Ａ1 上及び側壁面１Ａ2 上には、陽イオンに対する非
透過膜２０Ａが形成される。つまり、半導体基体１の外
周側面において、酸化絶縁膜３の端面上には非透過膜２
０Ａが形成される。非透過膜２０Ａは前述のＢＬＭ膜２
２Ａと同一層で形成される。つまり、非透過膜２０Ａ
は、陽イオンに対して遮蔽能力を有する金属膜で形成さ
れる。非透過膜２０Ａは、図３に示すように、例えば基
準電位(Ｖss)が印加されるＢＬＭ膜２０Ｂに電気的に接
続される。
実施例１と同様に、側壁面１Ａ2 と底面１Ａ1 とで形成
される段差部１Ａが形成される。この段差部１Ａの底面
１Ａ1 上及び側壁面１Ａ2 上には、陽イオンに対する非
透過膜２０Ａが形成される。つまり、半導体基体１の外
周側面において、酸化絶縁膜３の端面上には非透過膜２
０Ａが形成される。非透過膜２０Ａは前述のＢＬＭ膜２
２Ａと同一層で形成される。つまり、非透過膜２０Ａ
は、陽イオンに対して遮蔽能力を有する金属膜で形成さ
れる。非透過膜２０Ａは、図３に示すように、例えば基
準電位(Ｖss)が印加されるＢＬＭ膜２０Ｂに電気的に接
続される。
【００４４】次に、前記半導体集積回路装置の製造方法
について、図５乃至図９（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。
について、図５乃至図９（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。
【００４５】まず、支持基板２上に酸化絶縁膜３を介在
してn-型半導体層４を積層した積層構造の半導体ウエー
ハ３０を用意する。この半導体ウエーハ３０には、複数
個の半導体基体形成領域３０Ａが行列状に規定され、こ
の半導体基体３０Ａ間にはスクライブ領域３０Ｂが規定
される。
してn-型半導体層４を積層した積層構造の半導体ウエー
ハ３０を用意する。この半導体ウエーハ３０には、複数
個の半導体基体形成領域３０Ａが行列状に規定され、こ
の半導体基体３０Ａ間にはスクライブ領域３０Ｂが規定
される。
【００４６】次に、前記半導体ウエーハ３０の半導体基
体形成領域３０Ａにおいて、周知の技術を使用して、ｎ
型ウエル領域５、ｐ型ウエル領域６、フィールド酸化絶
縁膜７、溝８、酸化絶縁膜９、素子形成領域４Ｃ、ｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＴＱｐ、
層間絶縁膜１４、接続孔１５、配線１６、外部端子ＢＰ
の夫々を形成する。
体形成領域３０Ａにおいて、周知の技術を使用して、ｎ
型ウエル領域５、ｐ型ウエル領域６、フィールド酸化絶
縁膜７、溝８、酸化絶縁膜９、素子形成領域４Ｃ、ｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＴＱｐ、
層間絶縁膜１４、接続孔１５、配線１６、外部端子ＢＰ
の夫々を形成する。
【００４７】次に、前記半導体ウエーハ３０の半導体基
体形成領域３０Ａ上及びスクライブ領域３０Ｂ上を含む
全面に最終保護膜１７を形成する。この後、図５に示す
ように、前記最終保護膜１７に外部端子ＢＰの表面が露
出するボンディング開口１８を形成する。
体形成領域３０Ａ上及びスクライブ領域３０Ｂ上を含む
全面に最終保護膜１７を形成する。この後、図５に示す
ように、前記最終保護膜１７に外部端子ＢＰの表面が露
出するボンディング開口１８を形成する。
【００４８】次に、前記半導体ウエーハ３０の半導体基
体形成領域３０Ａ上にマスク１９を形成する。このマス
ク１９は例えばフォトレジスト膜で形成される。
体形成領域３０Ａ上にマスク１９を形成する。このマス
ク１９は例えばフォトレジスト膜で形成される。
【００４９】次に、前記マスク１９をエッチングマスク
として使用し、半導体ウエーハ３０のスクライブ３０Ｂ
領域において、最終保護膜１７、n-型半導体層４、酸化
絶縁膜３、支持基板２の夫々に順次エッチングを施し
て、図６に示すように、半導体基体形成領域３０Ａの外
周囲(スクライブ領域３０Ｂ)に段差部１Ａを形成する。
この段差部１Ａは底面１Ａ1 と側壁面１Ａ2 とで形成さ
れる。
として使用し、半導体ウエーハ３０のスクライブ３０Ｂ
領域において、最終保護膜１７、n-型半導体層４、酸化
絶縁膜３、支持基板２の夫々に順次エッチングを施し
て、図６に示すように、半導体基体形成領域３０Ａの外
周囲(スクライブ領域３０Ｂ)に段差部１Ａを形成する。
この段差部１Ａは底面１Ａ1 と側壁面１Ａ2 とで形成さ
れる。
【００５０】次に、記前マスク１９を除去する。
【００５１】次に、図７に示すように、前記半導体ウエ
ーハ３０の半導体基体形成領域３０Ａ上及びスクライブ
領域３０Ｂ上を含む全面に金属膜２０を形成する。この
金属膜２０は、Ｃｒ膜、Ｃｕ膜、Ａｕ膜の夫々を例えば
スパッタ法で順次堆積した積層膜で形成される。
ーハ３０の半導体基体形成領域３０Ａ上及びスクライブ
領域３０Ｂ上を含む全面に金属膜２０を形成する。この
金属膜２０は、Ｃｒ膜、Ｃｕ膜、Ａｕ膜の夫々を例えば
スパッタ法で順次堆積した積層膜で形成される。
【００５２】次に、前記外部端子ＢＰの領域、段差部１
Ａの領域の夫々の金属膜２０上にマスク２１を形成す
る。このマスク２１は例えばフォトレジスト膜で形成さ
れる。この後、前記マスク２１をエッチングマスクとし
て使用し、金属膜２０にエッチングを施して、図８に示
すように、ＢＬＭ膜２０Ｂ及び非透過膜２０Ａを形成す
る。
Ａの領域の夫々の金属膜２０上にマスク２１を形成す
る。このマスク２１は例えばフォトレジスト膜で形成さ
れる。この後、前記マスク２１をエッチングマスクとし
て使用し、金属膜２０にエッチングを施して、図８に示
すように、ＢＬＭ膜２０Ｂ及び非透過膜２０Ａを形成す
る。
【００５３】次に、前記マスク２１を除去する。
【００５４】次に、図９に示すように、前記ＢＬＭ膜２
０Ｂ上にバンプ電極２２を形成する。この後、半導体ウ
エーハ３０のスクライブ領域３０Ｂをダイシングするこ
とにより、図３に示すように、半導体基体(半導体ペレ
ット)１で構成された半導体集積回路装置が完成する。
０Ｂ上にバンプ電極２２を形成する。この後、半導体ウ
エーハ３０のスクライブ領域３０Ｂをダイシングするこ
とにより、図３に示すように、半導体基体(半導体ペレ
ット)１で構成された半導体集積回路装置が完成する。
【００５５】このように、半導体基体１の外周側面にお
ける支持基板２とn-型半導体層４との間の酸化絶縁膜３
の端面上に陽イオンに対する非透過膜２０Ａを設けるこ
とにより、前述の実施例１と同様に半導体集積回路装置
の電気的信頼を向上できる。
ける支持基板２とn-型半導体層４との間の酸化絶縁膜３
の端面上に陽イオンに対する非透過膜２０Ａを設けるこ
とにより、前述の実施例１と同様に半導体集積回路装置
の電気的信頼を向上できる。
【００５６】また、非透過膜２０Ａを下地電極膜である
ＢＬＭ膜２０Ｂと同一層で形成することにより、前述の
実施例１と同様に半導体集積回路装置の製造工程数を低
減できる。
ＢＬＭ膜２０Ｂと同一層で形成することにより、前述の
実施例１と同様に半導体集積回路装置の製造工程数を低
減できる。
【００５７】また、非透過膜２０Ａを基準電位(Ｖss)が
印加されるＢＬＭ膜２０Ｂと電気的に接続することによ
り、支持基板２の帯電防止や動作時のノイズを低減でき
る。
印加されるＢＬＭ膜２０Ｂと電気的に接続することによ
り、支持基板２の帯電防止や動作時のノイズを低減でき
る。
【００５８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５９】例えば、本発明は、素子形成領域の主面に
バイポーラトランジスタを形成したＳＯＩ構造の半導体
集積回路装置にも適用できる。
バイポーラトランジスタを形成したＳＯＩ構造の半導体
集積回路装置にも適用できる。
【００６０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６１】半導体基板の外周側面における支持基板と
半導体層との間の酸化絶縁膜の端面から素子形成領域の
主面に到達する陽イオンの侵入を防止でき、半導体集積
回路装置の電気的信頼性を向上できる。
半導体層との間の酸化絶縁膜の端面から素子形成領域の
主面に到達する陽イオンの侵入を防止でき、半導体集積
回路装置の電気的信頼性を向上できる。
【００６２】また、半導体集積回路装置の製造工程数を
低減することができる。
低減することができる。
【図１】 本発明の実施例１であるボンディングワイヤ
方式を採用する半導体集積回路装置の概略構成を示す平
面図。
方式を採用する半導体集積回路装置の概略構成を示す平
面図。
【図２】 図１に示すＡ−Ａ切断線で切った要部断面
図。
図。
【図３】 本発明の実施例２であるフェイスダウン方式
を採用する半導体集積回路装置の概略構成を示す平面
図。
を採用する半導体集積回路装置の概略構成を示す平面
図。
【図４】 図３に示すＢ−Ｂ切断線で切った要部断面
図。
図。
【図５】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。
るための各製造工程毎に示す要部断面図。
【図６】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。
るための各製造工程毎に示す要部断面図。
【図７】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。
るための各製造工程毎に示す要部断面図。
【図８】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。
るための各製造工程毎に示す要部断面図。
【図９】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。
るための各製造工程毎に示す要部断面図。
１…半導体基体、１Ａ…段差部、１Ａ1 …底面、１Ａ2
…側壁面、２…支持基板、３…酸化絶縁膜(第１酸化絶
縁膜)、４…n-型半導体層、４Ａ…n-型半導体基板、４
Ｂ…n-型エピタキシャル層、４Ｃ…素子形成領域、５…
ｎ型ウエル領域、６…ｐ型ウエル領域、７…フィールド
酸化絶縁膜(第３酸化絶縁膜)、８…溝、９…酸化絶縁膜
(第２酸化絶縁膜)、１０…ゲート絶縁膜、１１…ゲート
電極、１２…n+型半導体領域、１３…p+型半導体領域、
１４…層間絶縁膜、１５…接続孔、１６…配線、１７…
最終保護膜(ファイナルパッシベーション)、１７Ａ…非
透過膜、１８…ボンディング開口、１９…マスク、２０
…金属膜、２０Ａ…非透過膜、２０Ｂ…ＢＬＭ膜、２１
…マスク、２２…バンプ電極。
…側壁面、２…支持基板、３…酸化絶縁膜(第１酸化絶
縁膜)、４…n-型半導体層、４Ａ…n-型半導体基板、４
Ｂ…n-型エピタキシャル層、４Ｃ…素子形成領域、５…
ｎ型ウエル領域、６…ｐ型ウエル領域、７…フィールド
酸化絶縁膜(第３酸化絶縁膜)、８…溝、９…酸化絶縁膜
(第２酸化絶縁膜)、１０…ゲート絶縁膜、１１…ゲート
電極、１２…n+型半導体領域、１３…p+型半導体領域、
１４…層間絶縁膜、１５…接続孔、１６…配線、１７…
最終保護膜(ファイナルパッシベーション)、１７Ａ…非
透過膜、１８…ボンディング開口、１９…マスク、２０
…金属膜、２０Ａ…非透過膜、２０Ｂ…ＢＬＭ膜、２１
…マスク、２２…バンプ電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/31 27/12 Ｆ 29/784
Claims (3)
- 【請求項１】 支持基板上に第１酸化絶縁膜を介在して
半導体層が積層された積層構造の半導体基体で構成さ
れ、前記半導体基体の半導体層にこの半導体層の主面か
ら深さ方向に向って前記第１酸化絶縁膜に到達する溝で
周囲を規定された素子形成領域が形成され、前記素子形
成領域が、前記第１酸化絶縁膜、前記溝内に埋め込まれ
た第２酸化絶縁膜及び前記半導体層の主面上に形成され
た第３酸化絶縁膜で他の領域と電気的に分離される半導
体集積回路装置であって、前記半導体基体の外周側面か
ら露出する第１酸化絶縁膜の端面上に陽イオンに対する
非透過膜が設けられていることを特徴とする半導体集積
回路装置。 - 【請求項２】 前記非透過膜は、陽イオンに対して遮蔽
能力を有する窒化珪素膜又は金属膜、或は陽イオンに対
して捕獲能力を有するＰＳＧ膜で形成されていることを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記非透過膜は、前記第３酸化絶縁膜の
上層に形成される最終保護膜又は下地電極膜と同一層で
形成されていることを特徴とする請求項１又は請求項２
に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32812392A JPH06177242A (ja) | 1992-12-08 | 1992-12-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32812392A JPH06177242A (ja) | 1992-12-08 | 1992-12-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177242A true JPH06177242A (ja) | 1994-06-24 |
Family
ID=18206746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32812392A Pending JPH06177242A (ja) | 1992-12-08 | 1992-12-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177242A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6492684B2 (en) | 1998-01-20 | 2002-12-10 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability |
| US6661076B2 (en) | 2000-11-29 | 2003-12-09 | Nec Electronics Corporation | Semiconductor device |
| JP2005094023A (ja) * | 2004-10-01 | 2005-04-07 | Renesas Technology Corp | 半導体装置 |
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-
1992
- 1992-12-08 JP JP32812392A patent/JPH06177242A/ja active Pending
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