JP2908818B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSFET（Metal Oxide Semiconductor Field
Effect Transistor）部を有する半導体装置の製造方
法、特に高速スイッチング用MOSFETに関し、たとえば、
電子線照射による内蔵ダイオードのライフタイムコント
ロール技術に適用して有効な技術に関する。
Effect Transistor）部を有する半導体装置の製造方
法、特に高速スイッチング用MOSFETに関し、たとえば、
電子線照射による内蔵ダイオードのライフタイムコント
ロール技術に適用して有効な技術に関する。
パワーMOSFETにおいては、内蔵ダイオードの逆回復時
間trrを短縮するために、重金属を拡散したり、電子線
や中性子線を照射してライフタイムコントロールを行な
っている。たとえば、特開昭62−219664号公報には、MO
S型半導体素子の形成された基体に対し、電子線照射な
らびにアニール処理を行うことにより内蔵ダイオードの
逆回復時間を調整する技術が開示されている。
間trrを短縮するために、重金属を拡散したり、電子線
や中性子線を照射してライフタイムコントロールを行な
っている。たとえば、特開昭62−219664号公報には、MO
S型半導体素子の形成された基体に対し、電子線照射な
らびにアニール処理を行うことにより内蔵ダイオードの
逆回復時間を調整する技術が開示されている。
一方、ポリイミド樹脂はリンシリケートガラス（PS
G）膜に比べてピンホールが少なく、かつ厚く形成でき
るため、耐α線あるいは高耐圧の半導体素子の表面保護
膜として適していると考えられ、バイポーラトランジス
タのみならず、絶縁ゲートトランジスタ,ICなどに広く
使用されている。たとえば、特開昭55−156343号公報に
は、半導体チップの表面をポリイミド樹脂で被い、これ
によってα線遮蔽を行なう技術が開示されている。ま
た、工業調査会発行「電子材料」1988年12月号、昭和63
年12月１日発行、P41〜P45およびP46〜P52には、多層配
線用新ポリイミド膜および半導体用ポリイミド樹脂につ
いて記載されている。
G）膜に比べてピンホールが少なく、かつ厚く形成でき
るため、耐α線あるいは高耐圧の半導体素子の表面保護
膜として適していると考えられ、バイポーラトランジス
タのみならず、絶縁ゲートトランジスタ,ICなどに広く
使用されている。たとえば、特開昭55−156343号公報に
は、半導体チップの表面をポリイミド樹脂で被い、これ
によってα線遮蔽を行なう技術が開示されている。ま
た、工業調査会発行「電子材料」1988年12月号、昭和63
年12月１日発行、P41〜P45およびP46〜P52には、多層配
線用新ポリイミド膜および半導体用ポリイミド樹脂につ
いて記載されている。
パワーMOSFETの内蔵ダイオードにおける逆回復時間t
rrの短縮化において、電子線照射や中性子線照射または
重金属の拡散によるライフタイムコントロールが行なわ
れている。すなわち、この技術では、ｎ形半導体基体に
MOS部を形成した後、電子線照射を行い、ついでアニー
ル処理を行なうことによって、ｎ基体とｐ層との間の接
合ダイオードの逆回復時間を短かくし、これによって内
蔵ダイオードをフライホールダイオードとして積極的に
利用可能としている。
rrの短縮化において、電子線照射や中性子線照射または
重金属の拡散によるライフタイムコントロールが行なわ
れている。すなわち、この技術では、ｎ形半導体基体に
MOS部を形成した後、電子線照射を行い、ついでアニー
ル処理を行なうことによって、ｎ基体とｐ層との間の接
合ダイオードの逆回復時間を短かくし、これによって内
蔵ダイオードをフライホールダイオードとして積極的に
利用可能としている。
また、前記文献のグラフに示されているように、電子
線照射を行ったMOSFETの閾電圧Vthは、電子線を照射し
ないMOSFETのVthに対して最大で80％前後回復する。ま
た、このVthの回復率はアニール処理時間に依存する
が、所定の処理時間で飽和する。したがって、処理時間
を選択すれば、常に最大の回復率を得ることができる。
線照射を行ったMOSFETの閾電圧Vthは、電子線を照射し
ないMOSFETのVthに対して最大で80％前後回復する。ま
た、このVthの回復率はアニール処理時間に依存する
が、所定の処理時間で飽和する。したがって、処理時間
を選択すれば、常に最大の回復率を得ることができる。
一方、ポリイミド樹脂は、絶縁破壊電圧（耐圧），α
線遮蔽性，厚膜化，バッファ性等に優れることから、パ
ッシベーション膜や層間絶縁膜として使用されている。
線遮蔽性，厚膜化，バッファ性等に優れることから、パ
ッシベーション膜や層間絶縁膜として使用されている。
そこで、本出願人にあっては、電子線照射によるライ
フタイムコントロールを行っているパワーMOSFETにおい
て、表面保護膜をリンシリケートガラス（PSG）膜から
ポリイミド樹脂に変更してみた。しかし、ポリイミド樹
脂をパッシベーション膜としたMOSFETでは、電子線照射
後のアニール処理での閾電圧Vthの回復率が、PSG膜の場
合の80〜90％に比較して50〜68％と低く、かつバラツキ
も大きくなるということが判明した。
フタイムコントロールを行っているパワーMOSFETにおい
て、表面保護膜をリンシリケートガラス（PSG）膜から
ポリイミド樹脂に変更してみた。しかし、ポリイミド樹
脂をパッシベーション膜としたMOSFETでは、電子線照射
後のアニール処理での閾電圧Vthの回復率が、PSG膜の場
合の80〜90％に比較して50〜68％と低く、かつバラツキ
も大きくなるということが判明した。
本発明の目的は、ポリイミド樹脂をパッシベーション
膜とするMOSFETを有する半導体装置の製造方法におい
て、内蔵ダイオードの逆回復時間を低減できる半導体装
置の製造方法を提供することにある。
膜とするMOSFETを有する半導体装置の製造方法におい
て、内蔵ダイオードの逆回復時間を低減できる半導体装
置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明の半導体装置の製造における半導体
素子はパッシベーション膜をポリイミド樹脂で形成した
構造となるとともに、その製造において電子線照射およ
びアニール処理によって内蔵ダイオードの逆回復時間を
短くしている。また、前記パッシベーション膜としての
ポリイミド樹脂膜は、アニール処理時MOSFETの閾電圧値
の回復を阻害するため、MOSFET部の領域には設けずにMO
SFET部を外れた半導体素子の周縁領域（フィールドリミ
ッティング領域）に設けられている。また、MOSFET部の
領域はPSG膜でパッシベーション膜を構成している。し
たがって、半導体素子の表面を領域的に見ると、それぞ
れ所望の領域に所望の材質からなるパッシベーション膜
が形成される格好となる。
素子はパッシベーション膜をポリイミド樹脂で形成した
構造となるとともに、その製造において電子線照射およ
びアニール処理によって内蔵ダイオードの逆回復時間を
短くしている。また、前記パッシベーション膜としての
ポリイミド樹脂膜は、アニール処理時MOSFETの閾電圧値
の回復を阻害するため、MOSFET部の領域には設けずにMO
SFET部を外れた半導体素子の周縁領域（フィールドリミ
ッティング領域）に設けられている。また、MOSFET部の
領域はPSG膜でパッシベーション膜を構成している。し
たがって、半導体素子の表面を領域的に見ると、それぞ
れ所望の領域に所望の材質からなるパッシベーション膜
が形成される格好となる。
上記した手段によれば、本発明のMOSFETを有する半導
体素子は、半導体素子の表面の周縁部分にポリイミド樹
脂が設けられていることから、レジンでモールドされた
際、樹脂同士であることから密着性が良好となり耐湿性
が向上する。また、前記ポリイミド樹脂はMOSFET部の領
域には設けられていないことから、半導体素子の製造時
に行われる電子線照射およびアニール処理による内蔵ダ
イオードの逆回復時間の低減処理において、アニール処
理によるMOSFETの閾電圧値の回復率が高くなり、内蔵ダ
イオードをフライホイールダイオードとして使用できる
ようになる。
体素子は、半導体素子の表面の周縁部分にポリイミド樹
脂が設けられていることから、レジンでモールドされた
際、樹脂同士であることから密着性が良好となり耐湿性
が向上する。また、前記ポリイミド樹脂はMOSFET部の領
域には設けられていないことから、半導体素子の製造時
に行われる電子線照射およびアニール処理による内蔵ダ
イオードの逆回復時間の低減処理において、アニール処
理によるMOSFETの閾電圧値の回復率が高くなり、内蔵ダ
イオードをフライホイールダイオードとして使用できる
ようになる。
以下図面参照して本発明の一実施例について説明す
る。
る。
第１図は本発明の一実施例によるパワーMOSFETの模式
的平面図、第２図は同じくパワーMOSFETの要部を示す断
面図、第３図は同じくパワーMOSFETの等価回路図、第４
図は本発明の一実施例によるパワーMOSFETの製造方法を
示すフローチャート、第５図〜第13図は同じくパワーMO
SFETの製造各工程における断面図であって、第５図はウ
エハの一部を示す断面図、第６図はｐウエルが形成され
たウエハの断面図、第７図はゲート酸化膜が形成された
ウエハの断面図、第８図はｐ領域が形成されたウエハの
断面図、第９図はソース領域が形成されたウエハの断面
図、第10図は層間絶縁膜が形成されたウエハの断面図、
第11図はソース電極が形成されたウエハの断面図、第12
図はPSG膜が形成されたウエハの断面図、第13図はポリ
イミド樹脂膜が形成されたウエハの断面図、第14図は本
発明による半導体装置の外観を示す斜視図である。
的平面図、第２図は同じくパワーMOSFETの要部を示す断
面図、第３図は同じくパワーMOSFETの等価回路図、第４
図は本発明の一実施例によるパワーMOSFETの製造方法を
示すフローチャート、第５図〜第13図は同じくパワーMO
SFETの製造各工程における断面図であって、第５図はウ
エハの一部を示す断面図、第６図はｐウエルが形成され
たウエハの断面図、第７図はゲート酸化膜が形成された
ウエハの断面図、第８図はｐ領域が形成されたウエハの
断面図、第９図はソース領域が形成されたウエハの断面
図、第10図は層間絶縁膜が形成されたウエハの断面図、
第11図はソース電極が形成されたウエハの断面図、第12
図はPSG膜が形成されたウエハの断面図、第13図はポリ
イミド樹脂膜が形成されたウエハの断面図、第14図は本
発明による半導体装置の外観を示す斜視図である。
本発明のパワーMOSFETを構成する半導体素子（チッ
プ）１は、第１図に示されるように外観的には一定の厚
さを有する矩形板構造となっている。半導体素子１は、
平面的に見てクロスハッチングで示される周縁がフィー
ルドリミッティング領域２となり、このフィールドリミ
ッティング領域２の内側のハッチングで示される領域が
縦型のMOSFETが多数形成されるMOSFET部３となってい
る。このMOSFET部３には、後述するが縦型MOSFETが縦横
に多数形成されている。また、前記MOSFET部３の左右端
中央の空白の矩形部分は、ゲート（Ｇ）用ワイヤボンデ
ィングパッド4,ソース（Ｓ）用ワイヤボンディングパッ
ド５となっている。また、同図では示されていないが、
チップ１の裏面はドレイン電極６（第２図参照）となっ
ている。
プ）１は、第１図に示されるように外観的には一定の厚
さを有する矩形板構造となっている。半導体素子１は、
平面的に見てクロスハッチングで示される周縁がフィー
ルドリミッティング領域２となり、このフィールドリミ
ッティング領域２の内側のハッチングで示される領域が
縦型のMOSFETが多数形成されるMOSFET部３となってい
る。このMOSFET部３には、後述するが縦型MOSFETが縦横
に多数形成されている。また、前記MOSFET部３の左右端
中央の空白の矩形部分は、ゲート（Ｇ）用ワイヤボンデ
ィングパッド4,ソース（Ｓ）用ワイヤボンディングパッ
ド５となっている。また、同図では示されていないが、
チップ１の裏面はドレイン電極６（第２図参照）となっ
ている。
半導体素子１は、第２図に示されるような断面構造と
なっている。同図は中央部に縦横に複数のｎチャンネル
縦型MOSFET（絶縁ゲートトランジスタ）を有する半導体
素子１の一部を示す断面図である。二点鎖線から左側の
領域Ａが半導体素子１の中央部分であってMOSFET部３が
形成されている領域であり、右側の領域Ｂが半導体素子
１の周辺部分であってフィールドリミッティング領域２
である。
なっている。同図は中央部に縦横に複数のｎチャンネル
縦型MOSFET（絶縁ゲートトランジスタ）を有する半導体
素子１の一部を示す断面図である。二点鎖線から左側の
領域Ａが半導体素子１の中央部分であってMOSFET部３が
形成されている領域であり、右側の領域Ｂが半導体素子
１の周辺部分であってフィールドリミッティング領域２
である。
このような縦型パワーMOSFETは、第２図に示されるよ
うに、厚さ400μｍ程度のn+形シリコン（Si）の半導体
基体（半導体基板）10の主面に形成されている。半導体
基体10の主面にはn-形エピタキシャル成長層11が設けら
れている。このn-形エピタキシャル成長層11はその厚さ
が耐圧によって選択されるが、10〜50μｍ程度の厚さと
なっている。前記n-形エピタキシャル成長層11の表層部
には同時処理によって８〜10μｍ程度の深さのｐ形のウ
ェルが設けられている。ウェルはFETセルを構成するた
めの複数のセル用ウエル12と、チップの周囲に配設され
かつ前記セル用ウエル12と等電位となるソース接合領域
13、ソース接合領域13の外側に２段に亘って設けられた
フィールドリミッティングリング（FLR）14とからなっ
ている。
うに、厚さ400μｍ程度のn+形シリコン（Si）の半導体
基体（半導体基板）10の主面に形成されている。半導体
基体10の主面にはn-形エピタキシャル成長層11が設けら
れている。このn-形エピタキシャル成長層11はその厚さ
が耐圧によって選択されるが、10〜50μｍ程度の厚さと
なっている。前記n-形エピタキシャル成長層11の表層部
には同時処理によって８〜10μｍ程度の深さのｐ形のウ
ェルが設けられている。ウェルはFETセルを構成するた
めの複数のセル用ウエル12と、チップの周囲に配設され
かつ前記セル用ウエル12と等電位となるソース接合領域
13、ソース接合領域13の外側に２段に亘って設けられた
フィールドリミッティングリング（FLR）14とからなっ
ている。
また、前記セル用ウエル12の表層部にはこのセル用ウ
エル12の端から張り出すようにｐ形領域15が設けられて
いる。このｐ形領域15は３〜４μｍ程度の深さとなって
いる。前記セル用ウエル12の表層部にはリング状に深さ
１μｍ程度のn+形からなるソース領域16が設けられてい
る。そして、前記ソース領域16の端のｐ形領域15の表層
部がMOSFETのチャネル17を構成するようになる。また、
前記半導体基体10上には、厚さが１〜２μｍ程度の絶縁
膜とリンシリケート膜（PSG膜）からなる厚いフィール
ド絶縁膜（フィールド酸化膜）18と、これに連なる厚さ
が1000Å程度のSiO2膜からなる薄いゲート絶縁膜（ゲー
ト酸化膜）19が設けられている。前記フィールド酸化膜
18はソース接合領域13およびフィールドリミッティング
リング14上に延在する。また、最外周のセル用ウエル12
部分におけるゲート酸化膜19はソース接合領域13上にま
で及んでいる。また、フィールドリミッティング領域２
の最外周部分には、１μｍ程度の深さのn+形のアニュラ
リング20が設けられている。このアニュラリング20は前
記ソース領域16の形成と同時に形成される。
エル12の端から張り出すようにｐ形領域15が設けられて
いる。このｐ形領域15は３〜４μｍ程度の深さとなって
いる。前記セル用ウエル12の表層部にはリング状に深さ
１μｍ程度のn+形からなるソース領域16が設けられてい
る。そして、前記ソース領域16の端のｐ形領域15の表層
部がMOSFETのチャネル17を構成するようになる。また、
前記半導体基体10上には、厚さが１〜２μｍ程度の絶縁
膜とリンシリケート膜（PSG膜）からなる厚いフィール
ド絶縁膜（フィールド酸化膜）18と、これに連なる厚さ
が1000Å程度のSiO2膜からなる薄いゲート絶縁膜（ゲー
ト酸化膜）19が設けられている。前記フィールド酸化膜
18はソース接合領域13およびフィールドリミッティング
リング14上に延在する。また、最外周のセル用ウエル12
部分におけるゲート酸化膜19はソース接合領域13上にま
で及んでいる。また、フィールドリミッティング領域２
の最外周部分には、１μｍ程度の深さのn+形のアニュラ
リング20が設けられている。このアニュラリング20は前
記ソース領域16の形成と同時に形成される。
一方、前記ゲート酸化膜19およびこれに連なる一部の
フィールド酸化膜18上には、厚さ4500Åの多結晶シリコ
ン層25が設けられている。この多結晶シリコン層25はゲ
ート電極となる。また、前記多結晶シリコン層25は層間
絶縁膜26で被われている。この層間絶縁膜26はソース領
域16の内側表面部分をも被っている。
フィールド酸化膜18上には、厚さ4500Åの多結晶シリコ
ン層25が設けられている。この多結晶シリコン層25はゲ
ート電極となる。また、前記多結晶シリコン層25は層間
絶縁膜26で被われている。この層間絶縁膜26はソース領
域16の内側表面部分をも被っている。
また、n-形エピタキシャル成長層11の表面には厚さ３
〜４μｍのAlで構成されるソース電極27が設けられてい
る。このソース電極27は前記ソース領域16およびセル用
ウエル12ならびにソース接合領域13と電気的に導通状態
となっている。
〜４μｍのAlで構成されるソース電極27が設けられてい
る。このソース電極27は前記ソース領域16およびセル用
ウエル12ならびにソース接合領域13と電気的に導通状態
となっている。
他方、半導体素子１の主面全域には厚さ１μｍ程度の
リンシリケートガラス（PSG）膜28が形成されている。
また、前記MOSFET部３を除くフィールドリミッティング
領域２の表面には、３〜４μｍの厚さからなるポリイミ
ド樹脂膜29が設けられている。前記PSG膜28およびポリ
イミド樹脂膜29はパッシベーション膜となる。さらに、
半導体素子１の裏面には厚さ１μｍ程度の銀からなるド
レイン電極６が設けられている。この半導体素子１は、
第３図に示されるような等価回路を構成する。
リンシリケートガラス（PSG）膜28が形成されている。
また、前記MOSFET部３を除くフィールドリミッティング
領域２の表面には、３〜４μｍの厚さからなるポリイミ
ド樹脂膜29が設けられている。前記PSG膜28およびポリ
イミド樹脂膜29はパッシベーション膜となる。さらに、
半導体素子１の裏面には厚さ１μｍ程度の銀からなるド
レイン電極６が設けられている。この半導体素子１は、
第３図に示されるような等価回路を構成する。
このような半導体素子１は、n-形エピタキシャル成長
層11とｐ形のセル用ウエル12との間で、第３図に示され
るように内蔵ダイオード30を構成するが、この内蔵ダイ
オード30の逆回復時間trrを短縮するために、電子線照
射およびアニール処理が施されている。この電子線照射
およびアニール処理は、その製造において最終熱処理が
終了した時点で行われる。また、この半導体素子１は、
パッシベーション膜をポリイミド樹脂で形成し、レジン
でモールドされた際、レジンとの密着性を高め、これに
よって耐湿性を向上させるようになっている。このポリ
イミド樹脂の皮膜は、前記電子線照射後のアニール処理
時、MOSFETの閾値電圧Vthの低下を回復させる率が低い
ため、この実施例では、前記ポリイミド樹脂膜29はフィ
ールドリミッティング領域２にのみ設け、MOSFET部３に
は設けないようになっている。したがって、パッシベー
ション膜をポリイミド樹脂で構成した半導体素子であっ
ても、電子線照射およびアニール処理によって内蔵ダイ
オードの逆回復時間を短くでき、かつMOSFETの閾電圧値
の回復を得ることができる。
層11とｐ形のセル用ウエル12との間で、第３図に示され
るように内蔵ダイオード30を構成するが、この内蔵ダイ
オード30の逆回復時間trrを短縮するために、電子線照
射およびアニール処理が施されている。この電子線照射
およびアニール処理は、その製造において最終熱処理が
終了した時点で行われる。また、この半導体素子１は、
パッシベーション膜をポリイミド樹脂で形成し、レジン
でモールドされた際、レジンとの密着性を高め、これに
よって耐湿性を向上させるようになっている。このポリ
イミド樹脂の皮膜は、前記電子線照射後のアニール処理
時、MOSFETの閾値電圧Vthの低下を回復させる率が低い
ため、この実施例では、前記ポリイミド樹脂膜29はフィ
ールドリミッティング領域２にのみ設け、MOSFET部３に
は設けないようになっている。したがって、パッシベー
ション膜をポリイミド樹脂で構成した半導体素子であっ
ても、電子線照射およびアニール処理によって内蔵ダイ
オードの逆回復時間を短くでき、かつMOSFETの閾電圧値
の回復を得ることができる。
つぎに、半導体素子１の製造方法について第４図〜第
13図を参照しながら説明する。半導体素子１は第４図の
フローチャートで示されるように、ウエハ用意,pウエル
形成，ゲート酸化膜形成，ゲート電極形成,p領域形成，
ソース領域形成，層間絶縁膜形成，ソース電極形成,PSG
膜形成，ポリイミド膜形成，バックエッチ，ドレイン電
極形成，電子線照射，アニール，チップ化の各工程を経
て製造される。
13図を参照しながら説明する。半導体素子１は第４図の
フローチャートで示されるように、ウエハ用意,pウエル
形成，ゲート酸化膜形成，ゲート電極形成,p領域形成，
ソース領域形成，層間絶縁膜形成，ソース電極形成,PSG
膜形成，ポリイミド膜形成，バックエッチ，ドレイン電
極形成，電子線照射，アニール，チップ化の各工程を経
て製造される。
最初に第５図に示されるように、主面にn-形エピタキ
シャル成長層11を有する厚さ約400μｍとなるn+形半導
体基体（半導体基板）10が用意される。この半導体基板
10は薄くかつ径が大きいことから以後ウエハ35と称す
る。
シャル成長層11を有する厚さ約400μｍとなるn+形半導
体基体（半導体基板）10が用意される。この半導体基板
10は薄くかつ径が大きいことから以後ウエハ35と称す
る。
つぎに、第６図に示されるように、ウエハ35の主面は
熱酸化によりSiO2膜36が部分的に形成されかつボロンの
イオン注入およびアニール処理によって深さ８〜10μｍ
のウエルが形成される。このウエルはセル用ウエル12,
ソース接合領域13,フィールドリミッティングリング14
と３種類形成される。前記MOSFET部３においてはセル用
ウエル12が設けられる。このセル用ウエル12は、MOSFET
部３において縦横にスポット的に多数整列配置形成され
る。セル用ウエル12のピッチ30〜40μｍ程度となる。フ
ィールドリミッティング領域２においては、その内側に
ソース接合領域13が設けられるとともに、外側には２段
に亘ってフィールドリミッティングリング14が設けられ
る。
熱酸化によりSiO2膜36が部分的に形成されかつボロンの
イオン注入およびアニール処理によって深さ８〜10μｍ
のウエルが形成される。このウエルはセル用ウエル12,
ソース接合領域13,フィールドリミッティングリング14
と３種類形成される。前記MOSFET部３においてはセル用
ウエル12が設けられる。このセル用ウエル12は、MOSFET
部３において縦横にスポット的に多数整列配置形成され
る。セル用ウエル12のピッチ30〜40μｍ程度となる。フ
ィールドリミッティング領域２においては、その内側に
ソース接合領域13が設けられるとともに、外側には２段
に亘ってフィールドリミッティングリング14が設けられ
る。
つぎに、前記SiO2膜36は部分的にエッチング除去され
る。その後、第７図に示されるように、ウエハ35の主面
には熱酸化によって酸化膜38が形成される。この酸化膜
38は部分的にゲート酸化膜（ゲート絶縁膜）19となる。
この酸化膜38は1000Åの厚さとなっている。また、前記
酸化膜38および酸化膜38からSiO2膜36に亘って部分的に
多結晶シリコン層25が形成される。この多結晶シリコン
層25は部分的にゲート電極となる。
る。その後、第７図に示されるように、ウエハ35の主面
には熱酸化によって酸化膜38が形成される。この酸化膜
38は部分的にゲート酸化膜（ゲート絶縁膜）19となる。
この酸化膜38は1000Åの厚さとなっている。また、前記
酸化膜38および酸化膜38からSiO2膜36に亘って部分的に
多結晶シリコン層25が形成される。この多結晶シリコン
層25は部分的にゲート電極となる。
つぎに、前記多結晶シリコン層25およびSiO2膜36なら
びに図示しないホトレジスト膜をマスクとしてボロンが
n-形エピタキシャル成長層11の表面に打ち込まれかつア
ニール処理される。この結果、前記セル用ウエル12の周
縁には第８図に示されるように深さ３〜４μｍのｐ形領
域15が形成される。
びに図示しないホトレジスト膜をマスクとしてボロンが
n-形エピタキシャル成長層11の表面に打ち込まれかつア
ニール処理される。この結果、前記セル用ウエル12の周
縁には第８図に示されるように深さ３〜４μｍのｐ形領
域15が形成される。
つぎに、第９図に示されるように、前記酸化膜38のソ
ース領域形成領域およびフィールドリミッティング領域
２の最外周のアニュラリング形成領域にそれぞれ対応す
る領域が除去される。ついで、リンが打ち込まれかつア
ニール処理される。この結果、セル用ウエル12の表層部
にn+形のソース領域16が形成されるとともにフィールド
リミッティング領域２にはアニュラリング20が形成され
る。これらn+形領域は１μｍ前後の深さとなる。ソース
領域16の外側のｐ形領域15部分はチャネル17を構成す
る。前記ソース領域16およびｐ形領域15は酸化膜38をそ
れぞれマスクとして形成されるため自己整合（２重拡散
自己整合）となり、正確な寸法のチャネル17が形成され
る。
ース領域形成領域およびフィールドリミッティング領域
２の最外周のアニュラリング形成領域にそれぞれ対応す
る領域が除去される。ついで、リンが打ち込まれかつア
ニール処理される。この結果、セル用ウエル12の表層部
にn+形のソース領域16が形成されるとともにフィールド
リミッティング領域２にはアニュラリング20が形成され
る。これらn+形領域は１μｍ前後の深さとなる。ソース
領域16の外側のｐ形領域15部分はチャネル17を構成す
る。前記ソース領域16およびｐ形領域15は酸化膜38をそ
れぞれマスクとして形成されるため自己整合（２重拡散
自己整合）となり、正確な寸法のチャネル17が形成され
る。
つぎに、第10図に示されるように、不要な酸化膜38は
除去されるとともに新たにウエハ35の主面には部分的に
PSG膜からなる層間絶縁膜26が形成される。この結果、
前記ゲート酸化膜19は層間絶縁膜26によって被われる。
この状態では内周部のソース領域16を含むセル用ウエル
12,ソース接合領域13の一部，一部のフィールドリミッ
ティングリング14の一部，フィールドリミッティング領
域２の最外周部が露出する。
除去されるとともに新たにウエハ35の主面には部分的に
PSG膜からなる層間絶縁膜26が形成される。この結果、
前記ゲート酸化膜19は層間絶縁膜26によって被われる。
この状態では内周部のソース領域16を含むセル用ウエル
12,ソース接合領域13の一部，一部のフィールドリミッ
ティングリング14の一部，フィールドリミッティング領
域２の最外周部が露出する。
つぎに、第11図に示されるように、それぞれ前記露出
部に接触するようなソース電極27が設けられる。このソ
ース電極27は厚さ３〜４μｍのAl膜からなり、蒸着およ
び常用のエッチングによって第11図のようにパターニン
グされる。このソース電極27は前記ソース領域16および
ｐ形のセル用ウエル12に電気的に接触する。
部に接触するようなソース電極27が設けられる。このソ
ース電極27は厚さ３〜４μｍのAl膜からなり、蒸着およ
び常用のエッチングによって第11図のようにパターニン
グされる。このソース電極27は前記ソース領域16および
ｐ形のセル用ウエル12に電気的に接触する。
つぎに、第12図に示されるように、ウエハ35の主面に
は厚さ１μｍ程度のPSG膜28が形成される。このPSG膜28
はMOSFET部３は勿論のこととしてフィールドリミッティ
ング領域２をも被う。
は厚さ１μｍ程度のPSG膜28が形成される。このPSG膜28
はMOSFET部３は勿論のこととしてフィールドリミッティ
ング領域２をも被う。
つぎに、第13図に示されるように、前記フィールドリ
ミッティング領域２上には厚さ３〜４μｍのポリイミド
樹脂膜29が形成される。
ミッティング領域２上には厚さ３〜４μｍのポリイミド
樹脂膜29が形成される。
つぎに、ウエハ35はバックエッチされる。そしてバッ
クエッチされたウエハ35の裏面には、第２図に示される
ように１μｍ程度の厚さの銀からなるドレイン電極６が
形成される。
クエッチされたウエハ35の裏面には、第２図に示される
ように１μｍ程度の厚さの銀からなるドレイン電極６が
形成される。
つぎに、このウエハ35はその全域に電子線が照射され
かつアニール処理される。電子線の照射条件は、たとえ
ば、１〜2MeVのエネルギーで１×1015cm-2の粒子数を照
射する。また、アニールは300〜400℃で60分程度行われ
る。電子線の照射によって基体内にライフタイムキラー
が形成され、内蔵ダイオードの逆回復時間trrが短縮さ
れる。たとえば、内蔵ダイオードの逆回復時間trrは耐
圧500Vクラスの場合、通常の500ns程度から100〜110ns
に短縮でき、内蔵ダイオードをフライホイールダイオー
ドとして使用できるようになる。
かつアニール処理される。電子線の照射条件は、たとえ
ば、１〜2MeVのエネルギーで１×1015cm-2の粒子数を照
射する。また、アニールは300〜400℃で60分程度行われ
る。電子線の照射によって基体内にライフタイムキラー
が形成され、内蔵ダイオードの逆回復時間trrが短縮さ
れる。たとえば、内蔵ダイオードの逆回復時間trrは耐
圧500Vクラスの場合、通常の500ns程度から100〜110ns
に短縮でき、内蔵ダイオードをフライホイールダイオー
ドとして使用できるようになる。
また、前記電子線照射によってMOSFETの閾電圧Vth変
化するが、前記アニール処理によって電子線照射を行わ
ない場合の閾値電圧Vthのおよそ80〜90％まで回復す
る。また、この回復は、MOSFET部をポリイミド樹脂で被
っている場合には、閾電圧Vthの回復率は50〜68％と低
いが、MOSFET部３をPSG膜28で被う本実施例の場合は、
閾電圧Vthの回復率は80％〜90と高くなる。
化するが、前記アニール処理によって電子線照射を行わ
ない場合の閾値電圧Vthのおよそ80〜90％まで回復す
る。また、この回復は、MOSFET部をポリイミド樹脂で被
っている場合には、閾電圧Vthの回復率は50〜68％と低
いが、MOSFET部３をPSG膜28で被う本実施例の場合は、
閾電圧Vthの回復率は80％〜90と高くなる。
つぎに、前記ウエハ35は縦横に分離されて第１図に示
されるような半導体素子１が多数製造される。
されるような半導体素子１が多数製造される。
なお、内蔵ダイオードの逆回復時間trrを短縮させる
ための電子線照射およびアニール処理は、処理以後に再
度熱が加わると変化してしまうことから、MOSFET部が形
成され、パッシベーション膜や各電極が形成され、ウエ
ハ35が分割される前の最終工程で行われる。すなわち、
電子線照射およびアニール処理は熱を伴う最終処理が行
われた後に行う。
ための電子線照射およびアニール処理は、処理以後に再
度熱が加わると変化してしまうことから、MOSFET部が形
成され、パッシベーション膜や各電極が形成され、ウエ
ハ35が分割される前の最終工程で行われる。すなわち、
電子線照射およびアニール処理は熱を伴う最終処理が行
われた後に行う。
このような半導体素子１は、第14図に示されるような
パッケージ39に組み込まれ半導体装置40となる。この半
導体装置40の組立にあっては、特に図示はしないが、リ
ードフレームが用いられ、このリードフレームのヘッダ
41上に半導体素子１が固定される。また、固定された半
導体素子１の電極、換言するならば、ゲート用ワイヤボ
ンディングパッド４とソース用ワイヤボンディングパッ
ド５とこれに対応するリードフレームのリード42は図示
しない導電性のワイヤで接続され、かつヘッダ41の一
部，半導体素子1,リード42の内端，ワイヤ等は絶縁性の
樹脂、たとえばエポキシ樹脂で封止（モールド）され
る。また、モールド後は、不要なリードフレーム部分は
切断除去されて、第14図に示されるような半導体装置40
となる。このモールドにおいて、前記半導体素子１の周
縁部分、すなわち、フィールドリミッティング領域２は
レジンと密着性が良い樹脂（ポリイミド樹脂）で被われ
ていることから、レジンと半導体素子１との接着性が良
好となり耐湿性が向上する。
パッケージ39に組み込まれ半導体装置40となる。この半
導体装置40の組立にあっては、特に図示はしないが、リ
ードフレームが用いられ、このリードフレームのヘッダ
41上に半導体素子１が固定される。また、固定された半
導体素子１の電極、換言するならば、ゲート用ワイヤボ
ンディングパッド４とソース用ワイヤボンディングパッ
ド５とこれに対応するリードフレームのリード42は図示
しない導電性のワイヤで接続され、かつヘッダ41の一
部，半導体素子1,リード42の内端，ワイヤ等は絶縁性の
樹脂、たとえばエポキシ樹脂で封止（モールド）され
る。また、モールド後は、不要なリードフレーム部分は
切断除去されて、第14図に示されるような半導体装置40
となる。このモールドにおいて、前記半導体素子１の周
縁部分、すなわち、フィールドリミッティング領域２は
レジンと密着性が良い樹脂（ポリイミド樹脂）で被われ
ていることから、レジンと半導体素子１との接着性が良
好となり耐湿性が向上する。
このような実施例によれば、つぎのような効果が得ら
れる。
れる。
（１）本発明の半導体装置の製造方法によって製造され
た半導体装置にあっては、半導体素子のフィールドリミ
ッティング領域にパッケージを構成するレジンとの密着
性が良好なポリイミド樹脂が設けられていることから、
耐湿性が向上するという効果が得られる。
た半導体装置にあっては、半導体素子のフィールドリミ
ッティング領域にパッケージを構成するレジンとの密着
性が良好なポリイミド樹脂が設けられていることから、
耐湿性が向上するという効果が得られる。
（２）本発明の半導体装置の製造方法における半導体素
子の製造においては、パッシベーション膜としてポリイ
ミド樹脂を使用しているが、内蔵ダイオードの逆回復時
間trrをコントロールするための電子線照射およびアニ
ール処理においてMOSFETの閾電圧Vthの回復を阻害する
ポリイミド樹脂はMOSFET部には設けられず、閾電圧Vth
の回復性の良好なPSG膜をMOSFET部のパッシベーション
膜として使用した構造となっていることから、内蔵ダイ
オードの逆回復時間trrの短縮およびMOSFETの閾電圧Vth
の順調な回復を得ることができるという効果が得られ
る。
子の製造においては、パッシベーション膜としてポリイ
ミド樹脂を使用しているが、内蔵ダイオードの逆回復時
間trrをコントロールするための電子線照射およびアニ
ール処理においてMOSFETの閾電圧Vthの回復を阻害する
ポリイミド樹脂はMOSFET部には設けられず、閾電圧Vth
の回復性の良好なPSG膜をMOSFET部のパッシベーション
膜として使用した構造となっていることから、内蔵ダイ
オードの逆回復時間trrの短縮およびMOSFETの閾電圧Vth
の順調な回復を得ることができるという効果が得られ
る。
（３）上記（２）により、本発明の半導体素子は内蔵ダ
イオードをフライホイールダイオードとして使用できる
ようになるという効果が得られる。
イオードをフライホイールダイオードとして使用できる
ようになるという効果が得られる。
（４）上記（１）〜（３）により、本発明によれば高速
スイッチング用MOSFETを提供できるという相乗効果が得
られる。
スイッチング用MOSFETを提供できるという相乗効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第15図に示
されるように、ポリイミド樹脂膜29からなるパッシベー
ション膜を、MOSFET部３には設けず、ソース電極27を露
出させ、フィールドリミッティング領域２のみに設ける
構造としても前記実施例同様な効果が得られる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第15図に示
されるように、ポリイミド樹脂膜29からなるパッシベー
ション膜を、MOSFET部３には設けず、ソース電極27を露
出させ、フィールドリミッティング領域２のみに設ける
構造としても前記実施例同様な効果が得られる。
また、第16図に示されるように、フィールドリミッテ
ィング領域２にはパッシベーション膜としてポリイミド
樹脂膜29を、MOSFET部３にはPSG膜28を設け、電子線照
射によるライフタイムコントロールと、アニール処理に
よるMOSFETの閾電圧Vthの回復の効果を、それぞれパッ
シベーション膜の違いで得るようにしても良い。
ィング領域２にはパッシベーション膜としてポリイミド
樹脂膜29を、MOSFET部３にはPSG膜28を設け、電子線照
射によるライフタイムコントロールと、アニール処理に
よるMOSFETの閾電圧Vthの回復の効果を、それぞれパッ
シベーション膜の違いで得るようにしても良い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である縦型MOSFETの製造
技術に適用した場合について説明したが、それに限定さ
れるものではない。すなわち、前記電子線照射に代え
て、中性子線の照射や重金属の拡散としても前記実施例
同様な効果が得られる。
明をその背景となった利用分野である縦型MOSFETの製造
技術に適用した場合について説明したが、それに限定さ
れるものではない。すなわち、前記電子線照射に代え
て、中性子線の照射や重金属の拡散としても前記実施例
同様な効果が得られる。
本発明は少なくとも内蔵ダイオードを有する半導体素
子の製造には適用できる。
子の製造には適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
本発明のMOSFETを有する半導体装置の製造方法におい
ては、電子線照射およびアニール処理によって内蔵ダイ
オードの逆回復時間の低減処理が行なわれるが、アニー
ル処理によるMOSFETの閾電圧値の回復率を低くするパッ
シベーション膜としてのポリイミド樹脂はMOSFET部の領
域には設けず、半導体素子の周縁部分にのみ設けられて
いる。したがって、アニール処理によるMOSFETの閾電圧
値の回復率が高くなる。
ては、電子線照射およびアニール処理によって内蔵ダイ
オードの逆回復時間の低減処理が行なわれるが、アニー
ル処理によるMOSFETの閾電圧値の回復率を低くするパッ
シベーション膜としてのポリイミド樹脂はMOSFET部の領
域には設けず、半導体素子の周縁部分にのみ設けられて
いる。したがって、アニール処理によるMOSFETの閾電圧
値の回復率が高くなる。
第１図は本発明の一実施例によるパワーMOSFETの模式的
平面図、 第２図は同じくパワーMOSFETの要部を示す断面図、 第３図は同じくパワーMOSFETの等価回路図、 第４図は本発明の一実施例によるパワーMOSFETの製造方
法を示すフローチャート、 第５図は同じくパワーMOSFETの製造において使用するウ
エハの一部の断面図、 第６図は同じくｐウエルが形成されたウエハの断面図、 第７図は同じくゲート酸化膜が形成されたウエハの断面
図、 第８図は同じくｐ領域が形成されたウエハの断面図、 第９図は同じくソース領域が形成されたウエハの断面
図、 第10図は同じく層間絶縁膜が形成されたウエハの断面
図、 第11図は同じくソース電極が形成されたウエハの断面
図、 第12図は同じくPSG膜が形成されたウエハの断面図、 第13図は同じくポリイミド樹脂膜が形成されたウエハの
断面図、 第14図は本発明による半導体装置の外観を示す斜視図、 第15図は本発明の他の実施例によるパワーMOSFETの要部
を示す断面図、 第16図は本発明の他の実施例によるパワーMOSFETの要部
を示す断面図である。 １……半導体素子（チップ）、２……フィールドリミッ
ティング領域、３……MOSFET部、４……ゲート用ワイヤ
ボンディングパッド、５……ソース用ワイヤボンディン
グパッド、６……ドレイン電極、10……半導体基体（半
導体基板）、11……n-形エピタキシャル成長層、12……
セル用ウエル、13……ソース接合領域、14……フィール
ドリミッティングリング、15……ｐ形領域、16……ソー
ス領域、17……チャネル、18……フィールド酸化膜、19
……ゲート酸化膜、20……アニュラリング、25……多結
晶シリコン層、26……層間絶縁膜、27……ソース電極、
28……PSG膜、29……ポリイミド樹脂膜、30……内蔵ダ
イオード、36……SiO2膜、38……酸化膜、39……パッケ
ージ、40……半導体装置、41……ヘッダ、42……リー
ド。
平面図、 第２図は同じくパワーMOSFETの要部を示す断面図、 第３図は同じくパワーMOSFETの等価回路図、 第４図は本発明の一実施例によるパワーMOSFETの製造方
法を示すフローチャート、 第５図は同じくパワーMOSFETの製造において使用するウ
エハの一部の断面図、 第６図は同じくｐウエルが形成されたウエハの断面図、 第７図は同じくゲート酸化膜が形成されたウエハの断面
図、 第８図は同じくｐ領域が形成されたウエハの断面図、 第９図は同じくソース領域が形成されたウエハの断面
図、 第10図は同じく層間絶縁膜が形成されたウエハの断面
図、 第11図は同じくソース電極が形成されたウエハの断面
図、 第12図は同じくPSG膜が形成されたウエハの断面図、 第13図は同じくポリイミド樹脂膜が形成されたウエハの
断面図、 第14図は本発明による半導体装置の外観を示す斜視図、 第15図は本発明の他の実施例によるパワーMOSFETの要部
を示す断面図、 第16図は本発明の他の実施例によるパワーMOSFETの要部
を示す断面図である。 １……半導体素子（チップ）、２……フィールドリミッ
ティング領域、３……MOSFET部、４……ゲート用ワイヤ
ボンディングパッド、５……ソース用ワイヤボンディン
グパッド、６……ドレイン電極、10……半導体基体（半
導体基板）、11……n-形エピタキシャル成長層、12……
セル用ウエル、13……ソース接合領域、14……フィール
ドリミッティングリング、15……ｐ形領域、16……ソー
ス領域、17……チャネル、18……フィールド酸化膜、19
……ゲート酸化膜、20……アニュラリング、25……多結
晶シリコン層、26……層間絶縁膜、27……ソース電極、
28……PSG膜、29……ポリイミド樹脂膜、30……内蔵ダ
イオード、36……SiO2膜、38……酸化膜、39……パッケ
ージ、40……半導体装置、41……ヘッダ、42……リー
ド。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/312
Claims (5)
- 【請求項１】半導体装置の製造方法であって、 （ａ）半導体基板の表面に形成された第１導電型の第１
半導体領域と、 前記第１半導体領域の第１部分に形成され、かつ、前記
第１導電型と反対の第２導電型の第２半導体領域であっ
て、MOSFETのチャンネル形成領域として用いられる第２
半導体領域と、 前記第２半導体領域の表面に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成され、かつ、その一部が前記
第２半導体領域と重なるように形成された前記MOSFETの
ゲート電極と、 前記第２半導体領域中に形成され、かつ一部が前記ゲー
ト電極下に位置する第１導電型の第３半導体領域であっ
て、前記MOSFETのソース領域として用いられる第３半導
体領域と、 前記第１部分と異なる前記第１半導体領域の第２部分
に、前記第１部分を平面的に囲むように形成された第２
導電型の第４半導体領域と、 前記第４半導体領域を覆い、かつ、前記第２半導体領域
を覆わないように形成された有機材料からなる第１絶縁
膜とからなる半導体装置を準備する工程と、 （ｂ）前記半導体基板に対して電子線や中性子を照射ま
たは重金属の拡散を行う工程と、 （ｃ）前記工程（ｂ）の後、前記半導体基板に対して熱
処理を施す工程と、 （ｄ）前記工程（ｃ）の後、樹脂封止パッケージを形成
するために、前記半導体基板を樹脂封止する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１において、前記第１絶縁膜は、ポ
リイミド樹脂からなることを特徴とする半導体装置の製
造方法。 - 【請求項３】請求項１において、前記第４半導体領域
は、前記MOSFETのフィールドリミッティング領域として
用いられることを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１において、前記半導体基板は、第
１導電型であり、かつ、前記MOSFETのドレイン領域とし
て用いられることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項４において、前記MOSFETは、縦型MO
SFETであることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240167A JP2908818B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
| US07/582,583 US5196354A (en) | 1989-09-18 | 1990-09-14 | Method of manufacturing semiconductor device with controlled carrier lifetime |
| KR1019900014659A KR100187735B1 (ko) | 1989-09-18 | 1990-09-17 | 캐리어 라이프타임을 제어하는 반도체 디바이스 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240167A JP2908818B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03102876A JPH03102876A (ja) | 1991-04-30 |
| JP2908818B2 true JP2908818B2 (ja) | 1999-06-21 |
Family
ID=17055490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240167A Expired - Lifetime JP2908818B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5196354A (ja) |
| JP (1) | JP2908818B2 (ja) |
| KR (1) | KR100187735B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
| JP2870402B2 (ja) * | 1994-03-10 | 1999-03-17 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ |
| JP3275536B2 (ja) * | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5545915A (en) * | 1995-01-23 | 1996-08-13 | Delco Electronics Corporation | Semiconductor device having field limiting ring and a process therefor |
| JP3206374B2 (ja) * | 1995-06-19 | 2001-09-10 | 松下電器産業株式会社 | 回路機能ブロックの信頼性試験方法 |
| JP3484462B2 (ja) * | 1996-04-11 | 2004-01-06 | 株式会社ルネサステクノロジ | フローティングｓｏｉ−ｍｏｓｆｅｔの寿命を予測する方法 |
| US6073082A (en) * | 1996-04-11 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Method of estimating lifetime of floating SOI-MOSFET |
| TW393688B (en) * | 1998-01-05 | 2000-06-11 | United Microelectronics Corp | Manufacturing method for the neutron irradiation encoding of ROM |
| JP2000258495A (ja) * | 1999-03-12 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体デバイス試験装置 |
| TWI226139B (en) | 2002-01-31 | 2005-01-01 | Osram Opto Semiconductors Gmbh | Method to manufacture a semiconductor-component |
| JP3914785B2 (ja) * | 2002-02-20 | 2007-05-16 | 新電元工業株式会社 | ダイオード素子 |
| JP4662918B2 (ja) * | 2003-01-31 | 2011-03-30 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 半導体構成素子の製造のための方法 |
| US20060180804A1 (en) * | 2003-01-31 | 2006-08-17 | Peter Stauss | Thin-film semiconductor component and production method for said component |
| JP2010118548A (ja) | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP5631038B2 (ja) * | 2010-04-01 | 2014-11-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156343A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS62219664A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | Ｍｏｓ型半導体素子の製造方法 |
-
1989
- 1989-09-18 JP JP1240167A patent/JP2908818B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-14 US US07/582,583 patent/US5196354A/en not_active Expired - Lifetime
- 1990-09-17 KR KR1019900014659A patent/KR100187735B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100187735B1 (ko) | 1999-06-01 |
| JPH03102876A (ja) | 1991-04-30 |
| US5196354A (en) | 1993-03-23 |
| KR910007144A (ko) | 1991-04-30 |
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