JPH03173180A - 半導体素子 - Google Patents
半導体素子Info
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- JPH03173180A JPH03173180A JP1310642A JP31064289A JPH03173180A JP H03173180 A JPH03173180 A JP H03173180A JP 1310642 A JP1310642 A JP 1310642A JP 31064289 A JP31064289 A JP 31064289A JP H03173180 A JPH03173180 A JP H03173180A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアニユラリングを有する半導体素子、特にＭ
ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ＊
１ｃｏａｄｕｃｔｏｒＦｉｅｌｄ ｌ！ｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）部を有しかつ周辺部（フィールド
リミッティング領域）にアニユラリングを有する半導体
素子に関する。
ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ＊
１ｃｏａｄｕｃｔｏｒＦｉｅｌｄ ｌ！ｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）部を有しかつ周辺部（フィールド
リミッティング領域）にアニユラリングを有する半導体
素子に関する。
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッ
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーＭＯＳＦＥＴについては、たとえ
ば、日刊工業新聞社、昭和６３年１０月２４日発行、「
パワーＭＯＳＦＥＴの応用技術ＪＰ５５〜Ｐ６０に記載
されている。また、特開昭５８−２５２６４号公報には
、耐圧向上のために周辺部に基板と同じ導電型でかつ基
板の不純物濃度よりも濃度が高いＮ十形領域（アニユラ
リング）が設けられた構造が開示されている。なお、同
文献には、Ｎ十形領域はＭＯＳＦＥＴのＮ÷形のソース
領域と同時に形成されかつその深さは１μｍである四記
載されている。
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーＭＯＳＦＥＴについては、たとえ
ば、日刊工業新聞社、昭和６３年１０月２４日発行、「
パワーＭＯＳＦＥＴの応用技術ＪＰ５５〜Ｐ６０に記載
されている。また、特開昭５８−２５２６４号公報には
、耐圧向上のために周辺部に基板と同じ導電型でかつ基
板の不純物濃度よりも濃度が高いＮ十形領域（アニユラ
リング）が設けられた構造が開示されている。なお、同
文献には、Ｎ十形領域はＭＯＳＦＥＴのＮ÷形のソース
領域と同時に形成されかつその深さは１μｍである四記
載されている。
従来のパワーＭＯＳＦＥＴプロセスでは、アニユラリン
グとＭＯＳＦＥＴのｎ◆形のソース領域は不純物拡散工
程で同時に形成されており、その深さは１〜２μｍ程度
となり、不純物濃度も１０９〜１０”・ｃ ｍ−’とな
っている。
グとＭＯＳＦＥＴのｎ◆形のソース領域は不純物拡散工
程で同時に形成されており、その深さは１〜２μｍ程度
となり、不純物濃度も１０９〜１０”・ｃ ｍ−’とな
っている。
一方、パワーＭＯＳＦＥＴも他の半導体素子と同様によ
り高耐圧なものが要請されている。
り高耐圧なものが要請されている。
本発明者は、パワーＭＯＳＦＥＴの高耐圧化の研究の段
階で、従来のような１〜２μｍの深さのアニユラリング
を有する半導体素子は、Ｖ Ｄｉ３が１２００Ｖ程度で
は特性不良を起こし難いが、Ｖｓｓｓが１５００Ｖと高
くなると特性不良が発生することをｉ１１認した。すな
わち、高温逆バイアス試験（試験温度１２５°Ｃ９大気
中、Ｖｌｌｓｓ”’１５００ｖ、試験時間＝ｔｏｏｏ時
間）では、耐圧がチャネル波形となり、リーク電流が増
大し、特性不良を起こすことが分かった。
階で、従来のような１〜２μｍの深さのアニユラリング
を有する半導体素子は、Ｖ Ｄｉ３が１２００Ｖ程度で
は特性不良を起こし難いが、Ｖｓｓｓが１５００Ｖと高
くなると特性不良が発生することをｉ１１認した。すな
わち、高温逆バイアス試験（試験温度１２５°Ｃ９大気
中、Ｖｌｌｓｓ”’１５００ｖ、試験時間＝ｔｏｏｏ時
間）では、耐圧がチャネル波形となり、リーク電流が増
大し、特性不良を起こすことが分かった。
これは、従来のアニユラリングがトランジスタ形成のた
めの不純物拡散と同工程で行われる故に、その深さや不
純物濃度がトランジスタ構成のための条件によって規制
されることによる。
めの不純物拡散と同工程で行われる故に、その深さや不
純物濃度がトランジスタ構成のための条件によって規制
されることによる。
本発明の目的は、超高耐圧なパワーＭＯＳＦＥＴを提供
することにある。
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
（課題を解決するための手段）
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の半導体素子は中央部に多数の縦型パ
ワーＭＯＳＦＥＴが設けられているとともに、周辺部に
はアニユラリングが設けられているが、前記アニユラリ
ングは前記ＭＯＳ Ｆ ＥＴのソース領域形成工程とは
別の工程で形成されるため、十数μｍと深く形成される
とともに、その不純物濃度もソース領域の不純物濃度よ
りも高く形成されている。
ワーＭＯＳＦＥＴが設けられているとともに、周辺部に
はアニユラリングが設けられているが、前記アニユラリ
ングは前記ＭＯＳ Ｆ ＥＴのソース領域形成工程とは
別の工程で形成されるため、十数μｍと深く形成される
とともに、その不純物濃度もソース領域の不純物濃度よ
りも高く形成されている。
上記した手段によれば、本発明のＭＯＳＦＥＴを有する
半導体素子は、周辺部に設けられたアニユラリングが深
くかつ高不純物濃度となっていることから、フィールド
リミッティング領域上の絶ｇ膜表面が汚染物質でイオン
化されても、アニユラリングが反転し難くなり、リーク
電流の発生が抑止でき、従来に比較してより高耐圧なも
のとなる。
半導体素子は、周辺部に設けられたアニユラリングが深
くかつ高不純物濃度となっていることから、フィールド
リミッティング領域上の絶ｇ膜表面が汚染物質でイオン
化されても、アニユラリングが反転し難くなり、リーク
電流の発生が抑止でき、従来に比較してより高耐圧なも
のとなる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例によるパワーＭＯＳＦＥＴを
有する半導体素子の一部を示す断面図、第２図は同じく
半導体素子の模式的平面図、第３図は同じく半導体素子
の製造工程を示すフローチャート、第４図〜第７図は同
じく半導体素子の製造各工程における断面図であって、
第４図はウェハの一部を示す断面図、第５図はｐウェル
が形成されかつゲート酸化膜が形成されたウェハの断面
図、第６図はソース領域が形成されかつ層間絶縁膜が設
けられたウェハの断面図、第７図はソース電極が設けら
れかつパンシベーシジン膜が設けられた半導体素子の断
面図である。
有する半導体素子の一部を示す断面図、第２図は同じく
半導体素子の模式的平面図、第３図は同じく半導体素子
の製造工程を示すフローチャート、第４図〜第７図は同
じく半導体素子の製造各工程における断面図であって、
第４図はウェハの一部を示す断面図、第５図はｐウェル
が形成されかつゲート酸化膜が形成されたウェハの断面
図、第６図はソース領域が形成されかつ層間絶縁膜が設
けられたウェハの断面図、第７図はソース電極が設けら
れかつパンシベーシジン膜が設けられた半導体素子の断
面図である。
本発明のパワーＭＯＳＦＥＴを構成する半導体素子（チ
ップ）１は、第２図に示されるように外観的には一定の
厚さを有する矩形板構造となっている。半導体素子ｌは
、平面的に見てクロスハツチングで示される周縁がフィ
ールドリミッティング領域２となり、このフィールドリ
ミッティング領域２の内側のハツチングで示される領域
が縦型のＭＯＳＦＥＴが多数形成されるＭＯＳＦＥＴ部
３となっている。このＭＯ５ＦＥＴ部３には、後述する
が縦型ＭＯ５ＦＥＴが縦横に多数形成されている。また
、前記ＭＯＳＦＥＴ部３の左右端中央の空白の矩形部分
は、ゲート（Ｇ）用ワイヤポンディングパッド４．ソー
ス（Ｓ）用ワイヤポンディングパッド５となっている。
ップ）１は、第２図に示されるように外観的には一定の
厚さを有する矩形板構造となっている。半導体素子ｌは
、平面的に見てクロスハツチングで示される周縁がフィ
ールドリミッティング領域２となり、このフィールドリ
ミッティング領域２の内側のハツチングで示される領域
が縦型のＭＯＳＦＥＴが多数形成されるＭＯＳＦＥＴ部
３となっている。このＭＯ５ＦＥＴ部３には、後述する
が縦型ＭＯ５ＦＥＴが縦横に多数形成されている。また
、前記ＭＯＳＦＥＴ部３の左右端中央の空白の矩形部分
は、ゲート（Ｇ）用ワイヤポンディングパッド４．ソー
ス（Ｓ）用ワイヤポンディングパッド５となっている。
また、同図では示されていないが、チップ１の裏面はド
レイン電極６（第１図参照）となっている。
レイン電極６（第１図参照）となっている。
半導体素子１は、第１図に示されるような断面構造とな
っている。同図は中央部に縦横に複数のｎチャンネル縦
型ＭＯＳＦＥＴ （絶縁ゲートトランジスタ）を存する
半導体素子１の一部を示す断面図である。二点鎖線から
左側の領域Ａが半導体素子ｌの中央部分であってＭＯＳ
ＦＥＴ部３が形成されている領域であり、右側の領域Ｂ
が半導体素子１の周辺部分であってフィールドリミッテ
ィング領域２である。
っている。同図は中央部に縦横に複数のｎチャンネル縦
型ＭＯＳＦＥＴ （絶縁ゲートトランジスタ）を存する
半導体素子１の一部を示す断面図である。二点鎖線から
左側の領域Ａが半導体素子ｌの中央部分であってＭＯＳ
ＦＥＴ部３が形成されている領域であり、右側の領域Ｂ
が半導体素子１の周辺部分であってフィールドリミッテ
ィング領域２である。
このような縦型パワーＭＯＳ Ｆ ＥＴは、第１図に示
されるように、厚さ１５０μｍ程度のｎ−形シリコン（
Ｓｌ）の半導体基体（半導体基板）１１の主面に形成さ
れている。半導体基体ｌｌの裏面にはｎ◆形拡散層ＩＯ
が設けられている。このｎ１形拡散層ＩＯはその厚さが
耐圧によって選択されるが、１５０μｍ程度の厚さとな
っている。
されるように、厚さ１５０μｍ程度のｎ−形シリコン（
Ｓｌ）の半導体基体（半導体基板）１１の主面に形成さ
れている。半導体基体ｌｌの裏面にはｎ◆形拡散層ＩＯ
が設けられている。このｎ１形拡散層ＩＯはその厚さが
耐圧によって選択されるが、１５０μｍ程度の厚さとな
っている。
前記ｎ−形半導体基体１１の表層部にはｐ形のウェルが
設けられている。ウェルはＦＥＴセルを構成するための
深さ１５μｍの複数のセル用ウェル１２と、チップの周
囲に配設されかつ前記セル用ウェル１２と等電位となる
深さ１５μｍのソース接合領域１３と、前記ソース接合
領域１３の外側に３段に亘って設けられた深さ３３μｍ
のフィールドリミッティングリング（ＦＬＲ）１４とか
らなっている。これらＦＬＲ１４は、前記ソース接合領
域１３からたとえば９０μｍピ、チで配設されていると
ともに、ＦＬＲ１４同士の間隔は２４μｍとなっている
。
設けられている。ウェルはＦＥＴセルを構成するための
深さ１５μｍの複数のセル用ウェル１２と、チップの周
囲に配設されかつ前記セル用ウェル１２と等電位となる
深さ１５μｍのソース接合領域１３と、前記ソース接合
領域１３の外側に３段に亘って設けられた深さ３３μｍ
のフィールドリミッティングリング（ＦＬＲ）１４とか
らなっている。これらＦＬＲ１４は、前記ソース接合領
域１３からたとえば９０μｍピ、チで配設されていると
ともに、ＦＬＲ１４同士の間隔は２４μｍとなっている
。
また、前記セル用ウェル１２の表層部にはこのセル用ウ
ェル１２の端から張り出すようにｐ影領域１５が設けら
れている。このｐ ｉｆｉ ８Ｎ域１５は７〜８μｍ程
度の深さとなっている。前記セル用ウェル１２の表層部
にはリング状に深さ１〜２μｍ程度のｎ◆形からなるソ
ース領域１６が設けられている。そして、前記ソース領
域１６の端のｐ影領域１５の表層部がＭＯＳＦＥＴのチ
ャネル１７を構成するようになる。また、前記半導体基
体ｌｌ上には、厚さが１〜２μｍ程度の絶縁膜やリンシ
リケート膜（ＰＳＧＷＡ）からなる厚いフィールド絶縁
膜（フィールド酸化膜）１８と、これに連なる厚さが１
０００人程度のＳｉｎ、膜からなる薄いゲート絶縁膜（
ゲート酸化膜）１９が設けられている。前記フィールド
酸化膜１８はソース接合領域１３およびフィールドリミ
ッティングリング１４上に延在する。また、最外周のセ
ル用ウェル１２部分におけるゲート酸化ｆｉ１９はソー
ス接合領域１３上にまで及んでいる。
ェル１２の端から張り出すようにｐ影領域１５が設けら
れている。このｐ ｉｆｉ ８Ｎ域１５は７〜８μｍ程
度の深さとなっている。前記セル用ウェル１２の表層部
にはリング状に深さ１〜２μｍ程度のｎ◆形からなるソ
ース領域１６が設けられている。そして、前記ソース領
域１６の端のｐ影領域１５の表層部がＭＯＳＦＥＴのチ
ャネル１７を構成するようになる。また、前記半導体基
体ｌｌ上には、厚さが１〜２μｍ程度の絶縁膜やリンシ
リケート膜（ＰＳＧＷＡ）からなる厚いフィールド絶縁
膜（フィールド酸化膜）１８と、これに連なる厚さが１
０００人程度のＳｉｎ、膜からなる薄いゲート絶縁膜（
ゲート酸化膜）１９が設けられている。前記フィールド
酸化膜１８はソース接合領域１３およびフィールドリミ
ッティングリング１４上に延在する。また、最外周のセ
ル用ウェル１２部分におけるゲート酸化ｆｉ１９はソー
ス接合領域１３上にまで及んでいる。
一方、前記フィールドリミッティング領域２の最外周部
分には、１５μｍ程度の深さのｎ◆形のアニユラリング
２０が設けられている。このアニユラリング２０は、従
来構造と異なり、その不純物濃度がｘＱｆｆｉ６〜１０
”ｃｍ−３となり、不純物濃度カ月０１９〜１０”ｃｍ
−’となる前記ソース領域１６よりも高くなっている。
分には、１５μｍ程度の深さのｎ◆形のアニユラリング
２０が設けられている。このアニユラリング２０は、従
来構造と異なり、その不純物濃度がｘＱｆｆｉ６〜１０
”ｃｍ−３となり、不純物濃度カ月０１９〜１０”ｃｍ
−’となる前記ソース領域１６よりも高くなっている。
また、このアニユラリング２０は、前記のように従来と
異なって、深さ１〜２μｍのソース領域１６に対して、
１５μｍと遥かに深く形成されている。
異なって、深さ１〜２μｍのソース領域１６に対して、
１５μｍと遥かに深く形成されている。
他方、前記ゲート酸化膜１９およびこれに連なる一部の
フィールド酸化膜１８上には、厚さ４５００人の多結晶
シリコン層２５が設けられている。
フィールド酸化膜１８上には、厚さ４５００人の多結晶
シリコン層２５が設けられている。
この多結晶シリコン層２５はゲート電極となる。
また、前記多結晶シリコン層２５は層間絶縁Ｗｉ２６で
被われている。この眉間絶縁膜２６はソース領域１６の
内側表面部分をも被っている。
被われている。この眉間絶縁膜２６はソース領域１６の
内側表面部分をも被っている。
また、ｎ−形半導体基体１１の表面には厚さ３〜４μｍ
のＡｌｌで構成されるソース電極２７が設けられている
。このソース電極２７は前記ソース領域１６およびセル
用ウェル１２ならびにソース接合領域１３と電気的に導
通状態となっている。
のＡｌｌで構成されるソース電極２７が設けられている
。このソース電極２７は前記ソース領域１６およびセル
用ウェル１２ならびにソース接合領域１３と電気的に導
通状態となっている。
また、前記アニユラリング２０上には厚さ３〜４μｍの
Ａｉで構成される導体層２８が設けられている。この導
体層２８は前記ｎ÷形拡散層１０と電気的に接続されて
いる。
Ａｉで構成される導体層２８が設けられている。この導
体層２８は前記ｎ÷形拡散層１０と電気的に接続されて
いる。
さらに、前記半導体素子ｌの主面全域には厚さ１μｍ程
度のリンシリケートガラス（ＰＳＧ）膜等からなるパッ
シベーション膜２９が形成されている。
度のリンシリケートガラス（ＰＳＧ）膜等からなるパッ
シベーション膜２９が形成されている。
このような半導体素子１にあっては、パッシベーション
膜２９上に付着した水分を含む異物に起因してイオンが
発生し、このイオンに基づいて半導体表面が反転化しよ
うとする場合、この実施例のアニユラリング２０はその
深さおよび不純物濃度が従来に比較して大幅に大きいた
め、導電型の反転化は阻止される。したがって、耐圧の
高い半導体素子１．！：なる。たとえば、この半導体素
子ｌにおいては、ｖ １ｌｓｓを１５００Ｖとした高温
逆バイアス試験（試験温度１２５°Ｃ３大気中、試験時
間−１０００時間）でもリーク電流の増大は発生しなか
った。
膜２９上に付着した水分を含む異物に起因してイオンが
発生し、このイオンに基づいて半導体表面が反転化しよ
うとする場合、この実施例のアニユラリング２０はその
深さおよび不純物濃度が従来に比較して大幅に大きいた
め、導電型の反転化は阻止される。したがって、耐圧の
高い半導体素子１．！：なる。たとえば、この半導体素
子ｌにおいては、ｖ １ｌｓｓを１５００Ｖとした高温
逆バイアス試験（試験温度１２５°Ｃ３大気中、試験時
間−１０００時間）でもリーク電流の増大は発生しなか
った。
つぎに、半導体素子１の製造方法について第４図〜第７
図を参照しながら説明する。半導体素子１は第３図のフ
ローチャートで示されるように、ウェハ用意、Ｐウェル
形成、アニユラリング形成。
図を参照しながら説明する。半導体素子１は第３図のフ
ローチャートで示されるように、ウェハ用意、Ｐウェル
形成、アニユラリング形成。
ゲート酸化膜形成、ゲート電極形成、ｐ影領域形成、ソ
ース領域形成、眉間絶縁膜形成、ソース電橋形成、パシ
シベーシッン膜形成、バックエッチ。
ース領域形成、眉間絶縁膜形成、ソース電橋形成、パシ
シベーシッン膜形成、バックエッチ。
ドレイン電極形成、チップ化の各工程を経て製造される
。
。
最初に第４図に示されるように、ｎ◆形拡散層１０を有
するｎ″″形半導体基体（半導体基板）１１が用意され
る。前記半導体基体１１はその不純物濃度が１０Ｉ１０
ｌ５’程度となるとともに、ｎ０形拡散層１０の不純物
濃度ば１０”ｃｍ−’程度となっている。なお、前記半
導体基体１１の厚さは１５０ｔＩｍ、ｎ◆形拡散層１０
の厚さは１５０μｍとなり、全体としても３００μｍと
薄くかつ大きいことから、以後ウェハ３５と呼称する。
するｎ″″形半導体基体（半導体基板）１１が用意され
る。前記半導体基体１１はその不純物濃度が１０Ｉ１０
ｌ５’程度となるとともに、ｎ０形拡散層１０の不純物
濃度ば１０”ｃｍ−’程度となっている。なお、前記半
導体基体１１の厚さは１５０ｔＩｍ、ｎ◆形拡散層１０
の厚さは１５０μｍとなり、全体としても３００μｍと
薄くかつ大きいことから、以後ウェハ３５と呼称する。
つぎに、第５図に示されるように、前記ウェハ３５の主
面にはそれぞれ数段に亘る拡散およびアニール処理によ
って、いずれも不純物濃度がＩＯ”ｃｍ−’程度のＰ形
となるセル用ウェル１２．ソース接合領域１３．フィー
ルドリミッティングリング（ＦＬＲ）１４が形成される
。前記セル用ウェル１２は半導体素子１の中央部に縦横
に規則正しく多数段けられ、ソース接合領域１３は前記
セル用ウェル１２の外側に設けられる。また、前記ＦＬ
Ｒ１４は前記セル用ウェル１２群を取り囲むようにソー
ス接合領域１３の外側に３段に亘って設けられる。前記
セル用ウェル１２およびソース接合領域１３は１５μｍ
程度の深さに形成される。
面にはそれぞれ数段に亘る拡散およびアニール処理によ
って、いずれも不純物濃度がＩＯ”ｃｍ−’程度のＰ形
となるセル用ウェル１２．ソース接合領域１３．フィー
ルドリミッティングリング（ＦＬＲ）１４が形成される
。前記セル用ウェル１２は半導体素子１の中央部に縦横
に規則正しく多数段けられ、ソース接合領域１３は前記
セル用ウェル１２の外側に設けられる。また、前記ＦＬ
Ｒ１４は前記セル用ウェル１２群を取り囲むようにソー
ス接合領域１３の外側に３段に亘って設けられる。前記
セル用ウェル１２およびソース接合領域１３は１５μｍ
程度の深さに形成される。
また、前記ＦＬＲ１４は前記ソース接合領域１３から９
０μｍピッチで３段に亘って形成され、その深さも３３
ｐｍと深（形成されている。前記ＦＬＲ１４とＦＬＲ１
４の間のｎ″′形領域の長さは２４μｍ程度となり、空
乏層が容易に伸長し、次のＦＬＲ１４に到達できる長さ
となっている。
０μｍピッチで３段に亘って形成され、その深さも３３
ｐｍと深（形成されている。前記ＦＬＲ１４とＦＬＲ１
４の間のｎ″′形領域の長さは２４μｍ程度となり、空
乏層が容易に伸長し、次のＦＬＲ１４に到達できる長さ
となっている。
一方、前記フィールドリミッティング領域２の最外周部
分には、ｎ◆形のアニユラリング２０が形成される。こ
のアニユラリング２０はその深さが１５μｍとなるとと
もに、不純物濃度も１００〜１０”ｃｍ−’と高くなっ
ている。
分には、ｎ◆形のアニユラリング２０が形成される。こ
のアニユラリング２０はその深さが１５μｍとなるとと
もに、不純物濃度も１００〜１０”ｃｍ−’と高くなっ
ている。
他方、前記ウェハ３５の主面には厚さｔｏｏ。
人のゲート酸化膜（ゲート絶縁ＩＩＩ）１９が設けられ
る。なお、前記フィールドリミッティング領域２にあっ
ては、残留する酸化膜（ｍ縁膜）の上にゲート酸化Ｗ４
１９が形成される結果、これらの領域では厚さが１〜２
μｍとなるフィールド酸化膜（フィールド絶縁膜）１Ｂ
が形成される。
る。なお、前記フィールドリミッティング領域２にあっ
ては、残留する酸化膜（ｍ縁膜）の上にゲート酸化Ｗ４
１９が形成される結果、これらの領域では厚さが１〜２
μｍとなるフィールド酸化膜（フィールド絶縁膜）１Ｂ
が形成される。
さらに、前記ゲート酸化膜１９上には選択的に多結晶シ
リコン（ポリシリコン）Ｎ２５が設けられる。この多結
晶シリコン層２５はゲート電極を構成する。なお、最外
周のセルにおける多結晶シリコン層２５にあっては、フ
ィールド酸化膜１８上に延在し、ソース接合領域１３上
に延びている。
リコン（ポリシリコン）Ｎ２５が設けられる。この多結
晶シリコン層２５はゲート電極を構成する。なお、最外
周のセルにおける多結晶シリコン層２５にあっては、フ
ィールド酸化膜１８上に延在し、ソース接合領域１３上
に延びている。
つぎに、前記多結晶シリコン層２５をマスクとしてボロ
ンがｎ−形エピタキシャル成長層１１の表面に打ち込ま
れかつアニール処理される。この結果、前記セル用ウェ
ル１２の周縁には深さ７〜８μｍのｐ形Ｎ域１５が形成
される（第６図参照）。
ンがｎ−形エピタキシャル成長層１１の表面に打ち込ま
れかつアニール処理される。この結果、前記セル用ウェ
ル１２の周縁には深さ７〜８μｍのｐ形Ｎ域１５が形成
される（第６図参照）。
また、常用のホトリソグラフィによって前記セル用ウェ
ル１２にはｎ◆形のソース領域１６が無端状に形成され
る。このソース領域１６は１〜２μｍの深さに形成され
るとともに、不純物濃度はｔｏ”〜１０”ａｍ−’程度
となっている。前記ソース領域１６とｎ−形エピタキシ
ャル成長層】１の間のセル用ウェル１２の表層部はチャ
ネル１７となる。このチャネル１７の長さは、前記ｐ影
領域１５およびソース領域１６が、前記多結晶シリコン
層２５をマスクとする不純物打ち込みおよびアニールに
よって形成されることから高精度で形成される（二重拡
散自己整合）。
ル１２にはｎ◆形のソース領域１６が無端状に形成され
る。このソース領域１６は１〜２μｍの深さに形成され
るとともに、不純物濃度はｔｏ”〜１０”ａｍ−’程度
となっている。前記ソース領域１６とｎ−形エピタキシ
ャル成長層】１の間のセル用ウェル１２の表層部はチャ
ネル１７となる。このチャネル１７の長さは、前記ｐ影
領域１５およびソース領域１６が、前記多結晶シリコン
層２５をマスクとする不純物打ち込みおよびアニールに
よって形成されることから高精度で形成される（二重拡
散自己整合）。
つぎに、前記ウェハ３５の主面にはＰＳＧ膜等からなる
眉間絶縁＠２６が形成される。
眉間絶縁＠２６が形成される。
つぎに、第７図に示されるように、前記層間絶縁膜２６
は部分的に除去されるとともに、厚さ３〜４μｍのＡｕ
が蒸着によって形成される。このＡｉは所望のパターン
に形成される結果、前記セル用ウェル１２．ソース領域
１６．ソース接合領域１３に電気的に接触するソース電
ｐｉ２７と、前記アニユラリング２０上に設けられかつ
半導体基体１１に電気的に接続された状態となる導体層
２８とが形成される。
は部分的に除去されるとともに、厚さ３〜４μｍのＡｕ
が蒸着によって形成される。このＡｉは所望のパターン
に形成される結果、前記セル用ウェル１２．ソース領域
１６．ソース接合領域１３に電気的に接触するソース電
ｐｉ２７と、前記アニユラリング２０上に設けられかつ
半導体基体１１に電気的に接続された状態となる導体層
２８とが形成される。
つぎに、同図に示されるように、ウェハ３５の主面全域
は厚さ１μｍ程度のＰＳＧ膜等からなるパッシベーショ
ン膜２９で被われる。また、このパッシベーシヨン膜２
９の一部は除去され、第１図に示されるようなゲート用
ワイヤポンディングパッド４．ソース用ワイヤポンディ
ングパッド５が形成される。
は厚さ１μｍ程度のＰＳＧ膜等からなるパッシベーショ
ン膜２９で被われる。また、このパッシベーシヨン膜２
９の一部は除去され、第１図に示されるようなゲート用
ワイヤポンディングパッド４．ソース用ワイヤポンディ
ングパッド５が形成される。
つぎに、前記ウェハ３５はバックエッチされる。
そしてバックエッチされたウェハ３５の裏面には、第１
図に示されるように１μｍ程度の厚さの銀からなるドレ
イン電８ｉ６が形成される。前記ウェハ３５の厚さはお
よそ３００μｍ程度の厚さとなる。
図に示されるように１μｍ程度の厚さの銀からなるドレ
イン電８ｉ６が形成される。前記ウェハ３５の厚さはお
よそ３００μｍ程度の厚さとなる。
つぎに、前記ウェハ３５は縦横に分離されて第２図に示
されるような半導体素子ｌが多数製造される。
されるような半導体素子ｌが多数製造される。
このような半導体素子１は、特に図示はしないが所望の
パッケージに組み込まれ半導体装置となる。
パッケージに組み込まれ半導体装置となる。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明のパワーＭＯＳＦＥＴを有する半導体素子
にあっては、その製造においてアニユラリングを形成す
る工程は、ＭＯＳＦＥＴのソース領域を形成する工程か
ら独立していることから、アニユラリングの深さをソー
ス領域の深さに規定されずに深くできるため、耐圧が高
くなるという効果が得られる。
にあっては、その製造においてアニユラリングを形成す
る工程は、ＭＯＳＦＥＴのソース領域を形成する工程か
ら独立していることから、アニユラリングの深さをソー
ス領域の深さに規定されずに深くできるため、耐圧が高
くなるという効果が得られる。
（２）上記（１）により、本発明の半導体素子は、アニ
ユラリングはＭＯＳＦＥＴのソース領域を形成する工程
から独立しているため、アニユラリングの不純物濃度を
ソース領域の不純物濃度に規定されずに高くでき、耐圧
を高（することができるという効果が得られる。
ユラリングはＭＯＳＦＥＴのソース領域を形成する工程
から独立しているため、アニユラリングの不純物濃度を
ソース領域の不純物濃度に規定されずに高くでき、耐圧
を高（することができるという効果が得られる。
（３）上記（１）および（２）により、本発明の半導体
素子は耐圧が高くなり、たとえば、■９，３を１５００
Ｖとする高温逆バイアス試験でもリーク電流が増大しな
いという効果が得られる。
素子は耐圧が高くなり、たとえば、■９，３を１５００
Ｖとする高温逆バイアス試験でもリーク電流が増大しな
いという効果が得られる。
（４）上記（１）〜（３）により、本発明によれば、超
高耐圧なパワーＭＯＳＦＥＴを提供することができると
いう相乗効果が得られる。
高耐圧なパワーＭＯＳＦＥＴを提供することができると
いう相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、すなわち、アニユラリン
グの深さや不純物濃度は前記実施例に限定されず、素子
に最適なものを選択すればよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、すなわち、アニユラリン
グの深さや不純物濃度は前記実施例に限定されず、素子
に最適なものを選択すればよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型ＭＯ５ＦＥＴの
製造技術に適用した場合について説明したが、それに限
定されるものではない。
をその背景となった利用分野である縦型ＭＯ５ＦＥＴの
製造技術に適用した場合について説明したが、それに限
定されるものではない。
本発明は少なくともアニユラリングを有する半導体素子
の製造には適用できる。
の製造には適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明のＭＯＳ Ｆ ＥＴを有する半導体素子は、周辺
部に設けられたアニユラリングが深くかつ高不純物濃度
となっていることから、フィールドリミッティング領域
上の絶縁膜表面が汚染物質でイオン化されても、アニユ
ラリングが反転し難くなり、リーク電流の発生が抑止で
きる。したがって、本発明のパワーＭＯＳＦＥＴはその
耐圧が１５００Ｖ以上と高くなる。
部に設けられたアニユラリングが深くかつ高不純物濃度
となっていることから、フィールドリミッティング領域
上の絶縁膜表面が汚染物質でイオン化されても、アニユ
ラリングが反転し難くなり、リーク電流の発生が抑止で
きる。したがって、本発明のパワーＭＯＳＦＥＴはその
耐圧が１５００Ｖ以上と高くなる。
第１図は本発明の一実施例によるパワーＭＯＳＦＥＴを
存する半導体素子の一部を示す断面図、第２図は同じ（
半導体素子の模式的平面図、第３図は同じく半導体素子
の製造工程を示すフローチャート、 第４図は同じく半導体素子の製造に使用されるウェハの
断面図、 第５図は同じくｐウェルが形成されかつゲート酸化膜が
形成されたウェハの断面図、 第６図は同じくソース領域が形成されかつ層間絶縁膜が
設けられたウェハの断面図、 第７図はソース電極が設けられかつバッシヘーション膜
が設けられた半導体素子の断面図である。
存する半導体素子の一部を示す断面図、第２図は同じ（
半導体素子の模式的平面図、第３図は同じく半導体素子
の製造工程を示すフローチャート、 第４図は同じく半導体素子の製造に使用されるウェハの
断面図、 第５図は同じくｐウェルが形成されかつゲート酸化膜が
形成されたウェハの断面図、 第６図は同じくソース領域が形成されかつ層間絶縁膜が
設けられたウェハの断面図、 第７図はソース電極が設けられかつバッシヘーション膜
が設けられた半導体素子の断面図である。
Claims (1)
- 【特許請求の範囲】 １、周辺部にアニュラリングを有する半導体素子であっ
て、前記アニュラリングは少なくとも十数μｍの深さと
なっていることを特徴とする半導体素子。 ２、中央部にＭＯＳＦＥＴを有しかつ周辺部にアニュラ
リングを有する半導体素子であって、前記アニュラリン
グの深さは前記ＭＯＳＦＥＴのソース領域の深さよりも
深くなっていることを特徴とする半導体素子。 ３、前記アニュラリングの不純物濃度は前記ＭＯＳＦＥ
Ｔのソース領域の不純物濃度よりも高くなっていること
を特徴とする特許請求の範囲第２項記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310642A JPH03173180A (ja) | 1989-12-01 | 1989-12-01 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310642A JPH03173180A (ja) | 1989-12-01 | 1989-12-01 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173180A true JPH03173180A (ja) | 1991-07-26 |
Family
ID=18007708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310642A Pending JPH03173180A (ja) | 1989-12-01 | 1989-12-01 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173180A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
| JP2008251923A (ja) * | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2009164288A (ja) * | 2007-12-28 | 2009-07-23 | Sanken Electric Co Ltd | 半導体素子及び半導体装置 |
| JP2010516049A (ja) * | 2007-01-08 | 2010-05-13 | ビシェイ−シリコニクス | 平坦化された金属高密度パワーｍｏｓｆｅｔ |
| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US9761696B2 (en) | 2007-04-03 | 2017-09-12 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| CN108369963A (zh) * | 2015-12-15 | 2018-08-03 | 通用电气公司 | 碳化硅超结功率器件的边缘终端设计 |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
-
1989
- 1989-12-01 JP JP1310642A patent/JPH03173180A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
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| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| JP2010516049A (ja) * | 2007-01-08 | 2010-05-13 | ビシェイ−シリコニクス | 平坦化された金属高密度パワーｍｏｓｆｅｔ |
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| JP2008251923A (ja) * | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
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| US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
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| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US10283587B2 (en) | 2014-06-23 | 2019-05-07 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10444262B2 (en) | 2014-08-19 | 2019-10-15 | Vishay-Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10527654B2 (en) | 2014-08-19 | 2020-01-07 | Vishay SIliconix, LLC | Vertical sense devices in vertical trench MOSFET |
| CN108369963A (zh) * | 2015-12-15 | 2018-08-03 | 通用电气公司 | 碳化硅超结功率器件的边缘终端设计 |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
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