JP2018157040A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング損失の増加を抑制でき、かつ破壊耐量を向上できる半導体装置を提供する。【解決手段】半導体装置１は、ｎ−型の半導体層２を含む。半導体層２の表層部には、ｐ−型不純物領域１３が形成されている。半導体層２の表層部には、ｐ−型不純物領域１３の周縁に沿ってｐ型主接合領域１４が形成されている。ｐ型主接合領域１４は、ｐ−型不純物領域１３のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。半導体層２の表層部には、さらに、ｐ＋型ＦＬ領域１８が形成されている。ｐ＋型ＦＬ領域１８は、ｐ型主接合領域１４に対してｐ−型不純物領域１３とは反対側の領域において、ｐ型主接合領域１４の周縁に沿って形成されている。ｐ＋型ＦＬ領域１８は、ｐ型主接合領域１４のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。【選択図】図２

Description

本発明は、半導体装置に関する。

特許文献１には、ｎ型の半導体層の表層部に、ｐ型のベース層（不純物領域）、ｐ型のウェル層（主接合領域）およびｐ型のフィールドリミットリング（フィールドリミット領域）が形成された構造を有する半導体装置が開示されている。ｐ型のベース層は、アクティブ領域を画定している。ｐ型のウェル層は、ｐ型のベース層の周囲に沿って形成されている。ｐ型のフィールドリミットリングは、ｐ型のウェル層に対してｐ型のベース層とは反対側の領域に形成されている。

特開２００３−１５８２５８号公報

特許文献１に開示されたような構造を有する半導体装置では、通常、アクティブ領域外の領域において電界を緩和する観点から、主接合領域およびフィールドリミット領域が不純物領域の不純物濃度よりも高い不純物濃度で形成される。そのため、アクティブ領域内のキャリア密度と、アクティブ領域外のキャリア密度との間に比較的大きな差が生じている。

とりわけ、主接合領域は、アクティブ領域外を流れる電流がアクティブ領域内を流れる電流と合流する領域でもあるため、半導体装置のオンオフ動作時において電流密度が高まる傾向がある。
したがって、半導体装置のオンオフ動作時には、主接合領域の電流密度の増加に起因して半導体層の温度が上昇する結果、半導体層が破壊に至る可能性がある。このような問題は、半導体装置のオンオフ動作時に生じるスイッチング損失の問題と同時に解決されることが望まれる。

そこで、本発明は、スイッチング損失の増加を抑制でき、かつ破壊耐量を向上できる半導体装置を提供することを一つの目的とする。

本発明の半導体装置は、機能素子が形成されたアクティブ領域を有する半導体層と、前記半導体層の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部に形成され、かつ、前記アクティブ領域を画定する第２導電型の第２不純物領域と、前記半導体層の表層部において、前記第２不純物領域の周縁に沿って形成され、かつ、前記第２不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の主接合領域と、前記半導体層の表層部において、前記主接合領域に対して前記第２不純物領域とは反対側の領域で前記主接合領域の周縁に沿って形成され、かつ、前記主接合領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、を含む。

本発明の半導体装置では、不純物領域、主接合領域およびフィールドリミット領域の順に第２導電型不純物濃度が高くなっている。したがって、不純物領域および主接合領域の間の第２導電型不純物濃度の差は、不純物領域およびフィールドリミット領域の間の第２導電型不純物濃度の差よりも小さい。
これにより、半導体装置のオンオフ動作時において、主接合領域の電流密度の増加を抑制できる。その結果、温度上昇を抑制できるから、破壊耐量を向上できる半導体装置を提供できる。また、本発明の半導体装置では、半導体装置のオンオフ動作時におけるスイッチング損失の増加を抑制できる。よって、スイッチング損失の増加を抑制でき、かつ破壊耐量を向上できる半導体装置を提供できる。

図１は、本発明の第１実施形態に係る半導体装置の平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、図２の領域IIIの拡大図である。 図４は、ｐ型主接合領域のｐ型不純物濃度と、スイッチング動作時に係るｐ型主接合領域のピーク電流密度との関係を説明するためのグラフである。 図５は、ｐ型主接合領域のｐ型不純物濃度とスイッチング損失との関係を説明するためのグラフである。 図６は、ｐ型主接合領域のｐ型不純物濃度と順方向電圧との関係を説明するためのグラフである。 図７は、ｐ型主接合領域のｐ型不純物濃度とブレークダウン電圧との関係を説明するためのグラフである。 図８は、図２の領域IIIに対応する領域の拡大図であって、本発明の第２実施形態に係る半導体装置を説明するための図である。 図９は、ｐ型主接合領域に対するアノード電極の接続寸法と、スイッチング動作時に係るｐ型主接合領域のピーク電流密度との関係を説明するためのグラフである。 図１０は、本発明の第３実施形態に係る半導体装置を示す断面図である。 図１１は、本発明の第４実施形態に係る半導体装置を示す断面図である。 図１２は、本発明の第５実施形態に係る半導体装置を示す断面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。
本実施形態に係る半導体装置１は、ｐｎ接合ダイオードを備えたダイオード素子である。

図１を参照して、半導体装置１は、半導体層２を含む。半導体層２は、第１主面３と、第１主面３の反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５とを含む。
半導体層２は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。半導体層２の一辺の長さは、たとえば５ｍｍ以上２０ｍｍ以下である。半導体層２の厚さは、たとえば５０μｍ以上２００μｍ以下である。

半導体層２には、アクティブ領域６、外側領域７およびスクライブ領域８が設定されている。
アクティブ領域６は、機能素子（本実施形態では、ｐｎ接合ダイオード）が形成された領域であり、素子形成領域とも称される。アクティブ領域６は、本実施形態では、半導体層２の中央部に設定されている。アクティブ領域６は、半導体層２の各辺に平行な４辺を有する平面視四角形状に設定されている。アクティブ領域６は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて設定されている。

外側領域７は、アクティブ領域６の外側の領域に設定されている。外側領域７は、本実施形態では、半導体層２の周縁およびアクティブ領域６の周縁の間の領域において、アクティブ領域６を取り囲む無端状（平面視四角環状）に設定されている。
スクライブ領域８は、外側領域７の外側の領域に設定されている。スクライブ領域８は、本実施形態では、半導体層２の周縁および外側領域７の周縁の間の領域において、外側領域７を取り囲む無端状（平面視四角環状）に設定されている。

図２は、図１のII-II線に沿う断面図である。図３は、図２の領域IIIの拡大図である。
図２を参照して、半導体層２の第１主面３の表層部には、ｎ⁻型不純物領域１０が形成されている。ｎ⁻型不純物領域１０は、本実施形態では、半導体層２のほぼ全域に亘って形成されている。つまり、半導体層２は、ｎ⁻型半導体層と見なせる態様で形成されている。

半導体層２の第２主面４の表層部には、ｎ^＋型不純物領域１１が形成されている。ｎ^＋型不純物領域１１は、ｎ⁻型不純物領域１０のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
半導体層２は、ＦＺ(Floating Zone)法によって形成されたシリコン製のｎ⁻型ＦＺ基板であってもよい。半導体層２がｎ⁻型ＦＺ基板の単層構造からなる場合、ｎ⁻型不純物領域１０は、半導体層２をそのまま利用して形成されていてもよい。

半導体層２は、シリコン製のｎ^＋型半導体基板と、ｎ^＋型半導体基板の上に形成されたｎ⁻型エピタキシャル層とを含む積層構造を有していてもよい。この場合、ｎ^＋型半導体基板がｎ^＋型不純物領域１１となり、ｎ⁻型エピタキシャル層がｎ⁻型不純物領域１０となる。
半導体層２の第２主面４には、裏面電極としてのカソード電極１２が接続されている。カソード電極１２は、ｎ^＋型不純物領域１１との間でオーミック接合を形成している。

アクティブ領域６において半導体層２の第１主面３の表層部には、ｐ⁻型不純物領域１３が形成されている。ｐ⁻型不純物領域１３は、平面視において半導体層２の中央部に形成されている。
ｐ⁻型不純物領域１３は、半導体層２の各辺に平行な４辺を有する平面視四角形状に形成されている（図１も併せて参照）。ｐ⁻型不純物領域１３は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて形成されている。このｐ⁻型不純物領域１３によって、アクティブ領域６が画定されている。

ｐ⁻型不純物領域１３は、ｎ⁻型不純物領域１０との間でｐｎ接合部を形成している。このｐｎ接合部により、ｐ⁻型不純物領域１３をアノードとし、ｎ⁻型不純物領域１０をカソードとするｐｎ接合ダイオードが形成されている。ｐｎ接合ダイオードは、本実施形態では、ファーストリカバリダイオードである。
外側領域７において半導体層２の第１主面３の表層部には、ｐ型主接合領域１４が形成されている。ｐ型主接合領域１４は、ｐ⁻型不純物領域１３の周縁に沿って延びる平面視帯状に形成されている。

ｐ型主接合領域１４は、本実施形態では、ｐ⁻型不純物領域１３を取り囲む無端状（平面視四角環状）に形成されている。アクティブ領域６の外周は、ｐ型主接合領域１４の内周縁１４ａにより画定されている。
図３を参照して、半導体層２の厚さ方向に関して、ｐ型主接合領域１４の底部は、ｐ⁻型不純物領域１３の底部よりも深い位置（つまり、半導体層２の第２主面４に近い位置）に形成されている。半導体層２の厚さ方向とは、半導体層２の第１主面３から第２主面４に向かう方向である。

半導体層２の厚さ方向に関して、ｐ⁻型不純物領域１３の深さは、たとえば１．０μｍ以上４．０μｍ以下である。半導体層２の厚さ方向に関して、ｐ型主接合領域１４の深さは、ｐ⁻型不純物領域１３の深さよりも深く、たとえば２．５μｍ以上１５μｍ以下である。したがって、ｐ型主接合領域１４の底部は、半導体層２の厚さ方向に関して、ｐ⁻型不純物領域１３の底部よりも深い位置に形成されている。

ｐ型主接合領域１４の内周縁１４ａは、ｐ⁻型不純物領域１３の周縁部に下方側からオーバラップしている。これにより、ｐ型主接合領域１４は、ｐ⁻型不純物領域１３に電気的に接続されている。したがって、ｐ型主接合領域１４は、ｐ⁻型不純物領域１３と同電位に形成されている。
図２を再度参照して、外側領域７の半導体層２の第１主面３の表層部には、ＦＬ（Field Limit：フィールドリミット）領域と称されるｐ^＋型ＦＬ領域１８が形成されている。ｐ^＋型ＦＬ領域１８は、ｐ型主接合領域１４に対してｐ⁻型不純物領域１３とは反対側（つまりスクライブ領域８側）の領域に形成されている。ｐ^＋型ＦＬ領域１８は、ｐ型主接合領域１４から間隔を空けて形成されている。

ｐ^＋型ＦＬ領域１８は、ｐ型主接合領域１４の周縁に沿って延びる平面視帯状に形成されている。ｐ^＋型ＦＬ領域１８は、本実施形態では、ｐ型主接合領域１４を取り囲む無端状（平面視四角環状）に形成されている。これにより、ｐ^＋型ＦＬ領域１８は、ＦＬＲ（Field Limiting Ring：フィールドリミッティング）領域として形成されている。
ｐ^＋型ＦＬ領域１８は、本実施形態では、複数（ここでは、４個）のｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを含む。ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、ｐ型主接合領域１４からスクライブ領域８に向けてこの順に間隔を空けて形成されている。

ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、本実施形態では、それらの間の間隔Ｗ１，Ｗ２，Ｗ３，Ｗ４がアクティブ領域６からスクライブ領域８に向かって漸増するように形成されている。間隔Ｗ１は、最も内側のｐ^＋型ＦＬ領域１８Ａおよびｐ型主接合領域１４の間の間隔である。
間隔Ｗ１，Ｗ２，Ｗ３，Ｗ４は、それぞれ等しい値に設定されていてもよい。間隔Ｗ１＝０であり、かつ、間隔Ｗ２，Ｗ３，Ｗ４＞０であってもよい。つまり、最も内側のｐ^＋型ＦＬ領域１８Ａは、ｐ型主接合領域１４に接続されていてもよい。

ｐ⁻型不純物領域１３のｐ型不純物濃度Ａ、ｐ型主接合領域１４のｐ型不純物濃度Ｂおよびｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃについて説明する。
ｐ型主接合領域１４のｐ型不純物濃度Ｂは、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａよりも高い（濃度Ａ＜濃度Ｂ）。ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、ｐ型主接合領域１４のｐ型不純物濃度Ｂよりも高い（濃度Ａ＜濃度Ｂ＜濃度Ｃ）。

ｐ⁻型不純物領域１３のｐ型不純物濃度Ａに対するｐ型主接合領域１４のｐ型不純物濃度Ｂの濃度比Ｂ／Ａは、たとえば１．０を超えて１０未満である（１．０＜濃度比Ｂ／Ａ＜１０）である。濃度比Ｂ／Ａは、好ましくは１．０を超えて５．０未満である（１．０＜濃度比Ｂ／Ａ＜５．０）。
ｐ⁻型不純物領域１３のｐ型不純物濃度Ａに対するｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃの濃度比Ｃ／Ａは、たとえば１．０を超えて１０以下である（１．０＜濃度比Ｃ／Ａ≦１０）である。濃度比Ｃ／Ａは、好ましくは１．０を超えて５．０以下である（１．０＜濃度比Ｃ／Ａ≦５．０）。

ｐ⁻型不純物領域１３のｐ型不純物濃度Ａは、たとえば５．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下である。ｐ型主接合領域１４のｐ型不純物濃度Ｂは、たとえば３．０×１０^１６ｃｍ^−３以上５．０×１０^１７ｃｍ^−３未満である。ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、たとえば４．０×１０^１６ｃｍ^−３以上５．０×１０^１７ｃｍ^−３以下である。

第１の形態において、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａは、５．０×１０^１５ｃｍ^−３以上５．０×１０^１６ｃｍ^−３未満であってもよい。この時、ｐ型主接合領域１４のｐ型不純物濃度Ｂは、５．０×１０^１６ｃｍ^−３以上１．０×１０^１７ｃｍ^−３未満であってもよい。また、この時、ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、１．０×１０^１７ｃｍ^−３以上５．０×１０^１７ｃｍ^−３以下であってもよい。

第２の形態において、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａは、５．０×１０^１５ｃｍ^−３以上３．０×１０^１６ｃｍ^−３未満であってもよい。この時、ｐ型主接合領域１４のｐ型不純物濃度Ｂは、３．０×１０^１６ｃｍ^−３以上５．０×１０^１６ｃｍ^−３未満であってもよい。また、この時、ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、５．０×１０^１６ｃｍ^−３以上５．０×１０^１７ｃｍ^−３以下であってもよい。

第３の形態において、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａは、５．０×１０^１５ｃｍ^−３以上８．０×１０^１６ｃｍ^−３未満であってもよい。この時、ｐ型主接合領域１４のｐ型不純物濃度Ｂは、８．０×１０^１６ｃｍ^−３以上１．０×１０^１７ｃｍ^−３未満であってもよい。また、この時、ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、１．０×１０^１７ｃｍ^−３以上５．０×１０^１７ｃｍ^−３以下であってもよい。

一つの形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、ｐ型不純物濃度Ｃの範囲において、それぞれ等しいｐ型不純物濃度で形成されていてもよい。
他の形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、ｐ型不純物濃度Ｃの範囲において、それぞれ互いに異なるｐ型不純物濃度で形成されていてもよい。
さらに他の形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、アクティブ領域６から離れる方向に半導体層２に与える影響が小さくなるように形成されていてもよい。半導体層２に与える影響には、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄから半導体層２に拡がる空乏層が含まれてもよい。

たとえば、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、アクティブ領域６から離れる方向にｐ型不純物濃度Ｃが順に漸減するように形成されていてもよい。
これら第１の形態〜第３の形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄの深さや幅がさらに調整されてもよい。たとえば、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、アクティブ領域６から離れる方向にその深さが順に漸減するように形成されていてもよい。また、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、アクティブ領域６から離れる方向にその幅が順に漸減するように形成されていてもよい。

むろん、第１の形態〜第３の形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、それぞれ等しい深さで形成されていてもよいし、規則性なく互いに異なる深さで形成されていてもよい。また、第１の形態〜第３の形態において、ｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄは、それぞれ等しい幅で形成されていてもよいし、規則性なく互いに異なる幅で形成されていてもよい。

図２を再度参照して、外側領域７の半導体層２の第１主面３の表層部には、ｎ^＋型チャネルストップ領域１９が形成されている。ｎ^＋型チャネルストップ領域１９は、ｎ⁻型不純物領域１０のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ^＋型チャネルストップ領域１９は、アクティブ領域６からの空乏層の拡がりを抑制する。
ｎ^＋型チャネルストップ領域１９は、ｐ^＋型ＦＬ領域１８に対してｐ型主接合領域１４とは反対側の領域に形成されている。ｎ^＋型チャネルストップ領域１９は、ｐ^＋型ＦＬ領域１８からｐ型主接合領域１４とは反対側（つまり半導体層２の側面５側）に間隔を空けて形成されている。

ｎ^＋型チャネルストップ領域１９は、ｐ^＋型ＦＬ領域１８の周縁に沿って延びる平面視帯状に形成されている。ｎ^＋型チャネルストップ領域１９は、本実施形態では、ｐ^＋型ＦＬ領域１８を取り囲む無端状（平面視四角環状）に形成されている。ｎ^＋型チャネルストップ領域１９は、スクライブ領域８を横切り、半導体層２の側面５から露出するように形成されていてもよい。

図２および図３を参照して、半導体層２の第１主面３の上には、絶縁層２１が形成されている。絶縁層２１は、ＳｉＯ_２またはＳｉＮを含んでいてもよい。絶縁層２１は、薄膜部２２を含む。
絶縁層２１において、薄膜部２２は、他の領域の厚さよりも小さい厚さを有する領域である。絶縁層２１の薄膜部２２は、ｐ⁻型不純物領域１３およびｐ型主接合領域１４の境界領域を横切るように、ｐ⁻型不純物領域１３およびｐ型主接合領域１４を被覆している。

ｐ⁻型不純物領域１３に対する絶縁層２１（薄膜部２２）の接続寸法Ｓ１（以下、単に「絶縁層２１の接続寸法Ｓ１」という。）は、たとえば０μｍ以上１５μｍ以下である。絶縁層２１の接続寸法Ｓ１は、ｐ型主接合領域１４の内周縁１４ａと薄膜部２２の端部との間の距離である。
絶縁層２１は、ｐ⁻型不純物領域１３を選択的に露出させる第１開口２４を有している。第１開口２４は、本実施形態では、半導体層２の各辺に平行な４辺を有する平面視四角形状に形成されている。

第１開口２４の内壁は、絶縁層２１の薄膜部２２によって区画されている。第１開口２４の内壁は、ｐ⁻型不純物領域１３の上に位置している。これにより、ｐ⁻型不純物領域１３の縁部を除く内方領域が、第１開口２４から露出している。
絶縁層２１は、ｐ^＋型ＦＬ領域１８を選択的に露出させる第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄを有している。第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、対応するｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを１つずつ露出させている。

より具体的には、第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、対応するｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄの縁部を除く内方領域を露出させている。第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、対応するｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄに沿って無端状（平面視四角環状）に形成されている。
絶縁層２１は、ｎ^＋型チャネルストップ領域１９を選択的に露出させる除去領域２６を有している。除去領域２６は、ｎ^＋型チャネルストップ領域１９に沿って無端状（平面視四角環状）に形成されている。除去領域２６は、ｎ^＋型チャネルストップ領域１９の内周縁を除く外方領域を露出させている。

図２および図３を参照して、絶縁層２１の上には、表面電極としてのアノード電極３２が形成されている。アノード電極３２は、本実施形態では、半導体層２の各辺に平行な４辺を有する平面視四角形状に形成されている。
アノード電極３２は、接続部３５および引き出し部３６を含む。アノード電極３２の接続部３５は、第１開口２４内に配置され、かつｐ⁻型不純物領域１３と接続されている。アノード電極３２の接続部３５は、ｐ⁻型不純物領域１３との間でオーミック接合を形成している。

アノード電極３２の接続部３５は、半導体層２に対する接続終端部である接続端部３５ａを有している。接続部３５の接続端部３５ａは、アノード電極３２において絶縁層２１の第１開口２４の内壁と接する部分によって形成されている。したがって、接続部３５の接続端部３５ａは、ｐ⁻型不純物領域１３の上に位置している。
アノード電極３２の引き出し部３６は、アノード電極３２の接続部３５から絶縁層２１の上に連続的に引き出されている。アノード電極３２の引き出し部３６は、絶縁層２１を挟んでｐ型主接合領域１４に対向している。

図２を参照して、絶縁層２１の上には、フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄが形成されている。フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄは、電気的に浮遊状態となるように形成されている。フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄは、対応するｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄに沿って無端状（平面視四角環状）に形成されている。

フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄは、絶縁層２１の上から対応する第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに入り込んでいる。フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄは、対応する第２開口２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ内において、対応するｐ^＋型ＦＬ領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄに接続されている。
最も外側に形成されたフィールドプレート３３Ｄは、引き出し部３７を含んでいてもよい。フィールドプレート３３Ｄの引き出し部３７は、第２開口２５Ｄ内から外側（つまり、スクライブ領域８側）に向けて絶縁層２１の上に連続的に引き出されていてもよい。

図２を参照して、絶縁層２１の上には、等電位ポテンシャル電極３４が形成されている。等電位ポテンシャル電極３４は、電気的に浮遊状態となるように形成されている。等電位ポテンシャル電極３４は、絶縁層２１の上から除去領域２６に入り込んでいる。等電位ポテンシャル電極３４は、除去領域２６内においてｎ^＋型チャネルストップ領域１９に接続されている。

等電位ポテンシャル電極３４は、本実施形態では、ｎ^＋型チャネルストップ領域１９に沿って無端状（平面視四角環状）に形成されている。これにより、等電位ポテンシャル電極３４は、ＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極として形成されている。等電位ポテンシャル電極３４の内周縁と、最も外側に形成されたフィールドプレート３３Ｄの外周縁との間の絶縁距離Ｌは、たとえば３０μｍ以上６０μｍ以下である。

図２を参照して、絶縁層２１の上には、表面保護膜４１が形成されている。表面保護膜４１は、エポキシ樹脂やポリイミド樹脂等の有機系の絶縁材料を含んでいてもよい。表面保護膜４１は、ＳｉＯ_２やＳｉＮ等の無機系の絶縁材料を含んでいてもよい。
表面保護膜４１は、アクティブ領域６および外側領域７を覆い、かつ、スクライブ領域８を露出させるように形成されている。表面保護膜４１には、アノード電極３２の一部の領域をアノードパッドとして露出させるパッド開口４２が形成されている。
＜半導体装置１の電気的特性＞
図４は、ｐ型主接合領域１４のｐ型不純物濃度Ｂと、スイッチング動作時に係るｐ型主接合領域１４のピーク電流密度との関係を説明するためのグラフである。スイッチング動作時に係るｐ型主接合領域１４のピーク電流密度とは、より具体的には、スイッチング動作時に係るｐ型主接合領域１４のピークホール電流密度である。

図４において、縦軸は、ｐ型主接合領域１４のホール電流密度［Ａ・ｃｍ^−２］であり、横軸は、ｐ型主接合領域１４のｐ型不純物濃度Ｂ［ｃｍ^−３］である。
図４のグラフは、シミュレーションにより求められたものである。ここでは、スイッチング動作時の電源電圧ＶＣＣは、１０００Ｖに設定されている。また、ここでは、ｐ型主接合領域１４のｐ型不純物濃度Ｂは、８．０×１０^１６ｃｍ^−３および２．０×１０^１７ｃｍ^−３の間の範囲で変化させた。

ｐ⁻型不純物領域１３のｐ型不純物濃度Ａおよびｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃは、所定の値に固定されている。ｐ型主接合領域１４のｐ型不純物濃度Ｂは、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａよりも大きく、かつ、ｐ^＋型ＦＬ領域１８のｐ型不純物濃度Ｃよりも小さい（濃度Ａ＜濃度Ｂ＜濃度Ｃ）。
図４のグラフに示されるように、濃度Ａ＜濃度Ｂ＜濃度Ｃの条件の下、ｐ型主接合領域１４のｐ型不純物濃度Ｂを下げることにより、ｐ型主接合領域１４のホール電流密度を減少させることができた。

したがって、本実施形態に係る半導体装置１によれば、半導体層２、とりわけｐ型主接合領域１４近傍での温度上昇を抑制できることがわかる。これにより、温度上昇に起因して半導体層２が破壊に至るのを抑制できる。
よって、半導体装置１の破壊耐量を向上できるので、半導体装置１の安全動作領域を拡大できる。安全動作領域は、ＳＯＡ（Safety Operating Area）やＡＳＯ(Area of Safe Operating)とも称される。

図５は、ｐ型主接合領域１４のｐ型不純物濃度Ｂとスイッチング損失Ｅｒｒとの関係を説明するためのグラフである。図５において、縦軸は、スイッチング損失Ｅｒｒ［Ｊ］であり、横軸は、ｐ型主接合領域１４のｐ型不純物濃度Ｂ［ｃｍ^−３］である。
図５のグラフは、図４のシミュレーション条件と同様のシミュレーション条件によって求められたものである。スイッチング損失Ｅｒｒとは、より具体的には、リカバリー動作時のスイッチング損失のことをいう。

図５のグラフに示されるように、濃度Ａ＜濃度Ｂ＜濃度Ｃの条件において、ｐ型主接合領域１４のｐ型不純物濃度Ｂを下げたとしても、スイッチング損失Ｅｒｒは殆ど変動しなかった。ここでは、スイッチング損失Ｅｒｒは、０．０９Ｊ以上０．１Ｊ以下の範囲内に収まっている。
つまり、ｐ型主接合領域１４のｐ型不純物濃度Ｂを８．０×１０^１６ｃｍ^−３および２．０×１０^１７ｃｍ^−３の間の範囲で変化させたとき、スイッチング損失Ｅｒｒの変動率の絶対値は、１５％以下（より具体的には１２％以下）に収まっている。

半導体装置１のスイッチング損失Ｅｒｒは、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａによって律速される傾向がある。たとえば、アクティブ領域６を画定するｐ⁻型不純物領域１３のｐ型不純物濃度Ａを高めることにより、半導体装置１の破壊耐量を向上できると考えられる。しかし、この場合には、ｐ⁻型不純物領域１３においてホール電流密度が高まるので、半導体装置１のスイッチング損失Ｅｒｒが増加し得る。

そこで、本実施形態では、スイッチング損失Ｅｒｒの増減に支配的ではないと考えられたｐ型主接合領域１４のｐ型不純物濃度Ｂに着目した。これにより、図４および図５に示されるように、スイッチング損失Ｅｒｒの増加の抑制と同時に、破壊耐量を向上できた。つまり、半導体装置１の破壊耐量を向上させる手段として、ｐ⁻型不純物領域１３のｐ型不純物濃度Ａを過剰に高める必要がない。

このように、本実施形態に係る半導体装置１によれば、図４および図５に示されるように、スイッチング損失Ｅｒｒを犠牲にすることなく、安全動作領域を拡大できることが分かった。
図６は、ｐ型主接合領域１４のｐ型不純物濃度Ｂと順方向電圧ＶＦとの関係を説明するためのグラフである。図６において、縦軸は、順方向電圧ＶＦ［Ｖ］であり、横軸は、ｐ型主接合領域１４のｐ型不純物濃度Ｂ［ｃｍ^−３］である。

図６のグラフは、図４のシミュレーション条件と同様のシミュレーション条件によって求められたものである。
図６のグラフに示されるように、濃度Ａ＜濃度Ｂ＜濃度Ｃの条件において、ｐ型主接合領域１４のｐ型不純物濃度Ｂを下げたとしても、順方向電圧ＶＦは殆ど変動しなかった。ここでは、順方向電圧ＶＦは、１．７Ｖ以上１．７５Ｖ以下の範囲内に収まっている。

つまり、ｐ型主接合領域１４のｐ型不純物濃度Ｂを８．０×１０^１６ｃｍ^−３および２．０×１０^１７ｃｍ^−３の間の範囲で変化させたとき、順方向電圧ＶＦの変動率の絶対値は、５％以下（より具体的には３．０％以下）に収まっている。
半導体装置１の順方向電圧ＶＦは、アクティブ領域６を画定するｐ⁻型不純物領域１３の平面視面積およびｐ型不純物濃度Ａによって律速される傾向がある。これに対して、ｐ型主接合領域１４の平面視面積は、ｐ⁻型不純物領域１３の平面視面積と比べて非常に小さい。そのため、濃度Ａ＜濃度Ｂ＜濃度Ｃの条件下であれば、ｐ型主接合領域１４のｐ型不純物濃度Ｂを変動させたとしても、半導体装置１の順方向電圧ＶＦは殆ど変動しない。

このように、本実施形態に係る半導体装置１によれば、図４〜図６に示されるように、順方向電圧ＶＦおよびスイッチング損失を犠牲にすることなく、安全動作領域を拡大できることが分かった。
図７は、ｐ型主接合領域１４のｐ型不純物濃度Ｂとブレークダウン電圧ＢＶとの関係を説明するためのグラフである。図７において、縦軸は、ブレークダウン電圧ＢＶ［Ｖ］であり、横軸は、ｐ型主接合領域１４のｐ型不純物濃度Ｂ［ｃｍ^−３］である。

図７のグラフは、図４のシミュレーション条件と同様のシミュレーション条件によって求められたものである。
図７のグラフに示されるように、濃度Ａ＜濃度Ｂ＜濃度Ｃの条件において、ｐ型主接合領域１４のｐ型不純物濃度Ｂを下げたとしても、ブレークダウン電圧ＢＶは殆ど変動しなかった。ここでは、ブレークダウン電圧ＢＶは、１５４０Ｖ以上１５８０Ｖ以下の範囲内に収まっている。

つまり、ｐ型主接合領域１４のｐ型不純物濃度Ｂを８．０×１０^１６ｃｍ^−３および２．０×１０^１７ｃｍ^−３の間の範囲で変化させたとき、順方向電圧ＶＦの変動率の絶対値は、５％以下（より具体的には２．６％以下）に収まっている。
このように、本実施形態に係る半導体装置１によれば、図４〜図７に示されるように、順方向電圧ＶＦ、スイッチング損失をおよびブレークダウン電圧ＢＶを犠牲にすることなく、安全動作領域を拡大できることが分かった。

半導体装置１のスイッチング損失Ｅｒｒを向上させる一つの手法として、半導体層２の内部に格子欠陥等の欠陥領域を選択的に形成することが考えられる。格子欠陥等の欠陥領域は、たとえば半導体層２においてｐ⁻型不純物領域１３よりも下方の領域に軽イオン、電子、中性子等を選択的に照射することによって形成され得る。軽イオンは、たとえば水素イオン（Ｈ^＋）、ヘリウムイオン（Ｈｅ^＋）またはボロンイオン（Ｂ^＋）のうちの少なくとも一種を含む。

半導体層２の内部において欠陥領域の密度が高くなると、半導体装置１のスイッチング損失Ｅｒｒが向上する。しかし、その一方で、リークパスの形成に起因してリーク電流ＩＲが増加し、かつ、ブレークダウン電圧ＢＶが低下する。
これに対して、本実施形態に係る半導体装置１では、欠陥領域の密度ではなく、ｐ型主接合領域１４のｐ型不純物濃度Ｂを調整している。したがって、欠陥領域から切り離して、半導体装置１のリーク電流ＩＲの増加を抑制し、かつ、ブレークダウン電圧ＢＶの低下を抑制できる。よって、欠陥領域が形成されていない構造、または、欠陥領域の密度が比較的小さい構造の半導体層２を採用することができる。

以上のように、本実施形態によれば、スイッチング損失Ｅｒｒ、順方向電圧ＶＦおよびブレークダウン電圧ＢＶの増加を抑制することができ、かつ、安全動作領域を拡大できる半導体装置１を提供できる。
＜第２実施形態＞
図８は、図２の領域IIIに対応する領域の拡大図であって、本発明の第２実施形態に係る半導体装置５１を説明するための図である。図８において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

図８を参照して、絶縁層２１は、本実施形態では薄膜部２２を有していない。アノード電極３２の接続部３５は、ｐ⁻型不純物領域１３およびｐ型主接合領域１４の境界領域を横切り、かつ、ｐ⁻型不純物領域１３およびｐ型主接合領域１４を被覆している。したがって、アノード電極３２の接続部３５は、ｐ⁻型不純物領域１３に加えて、ｐ型主接合領域１４にも接続されている。

アノード電極３２の接続部３５は、ｐ⁻型不純物領域１３との間およびｐ型主接合領域１４との間でオーミック接合を形成している。接続部３５の接続端部３５ａは、ｐ型主接合領域１４の上に位置している。一方、アノード電極３２の引き出し部３６は、絶縁層２１を挟んでｐ型主接合領域１４と対向している。
ｐ型主接合領域１４に対するアノード電極３２の接続部３５の接続寸法Ｓ２（以下、単に「アノード電極３２の接続寸法Ｓ２」という。）は、３０μｍ以上であることが好ましい。アノード電極３２の接続寸法Ｓ２は、６０μｍ以上であることがより好ましい。アノード電極３２の接続寸法Ｓ２は、ｐ型主接合領域１４の内周縁１４ａと、アノード電極３２の接続端部３５ａ（第１開口２４の内壁）との間の距離でもある。

図９は、ｐ型主接合領域１４に対するアノード電極３２の接続寸法Ｓ２と、スイッチング動作時に係るｐ型主接合領域１４のピーク電流密度との関係を説明するためのグラフである。スイッチング動作時に係るｐ型主接合領域１４のピーク電流密度とは、より具体的には、スイッチング動作時に係るｐ型主接合領域１４のピークホール電流密度である。
図９は、シミュレーションにより求められたものである。図９において、縦軸は、ｐ型主接合領域１４のホール電流密度［Ａ・ｃｍ^−２］である。図９において、横軸は、ｐ型主接合領域１４の内周縁１４ａを零としたときの、ｐ型主接合領域１４の内周縁１４ａと、アノード電極３２の接続端部３５ａ（絶縁層２１の第１開口２４の内壁）との間の距離［μｍ］である。

図９において、横軸の零点を基準とすると、零点よりも右側の領域が前述の第１実施形態に係る絶縁層２１の接続寸法Ｓ１（図３参照）に対応している。また、図９において、零点よりも左側の領域が本実施形態に係るアノード電極３２の接続寸法Ｓ２（図８参照）に対応している。
図９には、プロットＰ１、プロットＰ２およびプロットＰ３が示されている。

プロットＰ１は、前述の第１実施形態に係る半導体装置１において、絶縁層２１の接続寸法Ｓ１が１０μｍのときのホール電流密度である。
プロットＰ２は、本実施形態に係る半導体装置５１において、アノード電極３２の接続寸法Ｓ２が３０μｍのときのホール電流密度である。
プロットＰ３は、本実施形態に係る半導体装置５１において、アノード電極３２の接続寸法Ｓ２が６０μｍのときのホール電流密度である。

プロットＰ１〜Ｐ３を参照して、アノード電極３２の接続部３５をｐ⁻型不純物領域１３に加えてｐ型主接合領域１４に接続することにより、ｐ型主接合領域１４のホール電流密度を低減できることが分かった。
以上のように、本実施形態に係る半導体装置５１では、アノード電極３２が、ｐ⁻型不純物領域１３に加えて、ｐ型主接合領域１４と接続された接続部３５を有している。したがって、半導体装置５１のオンオフ動作時には、ｐ⁻型不純物領域１３およびｐ型主接合領域１４の双方からアノード電極３２に電流を直接流し込むことができる。

これにより、ｐ型主接合領域１４のホール電流密度の増加をさらに抑制できる。よって、安全動作領域の更なる拡大を図ることができる半導体装置５１を提供できる。
＜第３実施形態＞
図１０は、本発明の第３実施形態に係る半導体装置５５を示す断面図である。図１０において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

本実施形態では、アクティブ領域６に、ｐｎ接合ダイオードに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。
半導体層２の第２主面４の表層部には、本実施形態では、ｎ^＋型不純物領域１１に代えてｐ^＋型コレクタ領域５６が形成されている。半導体層２の第２主面４側には、カソード電極１２に代えてコレクタ電極６５が形成されている。コレクタ電極６５は、ｐ^＋型コレクタ領域５６と電気的に接続されている。

アクティブ領域６において、半導体層２の第１主面３の表層部には、ｐ⁻型不純物領域１３が、ＩＧＢＴのｐ型ボディ領域として形成されている。アクティブ領域６において半導体層２の第１主面３には、複数のトレンチゲート構造５９が形成されている。
複数のトレンチゲート構造５９は、たとえば平面視において同一方向に沿って延びるストライプ状に形成されている。各トレンチゲート構造５９は、半導体層２の第１主面３に形成されたゲートトレンチ６０を含む。各トレンチゲート構造５９は、ゲート絶縁膜６１を挟んでゲートトレンチ６０に埋め込まれたゲート電極６２をさらに含む。

互いに隣り合うトレンチゲート構造５９の間において、ｐ⁻型不純物領域１３は、一方のトレンチゲート構造５９および他方のトレンチゲート構造５９によって共有されている。ｐ⁻型不純物領域１３の表層部において各トレンチゲート構造５９の側方には、ｎ^＋型エミッタ領域５７が形成されている。
これにより、各トレンチゲート構造５９の側方には、半導体層２の第１主面３側から第２主面４側に向けて、ｎ^＋型エミッタ領域５７、ｐ⁻型不純物領域１３およびｎ⁻型不純物領域１０が順に形成されている。ｐ⁻型不純物領域１３のうち、ｎ^＋型エミッタ領域５７およびｎ⁻型不純物領域１０の間の領域がＩＧＢＴのチャネル領域である。

ｐ⁻型不純物領域１３の表層部には、ｐ^＋型コンタクト領域５８が形成されている。ｐ^＋型コンタクト領域５８は、ｎ^＋型エミッタ領域５７を貫通してｐ⁻型不純物領域１３と電気的に接続されている。
絶縁層２１は、本実施形態では、アクティブ領域６における半導体層２の第１主面３の上にも形成されている。絶縁層２１は、ｎ^＋型エミッタ領域５７およびｐ^＋型コンタクト領域５８を露出させる第３開口６３を有している。

半導体層２の第１主面３の上には、アノード電極３２に代えて、表面電極の一例としてのエミッタ電極６４が形成されている。エミッタ電極６４は、絶縁層２１の上から第３開口６３に入り込んでいる。エミッタ電極６４は、第３開口６３内においてｎ^＋型エミッタ領域５７およびｐ^＋型コンタクト領域５８と電気的に接続されている。エミッタ電極６４の他の構造は、前述のアノード電極３２とほぼ同様であるので、具体的な説明は省略する。

本実施形態に係る半導体装置５５のように、ｐｎ接合ダイオードに代えてＩＧＢＴを備えた構造によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置５５に対して、前述の第２実施形態に係る半導体装置５１の構造を適用することもできる。
＜第４実施形態＞
図１１は、本発明の第４実施形態に係る半導体装置５５を示す断面図である。図１１において、前述の第３実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

本実施形態では、前述のＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、アクティブ領域６に形成されている。
半導体層２の第２主面４の表層部には、本実施形態では、前述のＩＧＢＴ（図１０参照）のｐ^＋型コレクタ領域５６に代えてｎ^＋型ドレイン領域６７が形成されている。ｎ^＋型ドレイン領域６７は、前述のｎ^＋型不純物領域１１によって形成されていてもよい。

前述のＩＧＢＴのエミッタ電極６４は、本実施形態では、ＭＩＳＦＥＴのソース電極６９に相当する構成となる。また、前述のＩＧＢＴのｎ^＋型エミッタ領域５７は、ＭＩＳＦＥＴのｎ^＋型ソース領域６８に相当する構成となる。また、前述のＩＧＢＴのコレクタ電極６５は、ＭＩＳＦＥＴのドレイン電極７０に相当する構成となる。
ｐ⁻型不純物領域１３のうち、ｎ^＋型ソース領域６８およびｎ⁻型不純物領域１０の間の領域がＭＩＳＦＥＴのチャネル領域である。

本実施形態に係る半導体装置６６のように、ＩＧＢＴに代えてＭＩＳＦＥＴを備えた構造によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置６６に対して、前述の第２実施形態に係る半導体装置５１の構造を適用することもできる。
＜第５実施形態＞
図１２は、本発明の第５実施形態に係る半導体装置７１を示す断面図である。図１０において、前述の第３実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

本実施形態に係る半導体装置７１は、前述のトレンチゲート型のＩＧＢＴ（図１０参照）に代えてプレーナゲート型のＩＧＢＴを含む。
アクティブ領域６において半導体層２の第１主面３の表層部には、複数のｐ⁻型不純物領域１３が間隔を空けて形成されている。ｐ⁻型不純物領域１３は、本実施形態では、ＩＧＢＴのｐ型ボディ領域として形成されている。複数のｐ⁻型不純物領域１３は、たとえば平面視において同一方向に沿って延びるストライプ状に形成されている。

アクティブ領域６は、本実施形態では、ｐ型主接合領域１４により取り囲まれた領域によって画定されている。ｐ型主接合領域１４の内周縁１４ａは、ｐ⁻型不純物領域１３に接続されていてもよい。
ｐ⁻型不純物領域１３の表層部には、ｎ^＋型エミッタ領域５７が形成されている。ｎ^＋型エミッタ領域５７は、ｐ⁻型不純物領域１３の周縁から内側に間隔を空けて形成されている。

ｐ⁻型不純物領域１３の表層部には、ｐ^＋型コンタクト領域５８が形成されている。ｐ^＋型コンタクト領域５８は、ｎ^＋型エミッタ領域５７を貫通しており、ｐ⁻型不純物領域１３に接続されている。
アクティブ領域６において半導体層２の第１主面３には、前述のトレンチゲート構造５９に代えて複数のプレーナゲート構造７２が形成されている。複数のプレーナゲート構造７２は、互いに隣り合うｐ⁻型不純物領域１３の間の領域にそれぞれ形成されている。複数のプレーナゲート構造７２は、平面視においてｐ⁻型不純物領域１３が延びる方向に沿って延びるストライプ状に形成されている。

プレーナゲート構造７２は、ゲート絶縁膜６１およびゲート電極６２を含む積層構造を有している。ゲート電極６２は、互いに隣り合うｎ^＋型エミッタ領域５７の間のｎ⁻型不純物領域１０と対向している。ゲート電極６２は、さらに、ゲート絶縁膜６１を挟んでｐ⁻型不純物領域１３およびｎ^＋型エミッタ領域５７と対向している。
絶縁層２１は、プレーナゲート構造７２を被覆している。絶縁層２１は、ｎ^＋型エミッタ領域５７およびｐ^＋型コンタクト領域５８を露出させる第３開口６３を有している。

半導体層２の第１主面３の上には、エミッタ電極６４が形成されている。エミッタ電極６４は、絶縁層２１の上から第３開口６３に入り込んでいる。エミッタ電極６４は、第３開口６３内においてｎ^＋型エミッタ領域５７およびｐ^＋型コンタクト領域５８と電気的に接続されている。半導体層２の第２主面４側には、コレクタ電極６５が形成されている。
以上、本実施形態に係る半導体装置７１のように、プレーナゲート型のＩＧＢＴを備えた構造によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置６６に対して、前述の第２実施形態に係る半導体装置５１の構造を適用することもできる。

また、前述の第４実施形態のように、ｐ^＋型コレクタ領域５６に代えて、ｎ^＋型ドレイン領域６７を形成することによって、プレーナゲート型のＭＩＳＦＥＴを備えた半導体装置を採用してもよい。このような構造においても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
＜他の形態＞
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。

前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態では、４個のｐ^＋型ＦＬ領域１８が形成された例について説明した。しかし、ｐ^＋型ＦＬ領域１８の個数は、緩和すべき電界の強さに応じて適宜調節され得る。したがって、ｐ^＋型ＦＬ領域１８が、１個だけ形成された構造が採用されてもよい。むろん、ｐ^＋型ＦＬ領域１８が、４個以上形成された構造が採用されてもよい。

前述の各実施形態において、ｐ型主接合領域１４は、有端状に形成されていてもよい。前述の各実施形態において、ｐ^＋型ＦＬ領域１８は、有端状に形成されていてもよい。前述の各実施形態において、ｎ^＋型チャネルストップ領域１９は、有端状に形成されていてもよい。
前述の各実施形態において、フィールドプレート３３Ａ，３３Ｂ，３３Ｃ，３３Ｄは、有端状に形成されていてもよい。前述の各実施形態において、等電位ポテンシャル電極３４は、有端状に形成されていてもよい。

前述の各実施形態において、アクティブ領域６外の絶縁層２１は、半導体層２の第１主面３を選択的に酸化させることによって形成したＬＯＣＯＳ（Local Oxidation of Silicon）膜であってもよい。
前述の各実施形態において、アクティブ領域６外の絶縁層２１は、半導体層２の第１主面３の表層部を選択的に掘り下げて形成したトレンチに絶縁体を埋設したトレンチアイソレーション構造を有していてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 半導体層
６ アクティブ領域
１０ ｎ⁻型不純物領域（第１不純物領域）
１３ ｐ⁻型不純物領域（第２不純物領域）
１４ ｐ型主接合領域
１８ ｐ^＋型ＦＬ領域（フィールドリミット領域）
２１ 絶縁層
３２ アノード電極（表面電極）
３５ アノード電極の接続部
３５ａ アノード電極の接続端部
５１ 半導体装置
５５ 半導体装置
５６ ｐ^＋型コレクタ領域
５７ ｎ^＋型エミッタ領域
６１ ゲート絶縁膜
６２ ゲート電極
６４ エミッタ電極（表面電極）
６６ 半導体装置
６７ ｎ^＋型ドレイン領域
６８ ｎ^＋型ソース領域
６９ ソース電極（表面電極）
７１ 半導体装置

Claims (21)

1. 機能素子が形成されたアクティブ領域を有する半導体層と、
   前記半導体層の表層部に形成された第１導電型の第１不純物領域と、
   前記第１不純物領域の表層部に形成され、かつ、前記アクティブ領域を画定する第２導電型の第２不純物領域と、
   前記半導体層の表層部において、前記第２不純物領域の周縁に沿って形成され、かつ、前記第２不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の主接合領域と、
   前記半導体層の表層部において、前記主接合領域に対して前記第２不純物領域とは反対側の領域で前記主接合領域の周縁に沿って形成され、かつ、前記主接合領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、を含む、半導体装置。
2. 前記第２不純物領域の第２導電型不純物濃度に対する前記主接合領域の第２導電型不純物濃度の濃度比は、１．０を超えて１０未満である、請求項１に記載の半導体装置。
3. 前記第２不純物領域の第２導電型不純物濃度に対する前記フィールドリミット領域の第２導電型不純物濃度の濃度比は、１．０を超えて１０以下である、請求項１または２に記載の半導体装置。
4. 前記第２不純物領域は、５．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下の第２導電型不純物濃度を有している、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記主接合領域は、３．０×１０^１６ｃｍ^−３以上５．０×１０^１７ｃｍ^−３未満の第２導電型不純物濃度を有している、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記フィールドリミット領域は、４．０×１０^１６ｃｍ^−３以上５．０×１０^１７ｃｍ^−３以下の第２導電型不純物濃度を有している、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記主接合領域は、前記第２不純物領域と同電位になるように形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記主接合領域の底部は、前記半導体層の厚さ方向に関して、前記第２不純物領域の底部よりも深い位置に形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記主接合領域は、前記第２不純物領域を取り囲んでいる、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記フィールドリミット領域は、前記主接合領域から間隔を空けて形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記フィールドリミット領域の底部は、前記半導体層の厚さ方向に関して、前記第２不純物領域の底部よりも深い位置に形成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記フィールドリミット領域の底部は、前記半導体層の厚さ方向に関して、前記主接合領域の底部と等しい深さ位置に形成されている、請求項１〜１１のいずれか一項に記載の半導体装置。
13. 前記フィールドリミット領域は、前記主接合領域を取り囲んでいる、請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記主接合領域から離れる方向に間隔を空けて、複数の前記フィールドリミット領域が形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 複数の前記フィールドリミット領域は、それぞれ等しい第２導電型不純物濃度を有している、請求項１４に記載の半導体装置。
16. 前記半導体層の上に形成され、前記第２不純物領域および前記主接合領域の両方に接続された接続部を有する表面電極をさらに含む、請求項１〜１５のいずれか一項に記載の半導体装置。
17. 前記表面電極の前記接続部は、前記主接合領域の上に位置する接続端部を有している、請求項１６に記載の半導体装置。
18. 前記半導体層の上に形成され、前記第２不純物領域および前記主接合領域を露出させる開口を有し、前記開口を区画する内壁が前記主接合領域の上に位置する絶縁層をさらに含み、
    前記表面電極の前記接続部は、前記絶縁層の前記開口内において前記第２不純物領域および前記主接合領域と接続されている、請求項１６または１７に記載の半導体装置。
19. 前記第２不純物領域は、前記第１不純物領域との間でｐｎ接合部を形成しており、
    前記アクティブ領域には、前記ｐｎ接合部を含むダイオードが、前記機能素子として形成されている、請求項１〜１８のいずれか一項に記載の半導体装置。
20. 前記第２不純物領域の表層部に形成された第１導電型のエミッタ領域と、
    前記半導体層において前記第１不純物領域を挟んで前記第２不純物領域に対向する領域に形成された第２導電型のコレクタ領域と、
    前記エミッタ領域、前記第２不純物領域および前記第１不純物領域とゲート絶縁膜を挟んで対向するゲート電極とをさらに含み、
    前記アクティブ領域には、前記第２不純物領域をチャネル領域とするＩＧＢＴ（Metal Insulator Semiconductor Field Effect Transistor）が、前記機能素子として形成されている、請求項１〜１８のいずれか一項に記載の半導体装置。
21. 前記第２不純物領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層において前記第１不純物領域を挟んで前記第２不純物領域に対向する領域に形成された第１導電型のドレイン領域と、
    前記ソース領域、前記第２不純物領域および前記第１不純物領域とゲート絶縁膜を挟んで対向するゲート電極とをさらに含み、
    前記アクティブ領域には、前記第２不純物領域をチャネル領域とするＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、前記機能素子として形成されている、請求項１〜１８のいずれか一項に記載の半導体装置。

Images