JP2016063048A - トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】トレンチ型絶縁ゲートバイポーラトランジスタのターンオン時のコレクタ電流のピーク値の跳ね上がりを抑制することができる。【解決手段】トレンチ型絶縁ゲートバイポーラトランジスタは、第１導電型ドリフト層１の表面に形成されたトレンチ１０ａ，１０ｂ，…１０ｅ，…と、このトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側に選択的に設けられた複数のゲート電極１２ａ，１２ｂ，１２ｃ，…と、隣り合うゲート電極１２ａ，１２ｂ，１２ｃ，…の間においてトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側に充填された絶縁物からなる絶縁ブロック１３ｄ，１３ｅ，…と、第１導電型ドリフト層１のトレンチ１０ａ，１０ｂ，…１０ｅ，…と反対側の面上に形成された第２導電型コレクタ領域６と、を備える。【選択図】図１

Description

本発明は、半導体素子及び半導体素子の製造方法に関し、特に電力変換装置に用いられる絶縁ゲート型バイポーラトランジスタ及びその製造方法に関する。
電力変換装置の低消費電力化が進む中で、その電力変換装置に用いられるパワーデバイス自体の低消費電力化に対する期待は大きい。そのパワーデバイスの中でも伝導度変調効果により、低オン電圧が達成でき、また電圧でゲート制御が可能な絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと称する。）の使用は定着してきている。近年はウェハ表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢＴに比べて、ウェハ表面からトレンチ構造を形成し、その中に酸化膜を介してゲート電極を埋設するトレンチ型ＩＧＢＴの適応が増えている。
このトレンチ型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されている。例えば特許文献１に記載のトレンチ型ＩＧＢＴでは、ｎドリフト層の表面層の一部にｐベース領域（ｐウェル領域）を形成した上で、エミッタ電極側で、エミッタ電極に接続したｐベース領域の面積比率を下げる。これにより、ｐコレクタ層から注入された正孔（ホール）のｐベース領域を介したエミッタ電極への流出を抑制し、ｎドリフト層の表面層での正孔の蓄積を促進する。そして、エミッタ電極側の蓄積キャリア濃度を増加させることで伝導度変調効果を高め、オン電圧を低減する。
特開２０００−２２８５１９号公報
しかし特許文献１のＩＧＢＴの場合、ｎドリフト層の表面層でｐベース領域が形成されていない領域に、ターンオンにより流れる正孔が蓄積されると、蓄積された正孔により、ゲート電極に変異電流が流れる現象が生じる。その結果、ターンオン時にゲート電圧が急激に上昇するとともに、ゲート電圧の急上昇に伴ってコレクタ電流のピーク値が跳ね上がるという問題がある。
本発明は上記の問題に着目して為されたものであって、トレンチ型絶縁ゲートバイポーラトランジスタのターンオン時のコレクタ電流のピーク値の跳ね上がりを抑制することができるトレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明に係る絶縁ゲート型バイポーラトランジスタのある態様は、第１導電型ドリフト層の表面に形成されたトレンチと、このトレンチの内側に選択的に設けられた複数のゲート電極と、隣り合うゲート電極の間においてトレンチの内側に充填された絶縁物からなる絶縁ブロックと、第１導電型ドリフト層のトレンチと反対側の面上に形成された第２導電型コレクタ領域と、を備えることを要旨とする。
また本発明に係る絶縁ゲート型バイポーラトランジスタの製造方法のある態様は、半導体領域の表面層の一部に形成されたトレンチの内側に絶縁物を充填する工程と、充填された絶縁物の一部を除去し、トレンチの内側を選択的に露出させる工程と、選択的に露出したトレンチの内側にゲート電極を形成する工程と、を含むことを要旨とする。
従って本発明に係る絶縁ゲート型バイポーラトランジスタによれば、ターンオン時のコレクタ電流のピーク値の跳ね上がりを抑制することができる。
本発明の実施の形態に係るＩＧＢＴを模式的に説明する断面図である。 本発明の実施の形態に係るＩＧＢＴを模式的に説明する平面図である。 図２中のＡ−Ａ方向から見た断面図である。 図２中のＢ−Ｂ方向から見た断面図である。 図２中のＣ−Ｃ方向から見た断面図である。 図２中のＤ−Ｄ方向から見た断面図である。 本発明の実施の形態に係るＩＧＢＴの特性を解析するシミュレーションで用いる回路の構成図である。 比較例に係るＩＧＢＴを模式的に説明する平面図である。 シミュレーション解析によるターンオン時のコレクタ電流及びコレクタ‐エミッタ間電圧の波形を示す特性図である。 シミュレーション解析によるゲート抵抗とコレクタ電流のピーク値との関係を示す特性図である。 シミュレーション解析によるコレクタ電流のピーク値とターンオン損失との相関を示す特性図である。 ターンオン電圧とターンオフ損失とのトレードオフ特性の変化を示す図である。 本発明の実施の形態に係るＩＧＢＴの製造方法の概略を説明する模式的な工程断面図である（その１）。 本発明の実施の形態に係るＩＧＢＴの製造方法の概略を説明する模式的な工程断面図である（その２）。 本発明の実施の形態に係るＩＧＢＴの製造方法の概略を説明する模式的な工程断面図である（その３）。 本発明の実施の形態に係るＩＧＢＴの製造方法の概略を説明する模式的な工程断面図である（その４）。 本発明の実施の形態に係るＩＧＢＴの製造方法の概略を説明する模式的な工程断面図である（その５）。 本発明の他の実施の形態に係るＩＧＢＴを模式的に説明する断面図である（第１変形例）。 本発明の他の実施の形態に係るＩＧＢＴを模式的に説明する断面図である（第２変形例）。 図１９中のＥ−Ｅ方向から見た断面図である。 本発明の他の実施の形態に係るＩＧＢＴを模式的に説明する断面図である（第３変形例）。 本発明の他の実施の形態に係るＩＧＢＴを模式的に説明する平面図である（第４変形例）。
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層や配線の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
また以下の本発明の実施の形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また添付図面においては、見易さのため、一部の層のハッチングの図示を省略している。
（ＩＧＢＴの構造）
本発明の実施の形態に係るトレンチ型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、図１及び図２に示すように、第１導電型ドリフト層１の表面層の一部に形成された複数の第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…と、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の内部にそれぞれ形成された複数の第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…とを備える。
またＩＧＢＴは、この複数の第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…の表面から第１導電型ドリフト層１まで形成された複数のトレンチ１０ａ，１０ｂ，…１０ｅ，…と、この複数のトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側にそれぞれ絶縁膜１５ａ，１５ｂ，…１５ｅ，…，１６ａ，１６ｂ，…１６ｅ，…を介して複数の第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…に対向して選択的に設けられた複数のゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…とを備える。
またＩＧＢＴは、トレンチ１０ａ，１０ｂ，…１０ｅ，…のそれぞれの内側の空間において、図２及び図３に示すように、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…が設けられている領域以外の領域に形成された複数の絶縁ブロック１３ａ，１３ｂ，…１３ｅ，…を備える。またＩＧＢＴは、絶縁ブロック１３ａ，１３ｂ，…１３ｅ，…の上に、隣り合うゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…どうしを電気的に接続する複数のゲート連結部９ａ，９ｂ，…９ｅ，…を備える。またＩＧＢＴは、第１導電型ドリフト層１の表面層の絶縁ブロック１３ａ，１３ｂ，…１３ｅ，…が接触する領域上に形成された複数の壁間層１４ａ，１４ｂ，…１４ｅ，…を備える。またＩＧＢＴは、第１導電型ドリフト層１の表面と、壁間層１４ａ，１４ｂ，…１４ｅ，…と、ゲート連結部９ａ，９ｂ，…９ｅ，…との上に共通して積層された絶縁層８を備える。
またＩＧＢＴは、絶縁層８上に、第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…の表面と第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の表面とに共通に接触して設けられたエミッタ電極５と、第１導電型ドリフト層１の第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…と反対側（図１の下側）の面上に形成された第１導電型バッファ層１８とを備える。エミッタ電極５は、絶縁層８に形成された複数のコンタクトホールＣ１，Ｃ２，…を介して第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の表面に接触している。
またＩＧＢＴは、この第１導電型バッファ層１８のトレンチ１０ａ，１０ｂ，…１０ｅ，…と反対側の面上に形成された第２導電型コレクタ領域６と、この第２導電型コレクタ領域６の第１導電型バッファ層１８と反対側の面上に設けられたコレクタ電極７とを備える。尚、図１中では説明のため、ＩＧＢＴの各層や各電極等の一部を断面して図示を省略している。
第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…は、図２に示すように、トレンチ１０ａ，１０ｂ，…１０ｅ，…の間にそれぞれ設けられている。第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…は、ＩＧＢＴを平面視して、トレンチ１０ａ，１０ｂ，…１０ｅ，…を介して図２中の左右方向に、トレンチの延びる方向に直交して直線状に並ぶ。また直線状に表われる第２導電型ベース領域は、図２中の上段側の一群の第２導電型ベース領域２ａ，２ｂ，…２ｄ，…と下段側の一群の第２導電型ベース領域３ａ，３ｂ，…３ｄ，…とで示されるように、トレンチの延びる方向に間隔を空け互いに平行である。複数の第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…は、全面にストライプパターンを表すように配置されている。
尚、図２では、左右方向の中央に示す一点鎖線より左側の領域では、絶縁層８及びエミッタ電極５を除去した状態を模式的に図示している。また一点鎖線より右側の領域では、第１導電型ドリフト層１の上面Ｓ（図１参照）の位置で水平に断面した状態を平面視して示している。
トレンチ１０ａ，１０ｂ，…１０ｅ，…は、すべてＵ字形状で同じトレンチ幅であり、第１導電型ドリフト層１上に等間隔で互いに平行に形成され、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…に接している。尚、トレンチの形状はＵ字に限定されることなく、Ｖ字等他の形状で形成されてよい。
ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…は導電性を有する素材であればよく、本発明の実施の形態では導電性不純物をドープした多結晶シリコン（ドープドポリシリコン）が用いられている。ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…は、図５中の２個のゲート電極１１ａ，１２ａで例示するように、トレンチ１０ａの内側に選択的に埋め込まれており、トレンチ１０ａの延びる方向に沿って所定の間隔ｄで並設されている。すなわちゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…は、トレンチの内側でそれぞれ分離して配置されている。よって分離したゲート電極が第１導電型ドリフト層１にそれぞれ接する領域を併せた面積は、一本のトレンチの内側において一様に埋め込まれている場合（図８参照）のゲート電極が第１導電型ドリフト層１に接する面積より少ない。
ゲート連結部９ａ，９ｂ，…９ｄ，…は、導電性を有する素材であればよく、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…と同様にドープドポリシリコンが用いられている。ゲート連結部９ａ，９ｂ，…９ｄ，…の素材は、ドープドポリシリコンに限定されず、ゲート電極どうしを電気的に接続する配線として機能する限り、他の導電性素材が用いられてもよい。ゲート連結部９ａ，９ｂ，…９ｄ，…は、図１に示すように、四角柱状に形成されており、ゲート連結部９ａ，９ｂ，…９ｄ，…の幅（図１中の左右方向の長さ）は、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…の幅と略等しい。
ゲート連結部９ａ，９ｂ，…９ｄ，…は、図５中のゲート連結部９ａで例示するように、長手方向の中央部が絶縁ブロック１３ａの上面に積層されるとともに、両端部が隣り合うゲート電極１１ａとゲート電極１２ａとにそれぞれ接続される。すなわちゲート連結部９ａは、絶縁ブロック１３ａを跨いで、隣り合うゲート電極１１ａとゲート電極１２ａとの間を架け渡すように設けられている。ゲート連結部９ａは、両端部のそれぞれの下面で、ゲート電極１１ａ及びゲート電極１２ａのそれぞれのゲート連結部９ａ側の端部の上面と接合している。すなわちゲート電極１１ａ及びゲート電極１２ａの上面はゲート連結部９ａの上面より低く、ゲート電極１１ａ及びゲート電極１２ａの２つの上面と、ゲート連結部９ａの上面との間には段差が形成されている。ゲート連結部９ａ，９ｂ，…９ｄ，…が隣り合うゲート電極間を架け渡すように設けられていることにより、第１導電型ドリフト層１の表面に壁間層１４ａ，１４ｂ，…１４ｄ，…が積層した状態であっても、ゲート電極どうしを電気的に接続することができる。
ここで第１導電型ドリフト層１の表面層における、第２導電型ベース領域が形成されていない領域を「キャリア蓄積領域」と定義する。図２及び図４中には、第１導電型ドリフト層１の表面層に複数のキャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…が示されている。キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…には、ＩＧＢＴのターンオン時に第２導電型コレクタ領域６から流れ込む正孔が蓄積する。
絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…は、図４に示すように、キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…が接するトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側の空間に、酸化物等からなる絶縁物がそれぞれ充填されることにより形成され、トレンチ１０ａ，１０ｂ，…１０ｅ，…の延びる方向に長手方向を有する縦長の壁状の構造物である。絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の下端部は第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の下側に到達している。
また絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の両端部は、図２に示すように、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…に重ならないように形成されている。絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の両端部が、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…に重なることは排除されないが、少なくとも第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…に重ならないように形成されることが好ましい。絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の両端部が、第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…に重なると、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…が第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…に接する面積が減少し、チャネル形成に影響を与えるためである。絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…により、キャリア蓄積領域２０ａ〜２０ｄ…に蓄積された正孔によるゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…への変位電流が抑制され、ＩＧＢＴのゲート電圧の急激な上昇を抑制することが可能となる。
図５に示すように、絶縁ブロック１３ａの横方向の長さは、隣り合うゲート電極１１ａとゲート電極１２ａとの間隔ｄに等しくなる。よって半導体基板の主面上において、ＩＧＢＴ素子が形成される部分の面積を一定とした場合、間隔ｄを長く設定する程、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…が占める体積が増加し、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…への変位電流が抑制され、ターンオン時のゲート電圧の上昇が抑制される。
一方、間隔ｄが延長すると、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の体積の増加に反比例して、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…の体積が減少するとともに、ゲート電極間を連結するゲート連結部９ａ，９ｂ，…９ｄ，…の長さが長くなる。そのため、ゲート連結部９ａ，９ｂ，…９ｄ，…を厚くできない場合は、ＩＧＢＴ全体のゲート抵抗が増加し、ターンオン時のゲート電圧の上昇につながる。すなわち間隔ｄは、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…への変位電流の抑制と、ＩＧＢＴのゲート抵抗の増加とのバランスを考慮して設定される。
壁間層１４ａ，１４ｂ，…１４ｄ，…は、図４に示すように、隣り合う絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の間に位置する絶縁物で構成された領域であり、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…と一体的に形成されている。壁間層１４ａ，１４ｂ，…１４ｄ，…の上面と、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の上面とは同じ高さに形成されている。また図６中の壁間層１４ａで例示するように、キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…の表面上に形成されている。そのため壁間層１４ａ，１４ｂ，…１４ｄ，…は、ＩＧＢＴを平面視して、第２導電型ベース領域と同様のストライプパターンを示す（図２参照）。
第１導電型ドリフト層１は、ｎ型で低不純物濃度すなわち比較的高抵抗に形成された半導体領域である。第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…は、第１導電型ドリフト層１の一方側（図３中の上側）の表面層に選択的に形成された、ｐ型の半導体領域である。第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…は、図２及び図３に示すように、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の一方側の表面層に選択的に形成された、ｎ型で高不純物濃度すなわち比較的低抵抗に形成された半導体領域である。
第１導電型バッファ層１８は、ｎ型で高不純物濃度に形成された半導体領域であり、ＩＧＢＴのコレクタ電圧（飽和電圧）とターンオフ損失のトレードオフ特性を向上させるために設けられている。また第２導電型コレクタ領域６は、ｐ型で高不純物濃度に形成された半導体領域であり、ＩＧＢＴのターンオン時に、第２導電型コレクタ領域６から第１導電型バッファ層１８を介して、第１導電型ドリフト層１に正孔が注入される。
（ＩＧＢＴの動作）
ＩＧＢＴのターンオン時には、コレクタ‐エミッタ間が順バイアスされるとともにゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…にゲート電圧が印可されることで、第１導電型ドリフト層１と第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…との間にチャネルが形成され、コレクタ‐エミッタ間に電流が流れる。また第２導電型コレクタ領域６から第１導電型ドリフト層１に正孔が注入されることにより伝導度変調効果が生じ、第１導電型ドリフト層１の抵抗が下がる。ＩＧＢＴはオン状態となり、注入された正孔は複数のキャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…に蓄積される。
キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…には、第２導電型コレクタ領域６から注入された正孔が蓄積され、蓄積された正孔により、ＩＧＢＴのターンオン電圧Ｖｏｎが低下する。一方、キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…には絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…が接して設けられているため、蓄積された正孔によるゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…への変位電流が抑制される。また絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…が、トレンチの形状に応じた壁状の構造物であり、下端部が第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の下側に到達しているため、キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…中の正孔の移動を効果的に抑制する。そのため、ゲート電圧の上昇が抑制され、ターンオン時のコレクタ電流の跳ね上がりが抑制される。
またコレクタ電流が増加する場合、ＩＧＢＴの対向アームの転流ダイオード（ＦＷＤ）の電圧の時間変化が増加することにより、電磁波ノイズが増加するとともに、ＩＧＢＴのターンオン損失が増加する。よって、本発明の実施の形態では、複数の絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…によりコレクタ電流のピーク値の跳ね上がりが抑制されることで、ターンオン損失を低下させることが可能となる。
またＩＧＢＴのターンオフ時には、チャネルが消失し、第２導電型コレクタ領域６からの正孔の注入が停止する。キャリア蓄積領域２０ａ，２０ｂ，…２０ｄ，…に蓄積されていた正孔は、第１導電型ドリフト層１中で電子と対になって消滅するか、あるいは第２導電型ベース領域２ａ〜２ｄ，３ａ〜３ｄを通過してエミッタ電極５へ流出する。
次に、本発明の実施の形態に係るＩＧＢＴの特性を、シミュレーション解析で得られた結果を用いて比較例とともに説明する。シミュレーションで用いた回路中、図７中に破線囲みで示すダイオード及びＩＧＢＴ以外の素子の値（直流電源電圧Ｖｃｃ、インダクタＬ、ゲート‐エミッタ間電圧Ｖｇｅ、ゲート抵抗Ｒｇ）は、外付けで入力して設定する。
ＩＧＢＴは、定格電圧３．３ｋＶ、定格電流密度約５０Ａ／ｃｍ２である。他の主なディメンジョンを以下の（１）〜（７）に記す。
（１）第１導電型ドリフト層
厚さ：約３７０μｍ、最高不純物濃度：約２×１０１３／ｃｍ３程度、
（２）トレンチ
形状：Ｕ字状、深さ：約５μｍ、開口幅：約１μｍ、トレンチ間隔：約４μｍ、
内側の酸化膜の厚さ：約０．１μｍ、
（３）第２導電型ベース領域
幅：約４μｍ、長さ：約４μｍ、深さ：約３μｍ、
隣り合う第２導電型ベース領域間の間隔：約９０μｍ、
表面不純物濃度：５．５×１０１６／ｃｍ３程度、
（４）第１導電型エミッタ領域
幅：約１．５μｍ、長さ：約１．５μｍ、深さ：約０．３μｍ、
表面不純物濃度：１．０×１０２０／ｃｍ３程度、
（５）絶縁ブロック
長さ（＝ゲート電極間の間隔ｄ）：約９５μｍ、
（６）第１導電型バッファ層
厚さ：約３０μｍ、最高不純物濃度：１．０×１０１５／ｃｍ３程度、
（７）第２導電型コレクタ領域
厚さ：約１μｍ、表面不純物濃度：１．０×１０１７／ｃｍ３程度
また比較例に係るＩＧＢＴは、図８に示すように、符号を不記しない第１導電型エミッタ領域を含む第２導電型ベース領域が複数、ＩＧＢＴを平面視で、トレンチ１０ａ，１０ｂ，…１０ｅ，…の間に市松模様状に配置されている。また比較例に係るＩＧＢＴは、本発明の実施の形態に係る絶縁ブロックを有さないとともに、図８中に例示されるトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側には絶縁膜を介してゲート電極４１ａ，４１ｂ，…４１ｅ，…が、それぞれのトレンチ１０ａ，１０ｂ，…１０ｅ，…の延びる方向に一様に埋め込まれている点が実施の形態と異なる。比較例に係るＩＧＢＴの他のディメンジョンは実施の形態と同様であり、キャリア蓄積領域の大きさも実施の形態と同様である。
シミュレーション解析の結果、まず図９中に２本の実線で示すように、実施の形態及び比較例のそれぞれのコレクタ電流Ｉｃの値は、いずれも同じ時刻から立ち上がってピークを迎えた後で低下し、略一定の値に到達した。比較例のコレクタ電流Ｉｃのピーク値が１６０［Ａ］以上であったのに対し、実施の形態のコレクタ電流Ｉｃのピーク値は９０［Ａ］程度であった。
比較例の場合、ターンオンにより第２導電型コレクタ領域から流れ込む正孔がキャリア蓄積領域に蓄積された後、キャリア蓄積領域に接するゲート電極に変異電流が流れ、ゲート電圧が急激に上昇した。そのため比較例のコレクタ電流Ｉｃはピーク値で示すように大きく跳ね上がった。
一方、実施の形態の場合、キャリア蓄積領域の近傍に存在するゲート電極が極めて少ないため、キャリア蓄積領域に正孔が流れ込んでも、ゲート電極への変位電流が流れず、ゲート電圧の急激な上昇を抑えられた。そのため、実施の形態のコレクタ電流Ｉｃのピーク値は大きく抑えられ、コレクタ電流の跳ね上がりを抑制できることが確認できた。
また図９中に破線で示すようにコレクタ‐エミッタ間電圧Ｖｃｅも、実施の形態と比較例のそれぞれのコレクタ電流Ｉｃの値の変化に対応して変化した。また図１０に示すように、ゲート抵抗Ｒｇを１０〜１００（Ω）の間で変化させても、実施の形態の方が比較例よりコレクタ電流Ｉｃのピーク値Ｉｃｐが抑えられた。
また図１１に示すように、実施の形態のコレクタ電流Ｉｃのピーク値Ｉｃｐは、同じターンオン損失Ｅｏｎの値で比較して、比較例のコレクタ電流Ｉｃのピーク値Ｉｃｐの２／３程度に抑えられた。尚、図１１中の各プロットの横に括弧書きで付されている数値は、シミュレーションを行った際のゲート抵抗Ｒｇの値である。ここで、コレクタ電流Ｉｃのピーク値Ｉｃｐとターンオン損失Ｅｏｎとはトレードオフの関係にある。すなわち実施の形態は、ターンオン損失Ｅｏｎを抑えたまま、低ノイズ特性を有することがわかった。また同じピーク値Ｉｃｐ＝１５０［Ａ］の場合、本発明の実施の形態は、比較例に比べ、ターンオン損失Ｅｏｎが約半分に低下した。
次に図１２に示すように、コレクタ電流Ｉｃのピーク値Ｉｃｐが１５０［Ａ］のときの、実施の形態のターンオン電圧Ｖｏｎは約３．３８［Ｖ］であり、比較例のターンオン電圧Ｖｏｎは約３．２９［Ｖ］であった。実施の形態のターンオン電圧Ｖｏｎは、比較例のターンオン電圧Ｖｏｎに比べ約０．０９［Ｖ］（約３％）上昇した。一方、実施の形態のターンオフ損失Ｅｏｆｆは約１０１．５［ｍＪ］であり、比較例のターンオフ損失Ｅｏｆｆは約１０４．５［ｍＪ］であった。実施の形態のターンオフ損失Ｅｏｆｆは比較例に比べ約０．０９［Ｖ］（約３％）低下した。すなわち実施の形態では、図１２中の白抜き矢印で示すように、ターンオン電圧Ｖｏｎで生じるデメリットと、ターンオフ損失Ｅｏｆｆで生じるメリットとが相殺され、トレードオフ特性が略変化しなかった。
よって比較例と異なり、トレンチの内側に絶縁ブロックを設けた実施の形態に係るＩＧＢＴでは、図９〜図１２から明らかなように、ゲート抵抗Ｒｇを調整してターンオン損失Ｅｏｎを低下させないとともに、ターンオン電圧Ｖｏｎ及びターンオフ損失Ｅｏｆｆのトレードオフ特性を低下させることなく、コレクタ電流Ｉｃのピーク値Ｉｃｐのみを低減する効果を得ることが可能であった。
（ＩＧＢＴの製造方法）
次に、本発明の実施の形態に係るＩＧＢＴの製造方法を、図１３〜図１７を参照して説明する。
（ａ）まず、例えばｎ型でシリコンのＭＣＺ（磁場印加型チョクラルスキー）法により引き上げられ、所定の厚さで形成した半導体基板を用意し、半導体基板の一方の主面上に、リン（Ｐ）等のｎ型の不純物元素をイオン注入等により所定の濃度でドーピングして、第１導電型ドリフト層１を形成する。次に、図１３に示すように、第１導電型ドリフト層１の表面層の上面に、例えばフォトリソグラフィ技術及びドライエッチング技術等を用いて、等幅の複数のトレンチ１０ａ，１０ｂ，…１０ｅ，…を等間隔で互いに平行に形成する。
（ｂ）次に、第１導電型ドリフト層１の表面層の上面全面に、図１４に示すように、ＣＶＤ法等で酸化シリコン等の酸化物を絶縁物として予め堆積させ絶縁物層１４を形成する。このとき絶縁物をトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側全体に充填するとともに、絶縁物が、第１導電型ドリフト層１の上面Ｓの位置よりも高い位置まで積層するように堆積させ、第１導電型ドリフト層１の上面全体を絶縁物層１４で覆う。
（ｃ）次に、フォトリソグラフィ技術及びドライエッチング技術等を用いて、絶縁物層１４を選択的にエッチングし、図１５に示すように、充填された絶縁物の一部を除去し、第１導電型ドリフト層１の表面層の一部と、トレンチ１０ａ，１０ｂ，…１０ｅ，…の内側の一部とを選択的に露出する。具体的には、トレンチ１０ａ，１０ｂ，…１０ｅ，…の延びる方向に直交して、レジストをストライプ状にパターニングしてエッチングする。第１導電型ドリフト層の表面をストライプ状に露出することにより、後工程で複数個の第２導電型ベース領域を効率よく形成することが可能となる。
またエッチング後に第１導電型ドリフト層１上に残った絶縁物層１４によって、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…と、壁間層１４ａ，１４ｂ，…１４ｄ，…とが一体的に形成される。このとき第１導電型ドリフト層１上に残る絶縁物層１４の、トレンチの延びる方向の長さが、所望の範囲内の値となるようにパターニングする。例えば、絶縁物層１４をエッチングする際のレジストパターンの幅を調整して行う。第１導電型ドリフト層１上に残る絶縁物層１４の長さは、絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…の長さ、すなわちゲート電極間の間隔ｄに対応する。例えば間隔ｄ以外のディメンジョンを、図７に示すシミュレーションで説明したディメンジョンと同様に設定した場合、間隔ｄとしては８０〜１００μｍ程度の長さが好適に用いられる。
（ｄ）次に露出したトレンチ１０ａ，１０ｂ，…１０ｅ，…の内側の表面を酸化させ、図１６に示すように、トレンチ１０ａ，１０ｂ，…１０ｅ，…の内側に、絶縁膜１５ａ，１５ｂ，…１５ｅ，…，１６ａ，１６ｂ，…１６ｅ，…となる酸化膜を形成する。そしてフォトリソグラフィ技術等を用いて、酸化膜の幅に応じたレジストをパターニングした上で、減圧ＣＶＤ法等を用いて、ドープドポリシリコン膜を積層する。その後、ドライエッチング技術等でエッチングを行い、トレンチ１０ａ，１０ｂ，…１０ｅ，…の露出した内側にゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…を形成する。
このとき絶縁物層１４の上面に、トレンチ１０ａ，１０ｂ，…１０ｅ，…に沿ってドープドポリシリコン膜を残存するようにパターニングすることで、ゲート連結部９ａ，９ｂ，…９ｄ，…が、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…と一体的に形成される。ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…は、それぞれのトレンチ１０ａ，１０ｂ，…１０ｅ，…において間隔ｄで分離配置される。
（ｅ）次に、例えばイオン注入法等を用いて、ヒ素（Ａｓ）イオン等のｐ型の不純物元素を、絶縁物層１４が取り除かれた第１導電型ドリフト層１の表面層に注入し、図１７に示すように、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…を形成する。
（ｆ）次に、形成した第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…のそれぞれの表面層に、リン（Ｐ）イオン等のｎ型の不純物元素をイオン注入等により注入し、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…の内部に第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…をそれぞれ形成する。
（ｇ）次に、第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…、第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…及び壁間層１４ａ，１４ｂ，…１４ｄ，…の上に、ＣＶＤ法等により絶縁層８を形成する（図１参照）。そして、第１導電型エミッタ領域４ａ１，４ａ２，４ｂ１，…４ｅ２，…と第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…とに共通して開口するように複数のコンタクトホールＣ１，Ｃ２，…（図１参照）を形成した後、アルミニウム（Ａｌ）やシリコン（Ｓｉ）等の膜を用いて絶縁層８上にエミッタ電極５を形成する。その後、所定の平坦化処理を施してもよいし、エミッタ電極５の上面に図示しないパッシベーション膜を形成してもよい。
（ｈ）次に、第１導電型ドリフト層１の下面側に、リン（Ｐ）イオン等のｎ型の不純物元素をイオン注入等により注入して、第１導電型バッファ層１８を形成する（図１参照）。
（ｉ）更に、形成した第１導電型バッファ層１８の下面側に、ヒ素（Ａｓ）イオン等のｐ型の不純物元素をイオン注入等により注入して、第２導電型コレクタ領域６を形成する。尚、ｐ層（第２導電型ベース領域２ａ，２ｂ，…２ｄ，…，３ａ，３ｂ，…３ｄ，…）が深くなりすぎる場合には、ｐ層を形成する前に、第１導電型バッファ層１８及び第２導電型コレクタ領域６を形成してもよい。
（ｊ）その後、第２導電型コレクタ領域６上に、アルミニウム（Ａｌ）やシリコン（Ｓｉ）等の金属板を例えば合金法により接合し、コレクタ電極７を形成する。その後、半導体基板を複数のチップ状にダイシングして、所定の処理によりパッケージに搭載（マウント）する。
本発明の実施の形態に係る絶縁ゲート型バイポーラトランジスタによれば、ゲート電極が、トレンチの溝に沿って間隔を空けて選択的に配置され、隣接するゲート電極どうしは、絶縁ブロックの上に積層されたゲート連結部で電気的に接続されている。そして第１導電型ドリフト層のキャリア蓄積領域に接するトレンチの内側には、絶縁物のみを充填して形成した絶縁ブロックが設けられ、ゲート電極が配置されない。よって、キャリア蓄積領域に正孔が流れ込んでも、キャリア蓄積領域の近傍にゲート電極が無いため、正孔の蓄積によるゲート電極への変位電流が抑えられる。よってゲート電圧の急激な上昇が抑制され、ターンオン時のコレクタ電流の跳ね上がりを抑制することができる。
本発明は上記のとおり開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。例えば本発明の実施の形態では、キャリア蓄積領域に正孔が蓄積されることで伝導度変調効果が生じるｎｐｎトランジスタ型のＩＧＢＴを説明したが、これに限定されず、ｎとｐとを入れ替えてｐｎｐトランジスタ型とし、蓄積されるキャリアを電子とするＩＧＢＴを構成してもよい。
（その他の実施の形態：第１変形例）
また本発明の他の実施の形態として、図１８に絶縁ブロック１７ａで例示するように、絶縁ブロック１７ａを絶縁層８側から第１導電型ドリフト層１側に向かって拡大するように形成してもよい。すなわち絶縁ブロック１７ａに隣接するゲート電極２１ａ，２２ａを、絶縁層８側から第１導電型ドリフト層１側に向かって縮小するように構成する。ゲート電極２１ａの底面とゲート連結部１９ａの底面との間に傾斜面２４ａが形成されるとともに、ゲート電極２２ａの底面とゲート連結部１９ａの底面との間に傾斜面２４ｂが形成される。
ここで傾斜面２４ａ，２４ｂが無い場合（図５参照）、ゲート電極１１ａ，１１ｂ，…１１ｅ，…，１２ａ，１２ｂ，…１２ｅ，…と絶縁ブロック１３ａ，１３ｂ，…１３ｄ，…との境界領域におけるポテンシャルが急峻に変化することとなる。傾斜面２４ａ，２４ｂが形成されることにより、図１８中の第１導電型ドリフト層１中に点線で示すように、境界領域におけるポテンシャルの変化を緩やかにすることが可能となり、ＩＧＢＴの耐圧性を向上させる。尚、（第１変形例）中で説明した構造以外の構造については、上記した本発明の実施の形態の構成と同様に構成されるとともに、このことは以下に説明する他の変形例においても共通であり、繰り返しの説明を省略する。
（その他の実施の形態：第２変形例）
また本発明の他の実施の形態として、図１９及び図２０に示すように、第１導電型ドリフト層１とエミッタ電極５とを接続して短絡する複数の接続部２５ａ，２５ｂ，…２５ｅ，…が形成されてもよい。図１９は、図２０中左端のトレンチ１０ａの溝幅方向の中心位置で、紙面に垂直に断面した状態を示す図である。
接続部２５ａ，２５ｂ，…２５ｅ，…は、図１９に示すように、絶縁ブロック１３ａの内側で、エミッタ電極５側から第１導電型ドリフト層１側に向かって、ゲート連結部９ａ、絶縁層８及び絶縁ブロック１３ａ〜１３ｅを貫通して形成された孔部２３ａの内側に、ドープドポリシリコンが充填されることで形成されている。図２０に示すように、孔部２３ａの幅はゲート連結部９ａの幅より短く、ゲート連結部９ａが切断しないように形成されている。また接続部２５ａ，２５ｂ，…２５ｅ，…は、エミッタ電極５と一体的に形成されている。接続部２５ａ，２５ｂ，…２５ｅ，…は逆バイアス時に、第１導電型ドリフト層での電界の集中を緩和させる。すなわち、接続部２５ａ，２５ｂ，…２５ｅ，…に埋め込まれたエミッタ電極５が、絶縁膜２６ａ，…を介して第１導電型ドリフト層１に近接することで、図１９中の点線で示すように、ポテンシャルの空間変化を緩やかにできる。これにより、耐圧を向上させる効果を奏する。
（その他の実施の形態：第３変形例）
また本発明の他の実施の形態として、図２１に示すように、複数のゲート連結部４９ｂ，４９ｃ，…４９ｅ，…の幅をそれぞれ、ゲート電極１２ａ，１２ｂ，１２ｃ，…の幅より広く形成してもよい。ゲート連結部４９ｂ，４９ｃ，…４９ｅ，…をゲート電極１２ａ，１２ｂ，１２ｃ，…より広幅とすることで、ゲート連結部４９ｂ，４９ｃ，…４９ｅ，…の断面積が大きくなる。よって、ＩＧＢＴ全体のゲート抵抗を小さく構成できるため、ターンオン時のゲート電圧の上昇を抑制し、ターンオン損失を低減できる。
（その他の実施の形態：第４変形例）
また本発明の他の実施の形態として、図２２に例示するように、ＩＧＢＴを平面視して、開口部が四角柱状に表われるトレンチ３０の内側に、絶縁ブロック３３ａ，３３ｂ，３３ｃ、３３ｄを形成してもよい。図２２では、トレンチ３０の開口部は略正方形の枠状であり、ｎ−型のドリフト層１の表面上に形成されている。正方形の内側にはｐ型のベース領域２が形成され、更にベース領域２の内側にはｎ＋型の４個のエミッタ領域４ｐ，４ｑ，４ｒ，４ｓが形成されている。トレンチ３０の内側には、正方形の四辺のそれぞれの中央位置に、絶縁膜３６ａ，３６ｂ，３６ｃ、３６ｄを介して４個のゲート電極３１ａ，３１ｂ，３１ｃ、３１ｄが、４個のエミッタ領域４ｐ，４ｑ，４ｒ，４ｓとそれぞれ対向して埋め込まれている。トレンチ３０の外側には、枠に沿ってキャリア蓄積領域が存在する。
絶縁ブロック３３ａ，３３ｂ，３３ｃ、３３ｄは、トレンチ３０の内側において隣り合うゲート電極の間すなわち正方形の４個の角部に形成されている。４個の絶縁ブロック３３ａ，３３ｂ，３３ｃ、３３ｄは酸化物で構成され、４個の角部にそれぞれ充填されている。トレンチ３０の内側で分離して配置された４個のゲート電極３１ａ，３１ｂ，３１ｃ、３１ｄは、図示しない配線で接続されている。図２２に示すＩＧＢＴの場合も、キャリア蓄積領域が接するトレンチ３０の内側に４個の絶縁ブロック３３ａ，３３ｂ，３３ｃ、３３ｄが形成されていることにより、蓄積された正孔によるゲート電極への変位電流を抑制することが可能となる。
以上のように本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 第１導電型ドリフト層
２ａ〜２ｄ 第２導電型ベース領域
３ａ〜３ｄ 第２導電型ベース領域
４ａ１〜４ｅ２ 第１導電型エミッタ領域
５ エミッタ電極
６ 第２導電型コレクタ領域
９ａ〜９ｅ ゲート連結部
１０ａ〜１０ｄ トレンチ
１１ａ〜１１ｅ ゲート電極
１２ａ〜１２ｅ ゲート電極
１３ａ〜１３ｅ 絶縁ブロック
２０ａ〜２０ｄ キャリア蓄積領域
２１ａ ゲート電極
２２ａ ゲート電極
２５ａ〜２５ｅ 接続部
４９ａ〜４９ｅ ゲート連結部

Claims (7)

  1. 第１導電型ドリフト層の表面に形成されたトレンチと、
    該トレンチの内側に選択的に設けられた複数のゲート電極と、
    隣り合う前記ゲート電極の間において前記トレンチの内側に充填された絶縁物からなる絶縁ブロックと、
    前記第１導電型ドリフト層の前記トレンチと反対側の面上に形成された第２導電型コレクタ領域と、
    を備えることを特徴とするトレンチ型絶縁ゲートバイポーラトランジスタ。
  2. 前記絶縁ブロックは、前記第１導電型ドリフト層の表面に形成された第２導電型ベース領域に重ならないように配置されていることを特徴とする請求項１に記載のトレンチ型絶縁ゲートバイポーラトランジスタ。
  3. 更に、隣り合う前記ゲート電極どうしを接続するゲート連結部を備えることを特徴とする請求項２に記載のトレンチ型絶縁ゲートバイポーラトランジスタ。
  4. 前記ゲート電極は、前記第２導電型コレクタ領域側に向かって縮小するように形成されていることを特徴とする請求項３に記載のトレンチ型絶縁ゲートバイポーラトランジスタ。
  5. 更に、前記絶縁ブロックの内側に、前記第１導電型ドリフト層と該第１導電型ドリフト層上に形成されたエミッタ電極とを接続する接続部を備えることを特徴とする請求項４に記載のトレンチ型絶縁ゲートバイポーラトランジスタ。
  6. 前記ゲート連結部は、前記ゲート電極よりも広い幅であることを特徴とする請求項５に記載のトレンチ型絶縁ゲートバイポーラトランジスタ。
  7. 半導体領域の表面層の一部に形成されたトレンチの内側に絶縁物を充填する工程と、
    前記充填された絶縁物の一部を除去し、前記トレンチの内側を選択的に露出させる工程と、
    前記選択的に露出したトレンチの内側にゲート電極を形成する工程と、
    を含むことを特徴とするトレンチ型絶縁ゲートバイポーラトランジスタの製造方法。
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