JP6350679B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6350679B2
JP6350679B2 JP2016569261A JP2016569261A JP6350679B2 JP 6350679 B2 JP6350679 B2 JP 6350679B2 JP 2016569261 A JP2016569261 A JP 2016569261A JP 2016569261 A JP2016569261 A JP 2016569261A JP 6350679 B2 JP6350679 B2 JP 6350679B2
Authority
JP
Japan
Prior art keywords
groove
insulating film
lower half
semiconductor substrate
upper half
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016569261A
Other languages
English (en)
Other versions
JPWO2016114043A1 (ja
Inventor
勇介 小林
勇介 小林
勇一 小野澤
勇一 小野澤
学 武井
学 武井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2016114043A1 publication Critical patent/JPWO2016114043A1/ja
Application granted granted Critical
Publication of JP6350679B2 publication Critical patent/JP6350679B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Description

この発明は、半導体装置及びその製造方法に関する。
電力用半導体装置の一つにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）がある。ＩＧＢＴには、例えば４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、またはそれ以上の耐圧を有するものがある。ＩＧＢＴは、例えばコンバーター・インバーター等の電力変換装置に用いられることがある。
電力用半導体装置には、低損失、高効率、高耐量と同時に低ノイズ（ＥＭＣ）が求められる。ＥＭＣは、電圧の時間変化（ｄＶ／ｄｔ）に依存する。例えばインバータ動作時においては、ターンオンするダイオードの低電流時におけるｄＶ／ｄｔが最も大きくなりやすい。そのため、ゲート抵抗（Ｒｇ）を大きくしてスイッチングスピードを遅くすることによって、ターンオン時のｄＶ／ｄｔを適正な値まで小さくする必要がある。しかし、ターンオン時のｄＶ／ｄｔを小さくすると、ＩＧＢＴのターンオン損失（Ｅｏｎ）が大きくなってしまう。そこで、Ｅｏｎ−ｄＶ／ｄｔトレードオフの改善、及びＲｇによるターンオン時のｄＶ／ｄｔ制御性の改善が重要となる。
一方で、ＩＧＢＴの損失を低減するためには、ＩＧＢＴのオン電圧Ｖｏｎとターンオフ損失Ｅｏｆｆとの間のトレードオフ関係（Ｖｏｎ−Ｅｏｆｆトレードオフ）を改善することが求められる。その改善方法としてＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ（ＩＥ）効果の向上が有効であることが知られている。例えばトレンチ底部の酸化膜を厚くすることによってＩＥ効果を向上させる構造が報告されている（例えば、非特許文献１参照。）。
また、ゲートとソースとの間の容量（ゲート−ソース間容量）Ｃｇｓを増やすことによって、リンギングの抑制という効果が期待できる。しかし、Ｃｇｓが増え過ぎると、スイッチングのためのゲート電流が増加してしまう。そのため、アプリケーションに応じてＣｇｓを容易に調整できるのが好ましい。
トレンチゲート構造を有するＩＧＢＴにおいて、隣り合うトレンチ間に、チャネルを生じないフローティングｐ層を設ける構造が報告されている（例えば、非特許文献２、３参照。）。フローティングｐ層を有するトレンチゲート型のＩＧＢＴにおいて、隣り合うトレンチ間のチャネルを生じるメサ部分を微細化することによってＩＥ効果を向上させる構造が報告されている（例えば、非特許文献４参照。）。
図９は、従来のトレンチゲート型ＩＧＢＴの活性部を示す断面図である。活性部は、電流駆動を担う部分である。図９に示すように、ｎ-型半導体基板１のおもて面側には、トレンチ型のＭＯＳチャネルが形成されている。ゲート酸化膜２及びゲート電極３は、トレンチ４内に設けられている。隣り合うトレンチ４とトレンチ４との間のメサ部５には、チャネルを生じるｐ型層６が設けられている。
ｐ型層６の表面領域には、ｎ+型層７が設けられている。ｎ-型半導体基板１のおもて面側は、層間絶縁膜８により被覆されている。エミッタ電極９は、層間絶縁膜８の上に設けられており、コンタクトホールを介してｐ型層６及びｎ+型層７に接触し、ｐ型層６及びｎ+型層７に電気的に接続されている。
耐圧を確保するため、ｎ-型半導体基板１のおもて面側において、トレンチ４を挟んでメサ部５の反対側には、チャネルを生じないフローティングｐ層１０が設けられている。ｎ-型半導体基板１の裏面側には、ｎ+型フィールドストップ層１１、ｐ型コレクタ層１２及びコレクタ電極１３が設けられている。
図１０は、従来のＩＥ効果を向上させたトレンチゲート型ＩＧＢＴの活性部を示す断面図である。図１０に示すように、ＩＥ効果を向上させたトレンチゲート型ＩＧＢＴは、図９に示す従来のトレンチゲート型ＩＧＢＴと比べて、トレンチ４の下半部における酸化膜１４が上半部のゲート酸化膜２よりも厚くなっている。それによって、メサ部５のドリフト層と同じ濃度の領域に流れる電流密度が向上するため、ＩＥ効果が向上する。
Ｅｏｎ−ｄＶ／ｄｔトレードオフ及びＲｇによるターンオン時のｄＶ／ｄｔ制御性をともに改善する構造として、ダミーゲート型構造がある。ダミーゲート型構造では、ダミーゲートとなるエミッタトレンチ内にゲート電極の代わりに例えばポリシリコンが充填されており、ダミーゲートの近傍にはｎ+エミッタ領域が設けられていない（例えば、特許文献１参照。）。
ダミーゲート型構造では、ターンオン前半のような高電圧時には、エミッタトレンチ沿いにホールが蓄積されることによって、ホール電流をエミッタ電極に流す低抵抗のパスが生じる。それによって、フローティング部の電位上昇を抑えることができるため、Ｅｏｎ−ｄＶ／ｄｔトレードオフ及びＲｇによるターンオン時のｄＶ／ｄｔ制御性を改善することができる。
また、トレンチゲート構造と、ゲート絶縁膜及びゲート電極が水平方向に伸びるプレーナ構造とを混在させた構造がある。プレーナ構造側のソース領域とエミッタ電極とが直接接続されていないため、プレーナ構造側ではチャネルが生じない（例えば、特許文献２参照。）。それによって、エミッタトレンチを用いずに、Ｅｏｎ−Ｒｇトレードオフ及びＲｇによるターンオン時のｄＶ／ｄｔ制御性を改善することができる。
また、メサ領域全体に、互いに接するかまたは十分近接するようにダミートレンチを設けることによって、フローティングｐ層をなくした構造がある（例えば、特許文献３参照。）。フローティングｐ層をなくすことによって、Ｅｏｎ−Ｒｇトレードオフ及びＲｇによるターンオン時のｄＶ／ｄｔ制御性を改善することができる。
特開２００２−３５３４５６号公報 特表２０１３−５２２９２４号公報 国際公開第２０１１／１１１５００号公報
Ｍ． Ｓｕｍｉｔｏｍｏ， ｅｔ ａｌ．， ＩＳＰＳＤ’１２， ｐｐ．１７−２０， ２０１２． Ｎ． Ｔｏｋｕｒａ， ＩＥＥＪ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｄｕｓｔｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ， Ｖｏｌ．１３０， Ｎｏ．６， ｐｐ． ７２８−７３３， ２０１０． Ｙ． Ｏｎｏｚａｗａ， ｅｔ ａｌ．， ＩＳＰＳＤ ’０７， ｐｐ．１３−１６， ２００７． Ｍ． Ｔａｎａｋａ ａｎｄ Ｉ． Ｏｍｕｒａ， ＩＳＰＳＤ ’１２， ｐｐ．１７７−１８０， ２０１２．
しかしながら、図９または図１０に示す従来の構造では、ターンオン時にフローティングｐ層にホール電流が流れる。それによって、フローティングｐ層の電位が上昇し、ゲートに変位電流が流れてｄＶ／ｄｔに関わる時間帯のターンオンスピードを決定してしまうため、制御性が悪化するという問題点がある。
また、メサ部分を微細化すると、入力容量が極端に少なくなってしまうため、従来構造との外部回路の整合性が悪くなるという問題点がある。一方、ダミーゲート型構造では、オン状態のような低電圧時でもゲートトレンチに対してエミッタトレンチにホールが蓄積されやすく、メサ部を通り抜けるホール電流の抵抗を低下させてしまうため、ＩＥ効果が小さくなり、オン電圧Ｖｏｎの増加を招くという問題点がある。
また、トレンチゲート構造とプレーナ構造とを混在させた場合、ターンオン時にホール電流の低抵抗パスを積極的に用いていないため、ダミーゲート型構造よりもＩＥ効果を損ないやすく、オン電圧ＶｏｎとＥｏｎ−Ｒｇトレードオフとの両立が困難であるという問題点がある。また、近接させたダミートレンチでフローティングｐ層をなくした構造では、エミッタトレンチを形成する際に犠牲酸化で消滅可能な程度の細いＳｉピラーを形成する必要があるため、高度な製造技術が必要であるという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、容易な製造プロセスで、ＩＧＢＴのｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性の改善と、ＩＥ効果の向上と、を両立させることができる半導体装置及びその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１の溝、ゲート電極、第２導電型の第１の不純物領域、第１導電型の第２の不純物領域、第１の絶縁膜、第２の溝、第２の絶縁膜、第３の絶縁膜、エミッタ電極、第２導電型の第３の不純物層及びコレクタ電極を有する。第１の溝及び第２の溝は、第１導電型の半導体基板のおもて面側に設けられている。ゲート電極は、第１の溝内に充填された導電体でできている。第１の不純物領域は、半導体基板のおもて面側に第１の溝に接するように設けられている。第２の不純物領域は、第１の不純物領域の表面近傍領域に設けられている。第１の絶縁膜は、第１の溝とゲート電極との間に設けられており、第１の不純物領域に接する上半部よりも厚い下半部を有する。第２の絶縁膜は、第２の溝内に設けられ、上半部よりも厚い下半部を有する。第３の絶縁膜は、第１の溝の上と第２の溝の上とに跨って設けられている。エミッタ電極は、第３の絶縁膜上に設けられており、第１の不純物領域及び第２の不純物領域に電気的に接続されている。第３の不純物層は、半導体基板の裏面側に設けられている。コレクタ電極は、第３の不純物層の表面に設けられている。そして、第１の絶縁膜の下半部と第２の絶縁膜の下半部とが繋がっている。
この発明によれば、チャネルの生じないフローティング部において、トレンチ下部の厚い絶縁膜が隣のトレンチ下部の厚い絶縁膜に連結しているため、フローティング部にｐ層がない状態で耐圧の確保が可能であり、ｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。メサ部内でドリフト層と接するトレンチ下部の絶縁膜が厚いため、ホール電流の抵抗が上昇し、ＩＥ効果を向上させることができる。
また、この発明にかかる半導体装置は、上述した発明において、第１の絶縁膜の下半部に接する部分のゲート電極の幅が、第１の絶縁膜の上半部に接する部分のゲート電極の幅よりも狭いことを特徴とする。
この発明によれば、ゲート−ドレイン間容量を減らすことができ、更なるｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。
また、この発明にかかる半導体装置は、上述した発明において、第１の絶縁膜と第２の絶縁膜と第３の絶縁膜とによって囲まれた領域に半導体基板の一部分を含むことを特徴とする。
この発明によれば、ゲート−ソース間容量を増加させることができ、更なるｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。
また、この発明にかかる半導体装置は、上述した発明において、第１の絶縁膜と第２の絶縁膜と第３の絶縁膜とによって囲まれた半導体基板の一部分の不純物濃度が、第１の不純物領域の不純物濃度と同じであることを特徴とする。
この発明によれば、製造工程が短縮できるためコストが低減できる。
また、この発明にかかる半導体装置の製造方法は、まず、第１導電型の半導体基板に第１の溝の上半部及び第２の溝の上半部を形成する。次いで、第１の溝の側面及び第２の溝の側面をそれぞれ窒化膜で覆い、この窒化膜をマスクとして異方性エッチングを行って、第１の溝の上半部の底及び第２の溝の上半部の底に、それぞれ第１の溝の上半部及び第２の溝の上半部よりも狭い第１の溝の下半部及び第２の溝の下半部を形成する。次いで、窒化膜をマスクとして酸化処理を行って、第１の溝の下半部及び第２の溝の下半部のそれぞれの周囲に酸化膜を生成し、第１の溝の下半部の周囲の酸化膜と第２の溝の下半部の周囲の酸化膜とを繋げる。次いで、窒化膜を除去して、第１の溝の上半部及び第１の溝の下半部を導電体で埋める。
この発明によれば、細いＳｉピラーを形成せずに済むため、高度な製造技術を必要としない。
本発明にかかる半導体装置及びその製造方法によれば、容易な製造プロセスで、ＩＧＢＴのｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性の改善と、ＩＥ効果の向上と、を両立させることができる。
図１は、実施の形態にかかる半導体装置の活性部を示す断面図である。 図２は、図１に示す半導体装置の製造途中の様子を示す断面図である。 図３は、図２の続きを示す断面図である。 図４は、図３の続きを示す断面図である。 図５は、図４の続きを示す断面図である。 図６は、図５の続きを示す断面図である。 図７は、実施例と従来例とでゲート抵抗Ｒｇを変化させた時のターンオン時のダイオードのｄＶ／ｄｔとＩＧＢＴのターンオン損失Ｅｏｎとの関係を示す特性図である。 図８は、実施例と従来例とでゲート抵抗Ｒｇを変化させた時のターンオン時のダイオードのｄＶ／ｄｔの変化を示す特性図である。 図９は、従来のトレンチゲート型ＩＧＢＴの活性部を示す断面図である。 図１０は、従来のＩＥ効果を向上させたトレンチゲート型ＩＧＢＴの活性部を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置及びその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
・半導体装置の構造
図１は、実施の形態にかかる半導体装置の活性部を示す断面図である。図１に示すように、半導体装置は、トレンチゲート型のＩＧＢＴである。このトレンチゲート型ＩＧＢＴは、第１の溝（トレンチ）２１、ゲート電極３、ｐ型の第１の不純物領域２２、ｎ型の第２の不純物領域２３、第１の絶縁膜２４、第２の溝（トレンチ）２５、第２の絶縁膜２６、第３の絶縁膜２７、エミッタ電極９、ｐ型の第３の不純物層２８及びコレクタ電極１３を有する。
第１の溝２１は、第１導電型、例えばｎ型のシリコンでできた半導体基板２９のおもて面側に設けられている。第２の溝２５は、半導体基板２９のおもて面側に設けられている。第１の溝２１と第２の溝２５とは、互いに離れて設けられている。
ここでは、半導体基板２９の導電型は、特に限定しないが、例えばｎ型であるとする。半導体基板２９は、例えばｎ-ドリフト層となる。
ゲート電極３は、導電体でできており、第１の溝２１内に充填されている。この導電体は、例えばポリシリコンでできていてもよい。ゲート電極３の幅は、後述する第１の絶縁膜２４の上半部に接する部分の幅よりも、第１の絶縁膜２４の下半部３１に接する部分の方が狭くなっている。それによって、ゲート−ドレイン間容量を減らすことができ、更なるｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。
第１の不純物領域２２は、半導体基板２９のおもて面側において第１の溝２１に接するように設けられている。第１の不純物領域２２の表面近傍領域には、ｐ+不純物領域３０が設けられていてもよい。
第２の不純物領域２３は、第１の不純物領域２２の表面近傍領域に設けられている。第２の不純物領域２３は、第１の溝２１に接して設けられている。第２の不純物領域２３は、ｐ+不純物領域３０に接して設けられている。
第１の絶縁膜２４は、第１の溝２１とゲート電極３との間に設けられている。第１の絶縁膜２４は、ゲート絶縁膜となる。第１の絶縁膜２４は、酸化膜でできていてもよい。第１の絶縁膜２４は、第１の不純物領域２２に接する上半部よりも、第１の不純物領域２２の下側のメサ部５に接する下半部３１の方が厚くなっている。
第２の溝２５内には、例えばポリシリコン３２が充填されている。このポリシリコン３２の幅は、後述する第２の絶縁膜２６の上半部に接する部分の幅よりも、第２の絶縁膜２６の下半部３３に接する部分の方が狭くなっていてもよい。第２の溝２５内のポリシリコン３２の電位をゲート電極３と同じ電位にしてもよい。あるいは、一部の第２の溝２５内のポリシリコンの電位をエミッタ電位にしてもよい。
第２の絶縁膜２６は、第２の溝２５と第２の溝２５内のポリシリコン３２との間に設けられている。第２の絶縁膜２６は、酸化膜でできていてもよい。第２の絶縁膜２６は、第１の絶縁膜２４と同様に、上半部よりも下半部３３の方が厚くなっている。
第３の絶縁膜２７は、第１の溝２１の上と第２の溝２５の上とに跨って設けられている。第３の絶縁膜２７は、酸化膜でできていてもよい。
第１の絶縁膜２４の下半部３１と第２の絶縁膜２６の下半部３３とは繋がっている。第１の絶縁膜２４の上半部及び下半部３１と、第２の絶縁膜２６の上半部及び下半部３３と、第３の絶縁膜２７とによって囲まれた囲繞領域３４に半導体基板２９の一部分を含んでいてもよい。それによって、ゲート−ソース間容量を増加させることができ、更なるｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。
また、囲繞領域３４に含まれる半導体基板２９の部分の不純物濃度が、第１の不純物領域２２の不純物濃度と同じであってもよい。それによって、製造工程が短縮できるためコストが低減できる。この囲繞領域３４を、電位的に浮いたフローティングｐ層としてもよい。あるいは、この囲繞領域３４の電位をソース電位にしてもよい。
エミッタ電極９は、第３の絶縁膜２７上に設けられている。エミッタ電極９は、第３の絶縁膜２７に設けられたコンタクトホールを介して第２の不純物領域２３及びｐ+不純物領域３０に接している。エミッタ電極９は、第１の不純物領域２２及び第２の不純物領域２３に電気的に接続されている。
第３の不純物層２８は、半導体基板２９の裏面側に設けられている。半導体基板２９と第３の不純物層２８との間に、ｎ+フィールドストップ層３５が設けられていてもよい。コレクタ電極１３は、第３の不純物層２８の表面に設けられている。
・半導体装置の製造方法
図２は、図１に示す半導体装置の製造途中の様子を示す断面図である。図３は、図２の続きを示す断面図である。図４は、図３の続きを示す断面図である。図５は、図４の続きを示す断面図である。図６は、図５の続きを示す断面図である。
まず、図２に示すように、例えばｎ型の半導体基板２９のおもて面に例えばボロンをイオン注入する。そして、活性化アニールを行って、半導体基板２９のおもて面側にｐ層４１を形成する。このｐ層４１は、第１の不純物領域２２、及び第１の不純物領域２２と同じ不純物濃度を有する囲繞領域３４となる。
次いで、図３に示すように、ｐ層４１の表面に酸化膜を形成し、フォトリソグラフィ及びエッチングを行って酸化膜の一部を取り除く。そして、残った酸化膜をマスクにして異方性ドライエッチングを行って第１の溝２１及び第２の溝２５を形成する。例えば１２００Ｖ耐圧クラスの場合、この段階での第１の溝２１及び第２の溝２５のそれぞれの幅は、例えば０．１μｍ以上１．５μｍ以下程度であってもよく、それぞれの深さは、例えば０．５μｍ以上３．０μｍ以下程度であってもよい。また、第１の溝２１と第２の溝２５との間隔、及び隣り合う第２の溝２５同士の間隔は、狭い箇所で例えば０．１μｍ以上２．０μｍ以下程度であってもよい。
次いで、図４に示すように、半導体基板２９のおもて面側に窒化膜４２を堆積する。そして、フォトリソグラフィ及びエッチングを行って第１の溝２１及び第２の溝２５のそれぞれの底部の窒化膜を除去する。
続いて、第１の溝２１及び第２の溝２５のそれぞれの側壁部に残った窒化膜４２をマスクにしてシリコンのエッチングを行って第１の溝２１の底部にさらに深い溝４３を形成するとともに、第２の溝２５の底部にさらに深い溝４４を形成する。例えば１２００Ｖ耐圧クラスの場合、第１の溝２１のさらに深い溝４３及び第２の溝２５のさらに深い溝４４のそれぞれの幅は、例えば０．０５μｍ以上１．０μｍ以下程度であってもよく、それぞれの深さは、第１の溝２１の底部及び第２の溝２５の底部から例えば０．５μｍ以上３．０μｍ以下程度であってもよい。
次いで、図５に示すように、窒化膜４２で覆われていない箇所の犠牲酸化を行う。そして、第１の溝２１のさらに深い溝４３の周囲に生成した酸化膜４５と、第２の溝２５のさらに深い溝４４の周囲に生成した酸化膜４６とを繋げる。また、第２の溝２５同士が隣り合って設けられている場合には、第２の溝２５のさらに深い溝４４の周囲に生成した酸化膜４６同士を繋げる。深い溝４３の周囲に生成した酸化膜４５は、第１の絶縁膜２４の下半部３１となる。深い溝４４の周囲に生成した酸化膜４６は、第２の絶縁膜２６の下半部３３となる。
窒化膜４２を剥離した後、図６に示すように、熱酸化を行って、第１の溝２１の側壁部にゲート酸化膜４７を生成するとともに、第２の溝２５の側壁部に酸化膜４８を生成する。第１の溝２１の側壁部のゲート酸化膜４７は、第１の絶縁膜２４の上半部となる。第２の溝２５の側壁部の酸化膜４８は、第２の絶縁膜２６の上半部となる。
次いで、半導体基板２９のおもて面側にポリシリコンを堆積し、エッチバックして第１の溝２１をポリシリコン４９で充填するとともに、第２の溝２５をポリシリコン３２で充填する。第１の溝２１内のポリシリコン４９は、ゲート電極３となる。
次いで、図１に示すように、フォトリソグラフィ、ボロンのイオン注入及び活性化アニールを行って、ｐ+不純物領域３０を形成する。次いで、フォトリソグラフィ、ヒ素のイオン注入及び活性化アニールを行って、第２の不純物領域２３を形成する。
次いで、半導体基板２９のおもて面側にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第３の絶縁膜２７となる酸化膜を例えば０．１μｍ以上６．０μｍ以下の厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより第３の絶縁膜２７にコンタクトホールを形成する。次いで、半導体基板２９のおもて面側にアルミニウムを堆積し、フォトリソグラフィ及びエッチングによりエミッタ電極９を形成する。
次いで、半導体基板２９のおもて面にレジストを塗布して半導体基板２９のおもて面側の素子構造を保護する。そして、シリコン厚が所定の厚さになるように、基板裏面の研磨及びエッチングを行う。例えば１２００Ｖ耐圧クラスの場合、所定のシリコン厚は、例えば１００μｍ以上１４０μｍ以下程度であってもよい。
次いで、半導体基板２９の裏面に例えばリン、セレンまたはプロトンをイオン注入し、活性化アニールを行ってｎ+フィールドストップ層３５を形成する。次いで、半導体基板２９の裏面に例えばボロンをイオン注入して、コレクタ層となる第３の不純物層２８を形成する。次いで、第３の不純物層２８の表面にコレクタ電極１３を形成する。そして、ウェハをカットしてＩＧＢＴチップが完成する。
実施の形態によれば、囲繞領域３４の下方で第１の絶縁膜２４の下半部３１と第２の絶縁膜２６の下半部３３とが連結しているため、耐圧の確保が可能であり、ｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性を改善することができる。また、メサ部５内で第１の絶縁膜２４の下半部３１が厚いため、ホール電流の抵抗が上昇し、ＩＥ効果を向上させることができる。また、製造プロセスにおいて、細いＳｉピラーを形成せずに済むため、高度な製造技術を必要としない。従って、容易な製造プロセスで、ＩＧＢＴのｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性の改善と、ＩＥ効果の向上と、を両立させることができる。
また、実施の形態によれば、第２の溝２５内のポリシリコン３２の電位をゲート電極３と同じ電位にすることによって、コレクターフローティング部の容量を減らすことができるため、ｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性をより一層、改善することができる。あるいは、一部の第２の溝２５内のポリシリコンの電位をエミッタ電位にすることによって、入力容量を大きくすることができる。
また、実施の形態によれば、囲繞領域３４の電位をソース電位にすることによって、ゲート−ソース間容量Ｃｇｓを増加させることができるため、リンギングを抑制することができる。
（実施例）
上述した半導体装置の製造方法に従って作製した１２００Ｖ耐圧クラスのＩＧＢＴを実施例とする。一方、比較のため、図９に示す従来構造の１２００Ｖ耐圧クラスのＩＧＢＴを従来例とする。
図７は、実施例と従来例とでゲート抵抗Ｒｇを変化させた時のターンオン時のダイオードのｄＶ／ｄｔとＩＧＢＴのターンオン損失Ｅｏｎとの関係を示す特性図である。図７において、縦軸はＩＧＢＴのターンオン損失Ｅｏｎであり、横軸はターンオン時のダイオードのｄＶ／ｄｔである。また、図８は、実施例と従来例とでゲート抵抗Ｒｇを変化させた時のターンオン時のダイオードのｄＶ／ｄｔの変化を示す特性図である。図８において、縦軸はターンオン時のダイオードのｄＶ／ｄｔであり、横軸はゲート抵抗Ｒｇである。
図７及び図８から明らかなように、実施例のＩＧＢＴは、従来例のＩＧＢＴに対して、ＩＧＢＴのｄＶ／ｄｔ−Ｒｇトレードオフ及びＲｇのターンオン制御性の改善と、ＩＥ効果の向上と、を両立させることができる。そして、ＩＥ効果の向上によって、ＩＧＢＴのオン電圧Ｖｏｎを低くすることができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置及びその製造方法は、電力用半導体装置に有用であり、特に、ＩＧＢＴに適している。
３ ゲート電極
９ エミッタ電極
１３ コレクタ電極
２１ 第１の溝
２２ 第１の不純物領域
２３ 第２の不純物領域
２４ 第１の絶縁膜
２５ 第２の溝
２６ 第２の絶縁膜
２７ 第３の絶縁膜
２８ 第３の不純物層
３１ 第１の絶縁膜の下半部

Claims (4)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面側に設けられた第１の溝と、
    前記第１の溝内に充填された導電体でできたゲート電極と、
    前記半導体基板のおもて面側に前記第１の溝に接するように設けられた第２導電型の第１の不純物領域と、
    前記第１の不純物領域の表面近傍領域に設けられた第１導電型の第２の不純物領域と、
    前記第１の溝と前記ゲート電極との間に設けられ、前記第１の不純物領域に接する上半部よりも厚い下半部を有する第１の絶縁膜と、
    前記半導体基板のおもて面側に設けられた第２の溝と、
    前記第２の溝内に設けられ、上半部よりも厚い下半部を有する第２の絶縁膜と、
    前記第１の溝の上と前記第２の溝の上とに跨って設けられた第３の絶縁膜と、
    前記第３の絶縁膜上に設けられ、前記第１の不純物領域及び前記第２の不純物領域に電気的に接続されたエミッタ電極と、
    前記半導体基板の裏面側に設けられた第２導電型の第３の不純物層と、
    前記第３の不純物層の表面に設けられたコレクタ電極と、
    を備え、
    前記第１の絶縁膜の下半部と前記第２の絶縁膜の下半部とが繋がっており、
    前記第１の絶縁膜の下半部に接する部分の前記ゲート電極の幅は、前記第１の絶縁膜の上半部に接する部分の前記ゲート電極の幅よりも狭いことを特徴とする半導体装置。
  2. 前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜とによって囲まれた領域に前記半導体基板の一部分を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜とによって囲まれた前記半導体基板の一部分の不純物濃度は、前記第１の不純物領域の不純物濃度と同じであることを特徴とする請求項３に記載の半導体装置。
  4. 第１導電型の半導体基板に第１の溝の上半部及び第２の溝の上半部を形成し、
    前記第１の溝の側面及び前記第２の溝の側面をそれぞれ窒化膜で覆い、
    前記窒化膜をマスクとして異方性エッチングを行って、前記第１の溝の上半部の底及び前記第２の溝の上半部の底に、それぞれ前記第１の溝の上半部及び前記第２の溝の上半部よりも狭い第１の溝の下半部及び第２の溝の下半部を形成し、
    前記窒化膜をマスクとして酸化処理を行って、前記第１の溝の下半部及び前記第２の溝の下半部のそれぞれの周囲に酸化膜を生成し、前記第１の溝の下半部の周囲の酸化膜と前記第２の溝の下半部の周囲の酸化膜とを繋げ、
    前記窒化膜を除去して、前記第１の溝の上半部及び前記第１の溝の下半部を導電体で埋めることを特徴とする半導体装置の製造方法。
JP2016569261A 2015-01-13 2015-12-09 半導体装置及びその製造方法 Active JP6350679B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015004051 2015-01-13
JP2015004051 2015-01-13
PCT/JP2015/084539 WO2016114043A1 (ja) 2015-01-13 2015-12-09 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2016114043A1 JPWO2016114043A1 (ja) 2017-08-31
JP6350679B2 true JP6350679B2 (ja) 2018-07-04

Family

ID=56405598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016569261A Active JP6350679B2 (ja) 2015-01-13 2015-12-09 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US10103256B2 (ja)
JP (1) JP6350679B2 (ja)
CN (1) CN107078155B (ja)
DE (1) DE112015004505T5 (ja)
WO (1) WO2016114043A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057877B (zh) * 2016-08-01 2019-06-11 上海华虹宏力半导体制造有限公司 载流子存储型igbt及其制造方法
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
DE10203164B4 (de) 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US6919248B2 (en) * 2003-03-14 2005-07-19 International Rectifier Corporation Angled implant for shorter trench emitter
US7075147B2 (en) * 2003-06-11 2006-07-11 International Rectifier Corporation Low on resistance power MOSFET with variably spaced trenches and offset contacts
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
DE102007020657B4 (de) * 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
US8344480B2 (en) * 2008-09-30 2013-01-01 Ixys Corporation Insulated gate bipolar transistor
EP2546882B1 (en) 2010-03-09 2018-04-18 Fuji Electric Co., Ltd. Semiconductor device
JP5694505B2 (ja) * 2010-03-23 2015-04-01 アーベーベー・テヒノロギー・アーゲー 電力半導体デバイス
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
US9419080B2 (en) * 2013-12-11 2016-08-16 Infineon Technologies Ag Semiconductor device with recombination region
US9570577B2 (en) * 2014-05-12 2017-02-14 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with source zones formed in semiconductor mesas

Also Published As

Publication number Publication date
JPWO2016114043A1 (ja) 2017-08-31
US10103256B2 (en) 2018-10-16
WO2016114043A1 (ja) 2016-07-21
DE112015004505T5 (de) 2017-11-30
CN107078155B (zh) 2020-07-07
CN107078155A (zh) 2017-08-18
US20170236927A1 (en) 2017-08-17

Similar Documents

Publication Publication Date Title
US11610884B2 (en) Semiconductor device
JP5865618B2 (ja) 半導体装置
JP2016040820A (ja) 半導体装置
US10297683B2 (en) Method of manufacturing a semiconductor device having two types of gate electrodes
JP6072445B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP6287407B2 (ja) 半導体装置
JP5412717B2 (ja) トレンチ型絶縁ゲート半導体装置
JP6354458B2 (ja) 半導体装置
JP2016219772A (ja) 半導体装置
JP2018152426A (ja) 半導体装置
JP2020025050A (ja) 半導体装置
JP2014112625A (ja) 電力半導体素子およびその製造方法
JP6353804B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP6350679B2 (ja) 半導体装置及びその製造方法
JP2014154739A (ja) 半導体装置
JP6173987B2 (ja) 半導体装置
JP5875026B2 (ja) 半導体装置
JP2017045874A (ja) 半導体装置
WO2024062664A1 (ja) 半導体装置
KR102042833B1 (ko) 전력 반도체 소자 및 그 제조방법
JP2018157190A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A527

Effective date: 20170501

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180521

R150 Certificate of patent or registration of utility model

Ref document number: 6350679

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250