JP6354458B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
電力用半導体装置に用いられる半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖまたはそれ以上の耐圧を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等が公知である。ＩＧＢＴは、コンバータやインバータ等の電力変換装置に用いられている。このような電力用半導体装置は、低損失、高効率、高耐量であることが求められるとともに、低ノイズであること、すなわちＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁両立性）についての対策が求められる。
ＥＭＣは電圧の時間変化率（ｄＶ／ｄｔ）に依存し、インバータ動作時においては、ＩＧＢＴのターンオン時（対向アームのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）の逆回復時）の低電流領域における対向アームのＦＷＤのｄＶ／ｄｔが最も大きくなりやすい。このため、ＩＧＢＴのゲート抵抗Ｒｇを大きくしてターンオン速度を遅くすることによりｄＶ／ｄｔを適正な値まで小さくする必要があるが、この場合、ＩＧＢＴのターンオン損失Ｅｏｎが大きくなってしまう。したがって、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係の改善、および、ゲート抵抗Ｒｇによる、ＩＧＢＴのターンオン時のｄＶ／ｄｔ制御性（以下、ターンオンｄＶ／ｄｔ制御性とする）の改善が重要である。
次に、ＩＧＢＴの電流駆動を担う活性領域の構造について、一般的なトレンチゲート型ＩＧＢＴを例に説明する。活性領域とは、オン状態のときに電流が流れる領域である。図２４は、従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。図２４に示すように、活性領域において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側には、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。具体的には、ｎ-型半導体基板のおもて面側において、ｎ-型ドリフト層１０１の表面層を分割するようにトレンチ（以下、ゲートトレンチとする）１０２が設けられている。ゲートトレンチ１０２の内部には、ゲート絶縁膜１０３を介してゲート電極１０４が設けられている。
ｎ-型ドリフト層１０１の、ゲートトレンチ１０２によって分割されたメサ領域には、ｐ型ベース領域１０５が設けられている。ｐ型ベース領域１０５の内部には、基板おもて面側の表面層にｎ+型エミッタ領域１０６が選択的に設けられている。エミッタ電極１０７は、基板おもて面に設けられた層間絶縁膜１０８のコンタクトホールを介して、ｐ型ベース領域１０５およびｎ+型エミッタ領域１０６に接するとともに、層間絶縁膜１０８によってゲート電極１０４と電気的に絶縁されている。ｎ+型エミッタ領域１０６が設けられていないメサ領域には、耐圧を確保するために、層間絶縁膜１０８によってエミッタ電極１０７と電気的に絶縁されたｐ+型領域（以下、フローティングｐ+型領域とする）１０９が設けられている。
ｎ-型半導体基板の裏面側には、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１１０およびｐ+型コレクタ層１１１が設けられている。コレクタ電極１１２は、ｐ+型コレクタ層１１１に接する。このような従来構造のトレンチゲート型ＩＧＢＴでは、ターンオン時にフローティングｐ+型領域１０９にホール（正孔）が蓄積されることでフローティングｐ+型領域１０９の電位が上昇し、この電位上昇によって生じる変位電流がゲート電極１０４に流れ込む。これによってｄＶ／ｄｔにかかわる期間のターンオン速度が決定されてしまうため、ターンオンｄＶ／ｄｔ制御性が悪化する（例えば、下記非特許文献１，２参照。）。
ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善した装置として、次の装置が提案されている。ｐベース層およびｎ層を貫通してｎ-層の上層部に到達するように第１の溝および第２の溝がそれぞれ形成される。第１の溝はＮ+エミッタ領域に隣接し、内部にゲート電極が形成される。第２の溝は内部にポリシリコン領域が形成される。第２の溝は、近傍領域にＮ+エミッタ領域が形成されていない点、内部にゲート電極が形成されない点が第１の溝と異なる（例えば、下記特許文献１参照。）。下記特許文献１では、第２の溝の内部に絶縁膜を介してエミッタ電位のポリシリコン領域を設けたダミーゲート構造とすることで、ｐベース層に蓄積されたホールをオフ動作時にエミッタ電極に引き抜き、オフ動作の特性を向上させている。
次に、ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴの活性領域の構造について説明する。図２５は、従来のトレンチゲート型ＩＧＢＴの構造の別の一例を示す断面図である。図２５に示すダミーゲート構造を備えたトレンチゲート型ＩＧＢＴは、図２４に示す一般的なトレンチゲート型ＩＧＢＴと同様に、トレンチゲート型のＭＯＳゲート構造を備える。そして、ｐ型ベース領域１０５を挟んでＭＯＳゲート構造を構成するトレンチ（ゲートトレンチ）１０２と隣り合うように、トレンチ（以下、エミッタトレンチとする）１２２が設けられている。エミッタトレンチ１２２の内部には、絶縁膜（ダミーゲート絶縁膜）１２３を介してエミッタ電位の電極（ダミーゲート電極）１２４が設けられている。
ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴの、エミッタトレンチ１２２、ダミーゲート絶縁膜１２３およびダミーゲート電極１２４以外の構成は、図２４に示す一般的なトレンチゲート型ＩＧＢＴと同様である。ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴでは、特にターンオン初期のような高電圧時に、エミッタトレンチ１２２に沿ってホールが蓄積され、フローティングｐ+型領域１０９からエミッタ電極１０７にホール電流を流す低抵抗の電流経路が形成される。このため、フローティングｐ+型領域１０９の電位上昇を抑制することができ、一般的なトレンチゲート型ＩＧＢＴよりも、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性が改善される。
しかしながら、ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴでは、オン状態のような低電圧時であっても、ゲートトレンチ１０２付近よりもエミッタトレンチ１２２付近にホールが蓄積されやすく、ｐ型ベース領域１０５を通過するホール電流に対する抵抗を低下させてしまう。このため、ＩＥ効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｅｆｆｅｃｔ：注入促進効果）が小さくなり、オン電圧の増加を促進させてしまうという問題がある。また、エミッタトレンチ１２２の内壁に沿って設けられたダミーゲート絶縁膜１２３のスクリーニングを行うことができないため、初期欠陥を含む装置を検出するための試験によってダミーゲート絶縁膜１２３の不良を検出することが難しいという問題がある。
エミッタトレンチを設けずに、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善した装置として、第二のソース領域が、エミッタ電極に対して直接接続されておらず、それによって、エミッタ電極から第二のソース領域および第二のベース・レイヤを通ってドリフト・レイヤへ電荷キャリアを流すためのチャネルが第二のベース・レイヤに形成されない装置が提案されている（例えば、下記特許文献２参照。）。
また、別の装置として、次の装置が提案されている。ｐ型ベース層を貫きｎ型ベース層に達するように、一対の主トレンチが形成される。主トレンチで挟まれた電流経路領域内において、ｐ型ベース層の表面に一対のｎ型エミッタ層が形成される。一対のｎ型エミッタ層の間で、ｐ型ベース層を貫きｎ型ベース層に達するように、絞りトレンチが形成される。絞りトレンチは、ｎ型ベース層からｐ型ベース層を通ってエミッタ電極へ形成される正孔の排出経路を絞ることにより、正孔の排出抵抗を増加させる（例えば、下記特許文献３参照。）。
また、別の装置として、次の装置が提案されている。エミッタ側表面のトレンチゲートに挟まれている領域の一部に副ウェル領域を設け、副ウェル領域をダイオードを介してエミッタ電極に接続する。ＩＧＢＴがオン状態のときにダイオードを非導通状態とし、副ウェル領域をエミッタ電極から絶縁することで、キャリアを蓄積する。ＩＧＢＴがオフ状態のときにダイオードを導通状態とし、副ウェル領域をエミッタ電極に電気的に接続することで、キャリアを高速で排出する。ターンオン初期には、副ウェル領域に面しているゲート部分の容量をゲート−エミッタ間容量にすることで、ゲート−コレクタ間容量を小さくし、スイッチング時の電磁ノイズを低減する（例えば、下記特許文献４参照。）。
特開２００２−３５３４５６号公報 特表２０１３−５２２９２４号公報 特開２００１−１６８３３３号公報 特開２００４−３３５７１９号公報
エヌ・トクラ（Ｎ．Ｔｏｋｕｒａ）、トレンチゲートＦＳ−ＩＧＢＴのターンオン特性に与えるフローティングｐベースの影響（Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｆｌｏａｔｉｎｇ Ｐ−Ｂａｓｅ ｏｎ Ｔｕｒｎ−Ｏｎ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒｅｎｃｈ−Ｇａｔｅ ＦＳ−ＩＧＢＴ）、電気学会論文誌Ｄ、電気学会（ＩＥＥＪ：Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｓ ｏｆ Ｊａｐａｎ）、２０１０年、第１３０巻、第６号、ｐ．７２８−７３３ ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、他５名、デベロップメント オブ ザ ネクスト ジェネレーション １２００Ｖ トレンチ−ゲート ＦＳ−ＩＧＢＴ フィーチャリング ロウワー ＥＭＩ ノイズ アンド ロウワー スイッチング ロス（Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｔｈｅ ｎｅｘｔ ｇｅｎｅｒａｔｉｏｎ １２００Ｖ ｔｒｅｎｃｈ−ｇａｔｅ ＦＳ−ＩＧＢＴ ｆｅａｔｕｒｉｎｇ ｌｏｗｅｒ ＥＭＩ ｎｏｉｓｅ ａｎｄ ｌｏｗｅｒ ｓｗｉｔｃｈｉｎｇ ｌｏｓｓ）、プロシーディングス オブ ザ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、（済州島）、２００７年５月２７日〜３０日、ｐ．１３−１６
しかしながら、エミッタトレンチ１２２を設けない場合、ターンオン時にフローティングｐ+型領域１０９に蓄積されるホールをエミッタ電極１０７に流す低抵抗の電流経路を積極的に用いた構造にならない。このため、ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴと同程度以上にＩＥ効果を損ないやすく、低オン電圧化と、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係の改善とを両立することが困難である。
この発明は、上述した従来技術による問題点を解消するため、オン電圧を低減させるとともに、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の主面から深さ方向に所定の深さで、第１トレンチが設けられている。前記第１トレンチの内部に、第１絶縁膜を介してゲート電極が設けられている。前記第１半導体層の一方の主面の表面層に、前記第１トレンチよりも浅い深さで、かつ前記第１トレンチの側壁に設けられた前記第１絶縁膜に接して、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が設けられている。前記第１半導体層の一方の主面の表面層に、前記第１半導体領域から離れて、第２導電型の第３半導体領域が設けられている。前記第１半導体層の一方の主面の表面層に、前記第１半導体領域および前記第３半導体領域に接して、前記第１半導体層よりも不純物濃度が高い第１導電型または前記第３半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域が設けられている。前記第４半導体領域を覆う第２絶縁膜が設けられている。前記第２絶縁膜上に第１電極が設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第１半導体層の他方の主面に、第２導電型の第２半導体層が設けられている。第２電極は、前記第２半導体層に接する。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１半導体領域と前記第３半導体領域との間に、第２トレンチが設けられている。前記第２トレンチの内部に、前記第１半導体領域、前記第３半導体領域および前記第１半導体層に接する絶縁層が設けられている。前記第４半導体領域は、前記第２トレンチの内部において前記絶縁層上に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの幅は、１．５μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、６．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの深さは、６．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁膜の厚さは、０．２μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は第１導電型であり、前記第４半導体領域の不純物濃度は、１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は第２導電型であり、前記第４半導体領域の不純物濃度は、１．０×１０18／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の主面から深さ方向に所定の深さで複数の第１トレンチが設けられている。前記第１トレンチの内部に、第１絶縁膜を介してゲート電極が設けられている。前記第１半導体層の一方の主面の表面層の、前記第１トレンチによって分離された領域に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が設けられている。前記第１半導体層の一方の主面の表面層に、第２導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記第１トレンチによって前記第１半導体領域と分離されている。前記第３半導体領域の内部に、第２トレンチが設けられている。前記第２トレンチの内部に、絶縁層が設けられている。前記第２トレンチの内部において前記絶縁層上に、前記第３半導体領域に接して、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体領域が設けられている。前記第４半導体領域を覆う第２絶縁膜が設けられている。前記第２絶縁膜上に、第１電極が設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接し、かつ前記第４半導体領域に電気的に接続されている。前記第１半導体層の他方の主面に、第２導電型の第２半導体層が設けられている。第２電極は、前記第２半導体層に接する。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１電極に接していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの内部において前記絶縁層上に、前記第４半導体領域に接して設けられ、かつ前記第１電極に接する第２導電型の第５半導体領域をさらに備え、前記第４半導体領域は、前記第５半導体領域を介して前記第１電極に電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁膜の厚さは、０．００５μｍ以上、０．２μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、６．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの深さは、６．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の不純物濃度は、１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする。
上述した発明によれば、ゲート電極よりも低電位な第１電極の電位によって、第１電極の直下に設けられた第４半導体領域を、ターンオン時に第３半導体領域に蓄積されるホールを第１電極に流す電流経路とすることができる。これにより、従来のようにエミッタ電位のダミーゲート構造（エミッタトレンチ）を設けなくても、ターンオン時に第３半導体領域からエミッタ電極に通じる電流経路を形成することができ、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係と、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性とを改善することができる。また、上述した発明によれば、オン状態のときには、第４半導体領域と第３半導体領域との間のｐｎ接合により、第３半導体領域から第４半導体領域を介して第１電極へ向かうホール電流の電流経路が高抵抗となる。このため、第３半導体領域から第１電極へのホール電流の流入が阻止され、ＩＥ効果が損なわれることを防止することができる。これにより、ダミーゲート構造を備えた従来構造よりもＩＥ効果を高めることができ、よりオン電圧を低減することができる。
本発明にかかる半導体装置によれば、オン電圧を低減させるとともに、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 ＩＧＢＴのターンオン時の対向アームのＦＷＤの最大ｄＶ／ｄｔとＩＧＢＴのゲート抵抗Ｒｇとの関係を示す特性図である。 ＩＧＢＴのターンオン時の対向アームのＦＷＤの最大ｄＶ／ｄｔとＩＧＢＴのターンオン損失Ｅｏｎとの関係を示す特性図である。 オン状態のときのＩＧＢＴのコレクタ電流密度Ｊｃと電圧Ｖとの関係を示す特性図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。 従来のトレンチゲート型ＩＧＢＴの構造の別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の構造を示すが、半導体基板（半導体チップ）の外周に活性領域の周囲を囲む耐圧構造部（図示省略）を配置してもよい。耐圧構造部は、ｎ-型ドリフト層１の基板おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
図１に示すように、活性領域において、ｎ-型ドリフト層（第１半導体層）１となるｎ-型半導体基板（半導体チップ）のおもて面側には、トレンチゲート型のＭＯＳゲート構造が設けられている。ｎ-型半導体基板の裏面側には、一般的な構成によりｎ型フィールドストップ層１０、ｐ+型コレクタ層（第２半導体層）１１およびコレクタ電極（第２電極）１２が設けられている。以下に、基板おもて面側のＭＯＳゲート構造について詳細に説明する。ｎ-型ドリフト層１には、基板おもて面から所定深さで第１トレンチ（ゲートトレンチ）２が設けられている。第１トレンチ２の内部には、第１トレンチ２の内壁に沿ってゲート絶縁膜（第１絶縁膜）３が設けられ、ゲート絶縁膜３の内側にゲート電極４が設けられている。
ｎ-型ドリフト層１の、基板おもて面側の表面層には、第１トレンチ２の側壁に設けられたゲート絶縁膜３に接するように、かつ第１トレンチ２よりも浅い深さで、ｐ型ベース領域（第１半導体領域）５が設けられている。ｐ型ベース領域５の内部には、基板おもて面側の表面層にｎ+型エミッタ領域（第２半導体領域）６が選択的に設けられている。ｎ+型エミッタ領域６は、ゲート絶縁膜３を挟んでゲート電極４に対向する。エミッタ電極（第１電極）７は、ｎ+型エミッタ領域６およびｐ型ベース領域５に接するとともに、第１層間絶縁膜８ａによってゲート電極４と電気的に絶縁されている。また、ｎ-型ドリフト層１の、基板おもて面側の表面層には、第２層間絶縁膜（第２絶縁膜）８ｂによってエミッタ電極７と電気的に絶縁されたｐ+型領域（フローティングｐ+型領域（第３半導体領域））９が設けられている。
フローティングｐ+型領域９は、耐圧を確保する機能を有する。フローティングｐ+型領域９は、ｐ型ベース領域５から離れて設けられ、少なくとも１つのｐｎ接合（例えばフローティングｐ+型領域９とｎ-型ドリフト層１との間のｐｎ接合、後述するフローティングｐ+型領域９と後述するｎ+型領域２４とのｐｎ接合）によりｐ型ベース領域５から分断されている。フローティングｐ+型領域９の深さは、例えば後述する第２トレンチ２２の深さよりも深く、フローティングｐ+型領域９の下側（基板裏面側）のコーナー部は、例えば第２トレンチ２２の底面直下にまで延びている。
ｐ型ベース領域５とフローティングｐ+型領域９との間には、ｐ型ベース領域５よりも深い深さで、第２トレンチ２２が設けられている。第２トレンチ２２は、ｐ型ベース領域５を挟んで第１トレンチ２に対向する。第２トレンチ２２の内部には、例えば酸化膜（ＳｉＯ2）などの絶縁層２３が設けられ、この絶縁層２３上にｎ+型領域（第４半導体領域）２４が設けられている。すなわち、第２トレンチ２２の内部は、絶縁層２３からなる下層部と、ｎ+型領域２４からなる上層部の２層構造となっている。ｎ+型領域２４は、ｐ型ベース領域５およびフローティングｐ+型領域９に接する。ｎ+型領域２４は、ゲート絶縁膜３とほぼ同じ厚さの第２層間絶縁膜８ｂによって覆われている。第２層間絶縁膜８ｂは、エミッタ電極７によって覆われている。
ｎ+型領域２４には、ｎ+型領域２４上に第２層間絶縁膜８ｂを介して設けられたエミッタ電極７によって電界が生じる。このため、ターンオン時には、ｎ+型領域２４は、フローティングｐ+型領域９に蓄積されるホールをエミッタ電極７に流す電流経路となる。また、オン状態のときには、ｎ+型領域２４とフローティングｐ+型領域９との間のｐｎ接合により、フローティングｐ+型領域９からｎ+型領域２４を介してエミッタ電極７へ向かうホール電流の電流経路が高抵抗となる。すなわち、ｎ+型領域２４は、オン状態のときには、フローティングｐ+型領域９からエミッタ電極７へのホール電流の流入を阻止する機能を有する。このため、ＩＥ効果が損なわれることを防止することができる。
次に、上述した実施の形態１にかかる半導体装置（ＩＧＢＴ）において、インバータ動作時のＩＧＢＴのターンオン時の低電流領域における対向アームのＦＷＤのｄＶ／ｄｔ（すなわち、対向アームのＦＷＤの逆回復時の最大ｄＶ／ｄｔ）と、ＩＧＢＴのゲート抵抗Ｒｇとの関係について説明する。また、ＩＧＢＴのターンオン時の低電流領域における対向アームのＦＷＤのｄＶ／ｄｔと、ＩＧＢＴのターンオン損失Ｅｏｎとの関係について説明する。図２は、ＩＧＢＴのターンオン時の対向アームのＦＷＤの最大ｄＶ／ｄｔとＩＧＢＴのゲート抵抗Ｒｇとの関係を示す特性図である。図３は、ＩＧＢＴのターンオン時の対向アームのＦＷＤの最大ｄＶ／ｄｔとＩＧＢＴのターンオン損失Ｅｏｎとの関係を示す特性図である。
図２，３には、実施の形態１にかかる半導体装置（以下、実施例とする）の他に、比較として、ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴ（図２５参照：以下、従来例１とする）と、一般的なトレンチゲート型ＩＧＢＴ（図２４参照：以下、従来例２とする）と、を示す。実施例においては、第１トレンチ２と第２トレンチ２２との間のメサ領域の幅を１．５μｍとした。従来例１では、ゲートトレンチ１０２とエミッタトレンチ１２２との間のメサ領域の幅を１．５μｍとした。従来例２では、ゲートトレンチ１０２間のメサ領域の幅を３．０μｍとした。図２，３に示す結果より、実施例においては、エミッタトレンチを設けなくても、エミッタトレンチ１２２を設けた従来例１と同程度に、従来例２よりもターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係と、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性とを改善することができることが確認された。
上述した実施例および従来例１，２のオン状態のときの電流・電圧波形を図４に示す。図４は、オン状態のときのＩＧＢＴのコレクタ電流密度Ｊｃと電圧Ｖとの関係を示す特性図である。図４に示す結果より、実施例においては、従来例１，２よりもオン電圧が低く、ＩＥ効果が高いことが確認された。その理由は、実施例においては、第２トレンチ２２の内部の絶縁層２３上に設けられたｎ+型領域２４を、ターンオン時にフローティングｐ+型領域９に蓄積されるホールをエミッタ電極７に流す電流経路としているため、ｎ-型ドリフト層１０１の、エミッタトレンチ１２２に沿った部分を電流経路とする従来例１よりも電流経路が高抵抗化されているからである。
本発明においては、ｎ+型領域２４の構造および寸法を種々変更することにより、ターンオン時にフローティングｐ+型領域９に蓄積されるホールをエミッタ電極７に流す電流経路の抵抗値を容易に調整することができる。ｎ+型領域２４の構造および寸法とは、具体的には、ｎ+型領域２４の不純物濃度、ｎ+型領域２４の厚さｔ１、第２トレンチ２２の幅ｗ１、第２トレンチ２２の幅ｗ１に対するｎ+型領域２４の幅ｗ２、および、第２層間絶縁膜８ｂの厚さｔ２である。ｎ+型領域２４に代えて、フローティングｐ+型領域９よりも不純物濃度の低いｐ型領域としてもよい。半導体装置により求められるｄＶ／ｄｔごとに電流経路の抵抗値を調整することで、半導体装置に最適なオン電圧、ターンオン損失ＥｏｎおよびｄＶ／ｄｔに容易に調整することができる。
次に、実施の形態１にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのＩＧＢＴを作製（製造）する場合を例に説明する。図５〜１４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図５に示すように、ｎ-型ドリフト層１となるｎ-型の半導体ウェハに例えばボロン（Ｂ）をイオン注入して活性化アニール（熱処理）することにより、半導体ウェハのおもて面の表面層にｐ型ベース領域５を形成する。次に、例えば水蒸気雰囲気中で熱処理（熱酸化）することにより、ｐ型ベース領域５上に酸化膜（例えばシリコン酸化膜（ＳｉＯ2））（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、フローティングｐ+型領域９の形成領域に対応する部分の酸化膜を除去する。
次に、酸化膜の残部をマスクとしてｐ型ベース領域５に例えばボロンをイオン注入することにより、図６に示すように、フローティングｐ+型領域９を形成する。次に、イオン注入用マスクとして用いた酸化膜を除去した後、ｐ型ベース領域５およびフローティングｐ+型領域９上に、再度、酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、第２トレンチ２２の形成領域に対応する部分の酸化膜を除去する。次に、図７に示すように、酸化膜の残部をマスクとして異方性ドライエッチングを行い、ｐ型ベース領域５を貫通してｎ-型ドリフト層１に達する第２トレンチ２２を形成する。第２トレンチ２２の幅ｗ１は、狭いトレンチは形成が困難なことから例えば０．１μｍ以上、広いトレンチはチャネル密度が大きくなりオン電圧が高くなることから１．５μｍ以下程度であるのがよい。第２トレンチ２２の深さｄ１は、ｐ型ベース領域５とフローティングｐ+型領域９とを分断するために例えば１．０μｍ以上、また深いトレンチは形成が困難なことから例えば６．０μｍ以下程度であってもよい。
次に、第２トレンチ２２の内部に埋め込むように、ｐ型ベース領域５およびフローティングｐ+型領域９上に絶縁層２３となる酸化膜を堆積する。絶縁層２３は、後述するフローティングｐ+型領域９の活性化アニールによる熱酸化膜成長により形成されてもよい。次に、図８に示すように、活性化アニールにより、フローティングｐ+型領域９を活性化する。これにより、フローティングｐ+型領域９は、ウェハ主面に平行な方向（横方向）に拡散されて第２トレンチ２２の側壁まで達するとともに、深さ方向（縦方向）に拡散されて第２トレンチ２２の深さよりも深くなる。ｐ型ベース領域５は、隣り合う第２トレンチ２２間に挟まれた部分に残る。
次に、図９に示すように、フォトリソグラフィおよびエッチングにより、第２トレンチ２２の内部に絶縁層２３を残した状態で、第２トレンチ２２上の部分の絶縁層２３を除去する。このとき、第２トレンチ２２の内部に残す絶縁層２３の上面は、第２トレンチ２２の内部において例えばウェハおもて面（ｐ型ベース領域５およびフローティングｐ+型領域９の表面）から例えば０．００５μｍ以上０．２μｍ以下程度の深さｄ２に位置させる。
次に、図１０に示すように、エピタキシャル成長またはポリシリコン（ｐｏｌｙ−Ｓｉ）膜の堆積により、第２トレンチ２２の内部に残る絶縁層２３上にｎ+型領域２４を形成する。ｎ+型領域２４の不純物濃度は、例えば１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下程度であってもよい。ｎ+型領域２４に代えて、フローティングｐ+型領域９よりも不純物濃度の低いｐ型領域とする場合には、このｐ型領域の不純物濃度は、例えば１．０×１０18／ｃｍ3以上１．０×１０19／ｃｍ3以下程度であってもよい。
次に、図１１に示すように、ウェハおもて面上に残る絶縁層２３（絶縁層２３の、第２トレンチ２２の内部の部分以外）を除去し、再度、ウェハおもて面上に酸化膜２５を形成する。次に、フォトリソグラフィおよびエッチングにより、第１トレンチ２の形成領域に対応する部分の酸化膜２５を除去する。次に、酸化膜２５の残部をマスクとして異方性エッチングを行い、ｐ型ベース領域５を貫通してｎ-型ドリフト層１に達する第１トレンチ２を形成する。第１トレンチ２の幅ｗ３は、例えば０．１μｍ以上１．５μｍ以下程度であってもよい。第１トレンチ２の深さｄ３は、隣接するｐ型ベース領域５よりも深くする必要があり、かつｐ型ベース領域５は短チャネル効果の抑制のためにある程度深いことが必要なため例えば１．０μｍ以上、また深いトレンチは形成が困難なことから例えば６．０μｍ以下程度であるのがよい。そして、酸化膜２５の残部を除去する。
次に、図１２に示すように、熱処理（熱酸化）により、ウェハおもて面上および第１トレンチ２の内壁に沿って、例えば０．００５μｍ以上０．２μｍ以下程度の厚さのゲート絶縁膜３となる酸化膜を形成する。次に、第１トレンチ２の内部に埋め込むようにゲート電極４となるポリシリコン膜を堆積する。次に、図１３に示すように、フォトリソグラフィおよびエッチングにより、ウェハおもて面にｎ+型エミッタ領域６の形成領域が開口したイオン注入用マスク（不図示）を形成する。次に、イオン注入用マスクをマスクとしてｐ型ベース領域５に例えば砒素（Ａｓ）をイオン注入して活性化アニールすることにより、ｐ型ベース領域５の内部にｎ+型エミッタ領域６を選択的に形成する。
次に、図１４に示すように、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ウェハおもて面に第１層間絶縁膜８ａとなる例えば０．１μｍ以上６．０μｍ以下程度の厚さの酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜８ａを選択的に除去してシリコン面（ｐ型ベース領域５、ｎ+型エミッタ領域６、ｎ+型領域２４およびフローティングｐ+型領域９の表面）を露出させるとともに、ゲート電極４上に第１層間絶縁膜８ａを残す。次に、ウェハおもて面の露出されているシリコン面上に、第２層間絶縁膜８ｂとなる酸化膜を形成する。第２層間絶縁膜８ｂの厚さは、絶縁耐圧を持たせるために例えば０．００５μｍ以上、エミッタ電極７から第２層間絶縁膜８ｂを介したｎ+型領域２４への電界を大きくするために例えば０．２μｍ以下程度であるのがよい。
次に、フォトリソグラフィおよびエッチングにより、第１，２層間絶縁膜８ａ，８ｂに、ｎ+型エミッタ領域６およびｐ型ベース領域５を露出するコンタクトホールを形成する。次に、第１，２層間絶縁膜８ａ，８ｂの表面に、コンタクトホールの内部に埋め込むように例えばアルミニウム（Ａｌ）からなるエミッタ電極７を形成する。次に、ウェハおもて面を例えばレジスト膜で保護した後、半導体ウェハを裏面側から研削していき、ウェハ厚さを半導体装置として用いる製品厚さである例えば１２０μｍにする。
次に、半導体ウェハの研削後の裏面からｎ-型ドリフト層１に例えばリン（Ｐ）、セレン（Ｓｅ）またはプロトン（Ｈ+）をイオン注入することにより、半導体ウェハの研削後の裏面の表面層にｎ型フィールドストップ層１０を形成する。次に、ｎ型フィールドストップ層１０に例えばボロンをイオン注入することにより、半導体ウェハの研削後の裏面の表面層の、ｎ型フィールドストップ層１０よりも浅い位置にｐ+型コレクタ層１１を形成する。次に、ｐ+型コレクタ層１１上にコレクタ電極１２を形成する。その後、半導体ウェハをチップ状にダイシング（切断）することにより、図１に示すＩＧＢＴチップが完成する。
以上、説明したように、実施の形態１によれば、ｐ型ベース領域（チャネル領域）とフローティングｐ+型領域とを電気的に接続するｎ+型領域上に第２層間絶縁膜を介してエミッタ電極を設けることにより、ゲート電極よりも低電位なエミッタ電極の電位によって、エミッタ電極の直下に設けられたｎ+型領域を、ターンオン時にフローティングｐ+型領域に蓄積されるホールをエミッタ電極に流す電流経路とすることができる。これにより、従来のようにエミッタ電位のダミーゲート構造（エミッタトレンチ）を設けなくても、ターンオン時にフローティングｐ+型領域からエミッタ電極に通じる電流経路を形成することができ、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係と、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性とを改善することができる。
また、実施の形態１によれば、オン状態のときには、ｎ+型領域とフローティングｐ+型領域との間のｐｎ接合により、フローティングｐ+型領域からｎ+型領域を介してエミッタ電極へ向かうホール電流の電流経路が高抵抗となる。このため、フローティングｐ+型領域からエミッタ電極へのホール電流の流入が阻止され、ＩＥ効果が損なわれることを防止することができる。これにより、ダミーゲート構造を備えた従来構造よりもＩＥ効果を高めることができ、よりオン電圧を低減することができる。したがって、オン電圧を低減させるとともに、ターンオン損失ＥｏｎとｄＶ／ｄｔとのトレードオフ関係、および、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善する。また、実施の形態１によれば、ｎ+型領域の構造および寸法を種々変更することにより、フローティングｐ+型領域からｎ+型領域を介してエミッタ電極へ向かうホール電流の電流経路の抵抗値を容易に調整することができる。このため、各半導体装置に最適なオン電圧、ターンオン損失ＥｏｎおよびｄＶ／ｄｔに容易に調整することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１５は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ターンオン時にフローティングｐ+型領域３９に蓄積されるホールをエミッタ電極３７に流すための電流経路となるｎ+型領域３４にエミッタ電極３７が接している点である。すなわち、フローティングｐ+型領域３９とエミッタ電極３７とが、ｐベース領域（チャネル領域）を介さずに、フローティングｐ+型領域３９およびエミッタ電極３７に接するｎ+型領域３４（上層部）によって電気的に接続されている。
具体的には、図１５に示すように、ｐ型ベース領域５は、第１トレンチ（ゲートトレンチ）２間のメサ領域に設けられている。フローティングｐ+型領域３９は、第１トレンチ２を挟んでｐ型ベース領域５に対向する。第２トレンチ３２は、フローティングｐ+型領域３９の内部に、フローティングｐ+型領域３９を貫通してｎ-型ドリフト層１に達するように設けられている。第２トレンチ３２の内部には、下層部として絶縁層３３が設けられ、この絶縁層３３上に上層部としてｎ+型領域３４が設けられている。
第１層間絶縁膜３８ａは、基板（チップ）おもて面のほぼ全面を覆う。第１層間絶縁膜３８ａには、ｎ+型エミッタ領域６およびｐ型ベース領域５を露出する第１コンタクトホール３８ｃが設けられている。ｎ+型領域３４上には、ゲート絶縁膜３とほぼ同じ厚さの第２層間絶縁膜３８ｂが設けられている。第２層間絶縁膜３８ｂには、ｎ+型領域３４を露出する第２コンタクトホール３８ｄが設けられている。エミッタ電極３７は、第１コンタクトホール３８ｃを介してｎ+型エミッタ領域６およびｐ型ベース領域５に接するとともに、第２コンタクトホール３８ｄを介してｎ+型領域３４に接する。また、エミッタ電極３７は、第１層間絶縁膜３８ａによってゲート電極４およびフローティングｐ+型領域３９と電気的に絶縁されている。
次に、実施の形態２にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのＩＧＢＴを作製（製造）する場合を例に説明する。図１６〜２１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１６に示すように、実施の形態１と同様に、ｎ-型ドリフト層１となるｎ-型の半導体ウェハのおもて面側にｐ型ベース領域５およびフローティングｐ+型領域３９を形成する。次に、イオン注入用マスクとして用いた酸化膜を除去した後、ｐ型ベース領域５およびフローティングｐ+型領域３９上に、再度、酸化膜（不図示）を形成する。
次に、フォトリソグラフィおよびエッチングにより、第１トレンチ２の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスクとして異方性ドライエッチングを行い、第１トレンチ２を形成する。第１トレンチ２の幅ｗ３は、例えば０．１μｍ以上１．５μｍ以下程度であってもよい。第１トレンチ２の深さｄ３は、例えば１．０μｍ以上６．０μｍ以下程度であってもよい。次に、実施の形態１と同様に、ゲート絶縁膜３、ゲート電極４およびｎ+型エミッタ領域６を順に形成する。次に、例えばＣＶＤ法により、ウェハおもて面に例えば０．１μｍ以上６．０μｍ以下程度の厚さの酸化膜３１を形成する。
次に、図１７に示すように、フォトリソグラフィおよびエッチングにより、第２トレンチ３２の形成領域に対応する部分の酸化膜３１を除去する。次に、酸化膜３１の残部をマスクとして異方性ドライエッチングを行い、ｐ型ベース領域５を貫通してｎ-型ドリフト層１に達する第２トレンチ３２を形成する。第２トレンチ３２の幅ｗ１は、例えば１．０μｍ以上２０．０μｍ以下程度であってもよい。第２トレンチ３２の深さｄ１は、例えば０．５μｍ以上６．０μｍ以下程度であってもよい。
次に、図１８に示すように、第２トレンチ３２の内部全体に絶縁層３３となる酸化膜を埋め込む。このとき、ウェハおもて面上にも酸化膜が堆積されるため、ウェハおもて面上の酸化膜３１の厚さが厚くなる。絶縁層３３は、後述するフローティングｐ+型領域３９の活性化アニールによる熱酸化膜成長によって形成されてもよい。次に、活性化アニールにより、フローティングｐ+型領域３９を活性化する。これにより、フローティングｐ+型領域３９は、ウェハ主面に平行な方向（横方向）に拡散されて第１，２トレンチ２，３２の側壁まで達するとともに、深さ方向（縦方向）に拡散されて第２トレンチ３２の深さよりも深くなる。ｐ型ベース領域５は、隣り合う第１トレンチ２間に挟まれた部分に残る。
次に、フォトリソグラフィおよびエッチングにより、第２トレンチ３２の内部に埋め込まれた絶縁層３３の表面層を、ウェハおもて面（ｐ型ベース領域５およびフローティングｐ+型領域３９の表面）から例えば０．００５μｍ以上０．２μｍ以下程度の深さｄ２分除去する。次に、図１９に示すように、エピタキシャル成長またはポリシリコン膜の堆積により、第２トレンチ３２の内部に残る絶縁層３３上にｎ+型領域３４を形成する。ｎ+型領域３４の不純物濃度は、例えば１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下程度であってもよい。
次に、図２０に示すように、ウェハおもて面上の酸化膜３１を除去した後、例えばＣＶＤ法により、ウェハおもて面に第１層間絶縁膜３８ａとなる例えば０．１μｍ以上６．０μｍ以下程度の厚さの酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜３８ａを選択的に除去してｐ型ベース領域５、ｎ+型エミッタ領域６およびｎ+型領域３４を露出させるとともに、ゲート電極４上およびフローティングｐ+型領域３９上に第１層間絶縁膜３８ａを残す。このとき、ｐ型ベース領域５およびｎ+型エミッタ領域６を露出する開口部は第１コンタクトホール３８ｃとなる。
次に、図２１に示すように、ｎ+型領域３４上に第２層間絶縁膜３８ｂとなる例えば０．００５μｍ以上０．２μｍ以下程度の厚さの酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜３８ｂに、ｎ+型領域３４を露出する第２コンタクトホール３８ｄを形成する。次に、第１，２層間絶縁膜３８ａ，３８ｂの表面に、第１，２コンタクトホール３８ｃ、３８ｄの内部に埋め込むように例えばアルミニウムからなるエミッタ電極３７を形成する。その後、ウェハおもて面を例えばレジスト膜で保護した後、実施の形態１と同様に、半導体ウェハの裏面研削以降の工程を順に行うことにより、図１５に示すＩＧＢＴチップが完成する。
以上、説明したように、実施の形態２によれば、ターンオン時にフローティングｐ+型領域に蓄積されるホールをエミッタ電極に流すための電流経路となるｎ+型領域によってエミッタ電極とフローティングｐ+型領域とが電気的に接続されているため、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図２２は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、第２トレンチ４２の深さｄ１がフローティングｐ+型領域４９の深さｄ４よりも浅い点である。すなわち、第２トレンチ４２は、フローティングｐ+型領域４９内に、基板（チップ）おもて面からフローティングｐ+型領域４９を貫通しない深さｄ１で設けられている。図２２において符号４３は第２トレンチ４２の内部の下層部である絶縁層であり、符号４４は第２トレンチ４２の内部の上層部であるｎ+型領域である。
以上、説明したように、実施の形態３によれば、ターンオン時にフローティングｐ+型領域に蓄積されるホールをエミッタ電極に流すための電流経路となるｎ+型領域を上層部に設けた第２トレンチの深さがフローティングｐ+型領域の深さよりも浅い場合であっても、電流経路となるｎ+型領域によってエミッタ電極とフローティングｐ+型領域とが電気的に接続されているため、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図２３は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ターンオン時にフローティングｐ+型領域３９に蓄積されるホールをエミッタ電極３７に流すための電流経路となるｎ+型領域５４を、ｐ型ベース領域５以外（チャネル領域以外）のｐ型領域（第５半導体領域）５５を介してエミッタ電極３７に電気的に接続している点である。
具体的には、例えば、第２トレンチ３２の内部の絶縁層３３上に、ターンオン時にフローティングｐ+型領域３９に蓄積されるホールをエミッタ電極３７に流すための電流経路となるｎ+型領域５４の他に、当該ｎ+型領域５４に接するｐ型領域５５が設けられている。この絶縁層３３上のｐ型領域５５は、例えば、ｎ+型領域５４よりも絶縁層３３の中央側に配置され、ｎ+型領域５４を介してフローティングｐ+型領域３９に電気的に接続されている。また、ｐ型領域５５は、例えば第２層間絶縁膜３８ｂに設けられた第２コンタクトホール３８ｄを介してエミッタ電極３７に接している。実施の形態４を実施の形態３に適用してもよい。実施の形態４においては、電流経路となるｎ+型領域５４を覆う第２層間絶縁膜３８ｂの厚さｔ３は、絶縁耐圧を持たせるために例えば０．００５μｍ以上、エミッタ電極３７から第２層間絶縁膜３８ｂを介したｎ+型領域５４への電界を大きくするために例えば０．２μｍ以下程度であるのがよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、コンバータやインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用である。
１ ｎ-型ドリフト層
２ 第１トレンチ
３ ゲート絶縁膜
４ ゲート電極
５ ｐ型ベース領域
６ ｎ+型エミッタ領域
７，３７ エミッタ電極
８ａ，３８ａ 第１層間絶縁膜
８ｂ，３８ｂ 第２層間絶縁膜
９，３９，４９ フローティングｐ+型領域
１０ ｎ型フィールドストップ層
１１ ｐ+型コレクタ層
１２ コレクタ電極
２２，３２，４２ 第２トレンチ
２３，３３，４３ 絶縁層
２４，３４，４４，５４ ｎ+型領域
３８ｃ，３８ｄ コンタクトホール
５５ ｐ型領域
ｄ１ 第２トレンチの深さ
ｄ２ 基板おもて面から第２トレンチの内部の絶縁層の上面までの深さ
ｄ３ 第１トレンチの深さ
ｔ１ ｎ+型領域の厚さ
ｔ２，ｔ３ 第２層間絶縁膜の厚さ
ｗ１ 第２トレンチの幅
ｗ２ ｎ+型領域の幅
ｗ３ 第１トレンチの幅

Claims (15)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の主面から深さ方向に所定の深さで設けられた第１トレンチと、
    前記第１トレンチの内部に第１絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の一方の主面の表面層に、前記第１トレンチよりも浅い深さで、かつ前記第１トレンチの側壁に設けられた前記第１絶縁膜に接して設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に設けられた第１導電型の第２半導体領域と、
    前記第１半導体層の一方の主面の表面層に、前記第１半導体領域から離れて設けられた第２導電型の第３半導体領域と、
    前記第１半導体層の一方の主面の表面層に、前記第１半導体領域および前記第３半導体領域に接して設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型または前記第３半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域と、
    前記第４半導体領域を覆う第２絶縁膜と、
    前記第１半導体領域および前記第２半導体領域に接し、かつ前記第２絶縁膜上に設けられた第１電極と、
    前記第１半導体層の他方の主面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層に接する第２電極と、
    前記第１半導体領域と前記第３半導体領域との間に設けられた第２トレンチと、
    前記第２トレンチの内部に設けられ、前記第１半導体領域、前記第３半導体領域および前記第１半導体層に接する絶縁層と、
    を備え、
    前記第４半導体領域は、前記第２トレンチの内部において前記絶縁層上に設けられていることを特徴とする半導体装置。
  2. 前記第２トレンチの幅は、１．５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２トレンチの深さは、６．０μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の主面から深さ方向に所定の深さで設けられた第１トレンチと、
    前記第１トレンチの内部に第１絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の一方の主面の表面層に、前記第１トレンチよりも浅い深さで、かつ前記第１トレンチの側壁に設けられた前記第１絶縁膜に接して設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に設けられた第１導電型の第２半導体領域と、
    前記第１半導体層の一方の主面の表面層に、前記第１半導体領域から離れて設けられた第２導電型の第３半導体領域と、
    前記第１半導体層の一方の主面の表面層に、前記第１半導体領域および前記第３半導体領域に接して設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型または前記第３半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域と、
    前記第４半導体領域を覆う第２絶縁膜と、
    前記第１半導体領域および前記第２半導体領域に接し、かつ前記第２絶縁膜上に設けられた第１電極と、
    前記第１半導体層の他方の主面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層に接する第２電極と、
    を備え、
    前記第４半導体領域は第２導電型であり、
    前記第４半導体領域の不純物濃度は、１．０×１０ 18 ／ｃｍ 3 以上１．０×１０ 19 ／ｃｍ 3 以下であることを特徴とする半導体装置。
  5. 前記第１トレンチの深さは、６．０μｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２絶縁膜の厚さは、０．２μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第４半導体領域は第１導電型であり、
    前記第４半導体領域の不純物濃度は、１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  8. 前記第４半導体領域は第２導電型であり、
    前記第４半導体領域の不純物濃度は、１．０×１０18／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  9. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の主面から深さ方向に所定の深さで設けられた複数の第１トレンチと、
    前記第１トレンチの内部に第１絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の一方の主面の表面層の、前記第１トレンチによって分離された領域に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に設けられた第１導電型の第２半導体領域と、
    前記第１半導体層の一方の主面の表面層に設けられ、前記第１トレンチによって前記第１半導体領域と分離された第２導電型の第３半導体領域と、
    前記第３半導体領域の内部に設けられた第２トレンチと、
    前記第２トレンチの内部に設けられた絶縁層と、
    前記第２トレンチの内部において前記絶縁層上に、前記第３半導体領域に接して設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体領域と、
    前記第４半導体領域を覆う第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第１半導体領域および前記第２半導体領域に接し、かつ前記第４半導体領域に電気的に接続された第１電極と、
    前記第１半導体層の他方の主面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層に接する第２電極と、
    を備えることを特徴とする半導体装置。
  10. 前記第４半導体領域は、前記第１電極に接していることを特徴とする請求項９に記載の半導体装置。
  11. 前記第２トレンチの内部において前記絶縁層上に、前記第４半導体領域に接して設けられ、かつ前記第１電極に接する第２導電型の第５半導体領域をさらに備え、
    前記第４半導体領域は、前記第５半導体領域を介して前記第１電極に電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
  12. 前記第２絶縁膜の厚さは、０．００５μｍ以上０．２μｍ以下であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２トレンチの深さは、６．０μｍ以下であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置。
  14. 前記第１トレンチの深さは、６．０μｍ以下であることを特徴とする請求項９〜１３のいずれか一つに記載の半導体装置。
  15. 前記第４半導体領域の不純物濃度は、１．０×１０15／ｃｍ3以上１．０×１０19／ｃｍ3以下であることを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置。
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