KR102319595B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 본 실시 예에 따른 반도체 소자는, 캐리어를 유입하는 에미터부, 상기 에미터부로부터 유입된 캐리어가 이동하는 드리프트부, 상기 에미터로부터 유입된 캐리어가 드리프트부로 이동하도록 채널을 형성하는 게이트부, 상기 게이트부 사이에 형성되고 상기 에미터부와 연결되는 에미터 게이트부 및 상기 드리프트부를 통해 이동하는 캐리어가 배출되는 콜렉터부를 포함하고, 상기 에미터 게이트부는 에미터 연결 전극을 통해 상기 에미터부와 연결된다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 전력 반도체 소자는 모터의 제어 혹은 인버터 등의 각종 스위칭 소자로서 널리 활용되고 있다. 구체적으로 전력 반도체 소자는 전력 장치에 사용되는 반도체 소자를 의미하는 것으로서, 전력의 변환이나 제어에 최적화되어 있는 전력 장치의 핵심이다.
대표적인 전력 반도체 소자의 종류는 모스펫(MOSFET; Metal Oxide semiconductor Field Effect Transistor)과 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 등이 있다.
전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도를 가져야 한다.
또한, 전력 반도체 소자에서 스위치 오프 동작시 전류의 흐름을 차단해야 하며, 효과적인 전류 차단을 위해 채널을 작게 형성하고자 한다. 이때 채널 형성에 기여하는 게이트는 전체 게이트의 수에 일부에 불과하고, 채널 형성에 기여하지 않는 게이트는 기생 커패시턴스(capacitance)를 형성할 수 있다. 또한, 스위치 오프 상태에서 드리프트 영역 내에 정공 축적(Hole accumulation)이 과도하게 발생할 수 있다. 이러한 기생 커패시턴스(capacitance) 및 정공 축적은 스위칭 동작의 지연 시간을 증가시키고, 도통 손실을 증가시키고, 단락평가시 게이트 신호의 오실레이션(oscillation)을 유발하여 전류 오실레이션(oscillation) 발생 및 전력 반도체 소자 불량을 유발할 수 있다.
본 발명은 홀 축적에 따른 게이트 전압 감소, 스위칭 동작 노이즈 발생의 문제를 해결하여 안정적인 동작이 가능한 반도체 소자를 제공함에 목적이 있다.
본 실시 예에 따른 반도체 소자는, 캐리어를 유입하는 에미터부, 상기 에미터부로부터 유입된 캐리어가 이동하는 드리프트부, 상기 에미터로부터 유입된 캐리어가 드리프트부로 이동하도록 채널을 형성하는 게이트부, 상기 게이트부 사이에 형성되고 상기 에미터부와 연결되는 에미터 게이트부 및 상기 드리프트부를 통해 이동하는 캐리어가 배출되는 콜렉터부를 포함하고, 상기 에미터 게이트부는 에미터 연결 전극을 통해 상기 에미터부와 연결된다.
본 다른 실시 예에 따른 반도체 소자는, 제1 도전형인 제1 영역, 상기 제1 영역의 상부에 배치되고 제2 도전형인 제2 영역, 상기 제2 영역으로부터 상기 제1 영역 일부까지 관입하여 배치된 게이트, 상기 게이트 사이에서 상기 제2 영역으로부터 상기 제1 영역 일부까지 관입하여 배치된 에미터 게이트 및 상기 에미터 게이트의 상부에 배치되어 상기 에미터 게이트와 연결되는 에미터 전극을 포함하고, 상기 에미터 게이트는 에미터 게이트 전극 및 상기 에미터 게이트 전극과 에미터 전극을 연결하는 에미터 연결 전극을 포함한다.
본 발명의 다른 실시 예를 따르는 반도체 소자의 제조 방법은, 기판을 준비하는 단계, 상기 기판에 제1 도전형의 제1 영역을 형성하는 단계, 상기 제1 영역의 일부를 관입하도록 복수의 트랜치를 형성하는 단계, 상기 복수의 트랜치 중 일부에 대하여, 그 내부에 게이트 전극을 형성하여 게이트를 형성하는 단계, 상기 게이트 사이에 있는 트랜치에 대하여, 그 내부에 에미터 게이트 전극을 형성하여 에미터 게이트를 형성하는 단계, 상기 에미터 게이트 전극 상부에 에미터 연결 전극을 형성하는 단계 및 상기 에미터 게이트 연결 전극에 접하도록 에미터 전극을 형성하는 단계를 포함한다.
본 발명의 실시 예를 따르는 반소체 소자는 홀 축적에 따른 게이트 전압 감소, 스위칭 동작 노이즈 발생의 문제를 해결하여 안정적인 동작이 가능하다.
도 1은 본 발명의 실시 예를 따르는 반도체 소자의 평면도이다.
도 2는 도 1을 AA’에 따라 절단한 절단면을 도시한다.
도 3은 도 1을 BB’에 따라 절단한 절단면을 도시한다.
도 4내지 8은 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법을 도시한다.
도 2는 도 1을 AA’에 따라 절단한 절단면을 도시한다.
도 3은 도 1을 BB’에 따라 절단한 절단면을 도시한다.
도 4내지 8은 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법을 도시한다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
여기에서 개시된 여러 실시 예들이 특정 종류의 반도체 소자로 한정되는 것은 아니며, 예컨대 MOSFET, 전력용 IGBT와 여러 종류의 싸이리스터를 포함하는 다른 형태의 반도체 소자에도 대부분 적용될 수 있다.
또한, 제1 도전형은 N형 불순물이 주입된 N형일 수 있으며, 이 경우 제2 도전형은 P형 불순물이 주입된 P형일 수 있다. 또한, 이와 반대로, 제1 도전형이 P형, 제2 도전형이 N형일 수 있다. 상기 N형 및 P형 불순물은 반도체에서 일반적으로 사용되는 것으로, N형 불순물에는 인(P), 비소(As) 등이 포함되며, P형 불순물에는 붕소(B) 등이 포함될 수 있다.
반도체 소자
도 1은 본 발명의 실시 예를 따르는 반도체 소자(100)의 평면도, 도 2는 도 1을 AA’에 따라 절단한 절단면을 도시한 도면, 도 3은 도 1을 BB’에 따라 절단한 절단면을 도시한 도면이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 반도체 소자는, 캐리어를 유입하는 에미터부, 상기 에미터부로부터 유입된 캐리어가 이동하는 드리프트부, 상기 에미터로부터 유입된 캐리어가 드리프트부로 이동하도록 채널을 형성하는 게이트부, 상기 게이트부 사이에 형성되고 상기 에미터부와 연결되는 에미터 게이트부 및 상기 드리프트부를 통해 이동하는 캐리어가 배출되는 콜렉터부를 포함하고, 상기 에미터 게이트부는 에미터 연결 전극을 통해 상기 에미터부와 연결된다.
에미터부는 도 1 내지 도 3에서 에미터 전극(171)에 대응하는 부분일 수 있다. 상기 에미터부는 외부의 전원과 연결되어 드리프트부로 캐리어를 공급하는 역할을 한다. 상기 캐리어는 전자 또는 정공일 수 있다.
드리프트부는 상기 에미터부에서 공급된 캐리어가 이동하는 영역이다. 상기 드리프트부는 제1 도전형 또는 제2 도전형인 복수의 영역으로 구분될 수 있다. 상기 드리프트부를 통해 이동한 캐리어는 콜렉터부를 통해 드리프트부의 외부로 배출될 수 있다. 상기 드리프트부는 도 1 내지 도 3에서 제1 영역 내지 제5 영역(110, 120, 130, 140, 180)에 대응하는 부분일 수 있다.
게이트부는 상기 드리프트부 내부에 채널을 형성하고 소멸시키는 역할을 할 수 있다. 상기 게이트부는 도 1 내지 도 3에서 게이트(150)에 대응하는 부분일 수 있다. 상기 게이트부는 게이트 전극을 포함하고, 상기 게이트 전극에 전압을 인가하여 상기 드리프트부의 일부 영역에 채널을 형성함으로써 상기 에미터부를 통해 유입된 캐리어가 상기 드리프트부를 통하여 상기 콜렉터부로 이동할 수 있다.
상기 게이트부에 특정 값 이상의 전압이 가해진 상태인 온(On) 상태에서, 상기 드리프트 영역 중 일부 영역에 채널이 형성되어 캐리어가 상기 채널을 통하여 이동할 수 있다. 또한, 상기 게이트부에 전압이 가해지지 않은 상태인 오프(Off) 상태에서, 상기 채널이 소멸되어 캐리어의 이동이 제한될 수 있다.
일반적으로, 전력 반도체 소자에서 스위치 오프 동작시 전류의 흐름을 차단해야 하며, 효과적인 전류 차단을 위해 채널을 작게 형성하고자 한다. 이때 채널 형성에 기여하는 게이트는 전체 게이트의 수에 일부에 불과하고, 채널 형성에 기여하지 않는 게이트는 기생 커패시턴스(capacitance)를 형성할 수 있다. 또한, 스위치 오프 상태에서 드리프트 영역 내에 정공 축적(Hole accumulation)이 과도하게 발생할 수 있다. 이러한 기생 커패시턴스(capacitance) 및 정공 축적은 스위칭 동작의 지연 시간을 증가시키고, 도통 손실을 증가시키고, 단락평가시 게이트 신호의 오실레이션(oscillation)을 유발하여 전류 오실레이션(oscillation) 발생 및 전력 반도체 소자 불량을 유발할 수 있다.
또한, RG(Recessed Gate) 반도체 소자의 경우 상기 기재된 기생 커패시턴스(capacitance) 및 정공 축적에 따른 문제점이 크게 발생한다. 반도체 소자에서, 게이트 전극의 상부를 덮는 게이트 절연막(본 발명의 실시 예를 따르는 반도체 소자(100)에서 게이트 층간 절연막(153)을 가리킴)이 기판의 상부로 도출되지 않고 기판의 일면으로 관입하여 배치되어 있는 것을 RG(Recessed Gate) 반도체 소자라고 하는 데, 이와 같은 RG 반도체 소자의 경우 게이트 절연막이 기판의 상부로 도출되는 반도체 소자에 비하여 셀 피치(Cell Pitch)를 줄일 수 있는 장점이 있다. 그러나 상기 RG 반도체 소자는 드리프트부 내에 캐리어, 특히 정공 축적이 보다 많기 때문에 상기 기생 커패시턴스(capacitance) 및 정공 축적에 따른 문제점이 더욱 심각하게 발생할 수 있다.
본 발명의 실시 예를 따르는 반도체 소자는, 게이트 사이에 배치된 에미터 게이트를 포함하고 있기 때문에, 단락평가시 스위치 오프 동작이 완료된 후 드리프트부에 축적되어 있던 정공이 게이트 쪽으로 축적되는 것이 아니라, 드리프트부와 에미터 게이트가 접해있는 부분을 통해 에미터 전극 방향으로 빠져나가게 된다. 따라서, 게이트 주변에 축적되는 정공이 줄어들게 되어 게이트 전압의 감소 문제를 해결할 수 있으며, 게이트 전압의 감소로 인해 발생할 수 있는 게이트 전압의 dv/dt 증가 및 전류의 di/dt 증가를 방지할 수 있다. 이로 인하여 반도체 소자의 단락평가 동작시 노이즈 발생을 최소화할 수 있고, 안정적인 스위칭 동작을 수행할 수 있다.
또한, 상기 에미터 게이트는 상기 게이트 사이에 2개 이상이 배치되고, 상기 에미터 게이트에 포함된 각각의 에미터 게이트 전극은 에미터 연결 전극에 의해 서로 연결할 수 있다. 이 경우, 복수의 에미터 게이트 전극을 연결하는 에미터 연결 전극은 드리프트부와 접하여 배치함으로써, 드리프트부에 축적된 정공이 상기 에미터 연결 전극을 통해 방출될 수 있는 면적이 증가하여 에미터 게이트를 통한 정공 방출을 보다 효과적으로 수행할 수 있다.
본 발명의 실시 예를 도 1 내지 도 3을 참조하여 보다 구체적으로 설명한다. 도 1은 본 발명의 실시 예를 따르는 반도체 소자(100)의 평면도, 도 2는 도 1을 AA’에 따라 절단한 절단면을 도시한 도면, 도 3은 도 1을 BB’에 따라 절단한 절단면을 도시한 도면이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 반도체 소자(100)는, 제1 도전형인 제1 영역(110), 상기 제1 영역(110)의 상부에 배치되고 제2 도전형인 제2 영역(120), 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입하여 배치된 복수의 게이트(150), 상기 게이트(150) 사이에서 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입하여 배치된 에미터 게이트(160) 및 상기 에미터 게이트(160)의 상부에 배치되어 상기 에미터 게이트(160)와 연결되는 에미터 전극(171)을 포함하고, 상기 에미터 게이트(160)는 에미터 게이트 전극(162) 및 상기 에미터 게이트 전극(162)과 에미터 전극(171)을 연결하는 에미터 연결 전극(163)을 포함한다.
외부의 폴리 게이트(150) 버스(BUS)로부터 게이트 전극(152)에 전류를 가하면 게이트(150) 및 에미터 전극(171) 사이에 게이트(150) 전압이 형성되고, 게이트(150) 및 콜렉터 전극(172) 사이에는 콜렉터 전압이 형성된다. 이때, 제2 도전형인 제2 영역(120) 중에서 상기 게이트 절연막(151)과 접촉하고 있는 부분의 일부가 제1 도전형으로 변환되어 채널이 형성되고 이 채널을 통해 전류가 흐르게 된다. 제1 영역(110)의 전자 농도가 높아지면 제2 영역(120)의 정공이 제1 영역(110)으로 유입됨으로써 스위치 온 동작이 완료된다. 게이트 전극(152)에 전류를 차단하면 게이트(150) 및 에미터 전극(171) 사이의 전압은 0이 된다. 이때, 제2 영역(120)에 형성된 채널은 소멸되고 제1 영역(110) 및 제2 영역(120) 사이의 캐리어(전자 및 정공) 이동도 중단되어 스위치 오프 동작이 완료된다.
앞서 설명한 바와 같이 일반적인 반도체 소자의 경우, 스위치 오프 동작이 완료된 후 제1 영역의 정공이 게이트의 게이트 절연막 주변으로 축적될 수 있다. 이 경우, 단락평가 시 게이트 신호의 오실레이션(oscillation)을 유발하여 전류 오실레이션(oscillation) 발생 및 전력 반도체 소자 불량을 유발할 수 있다. 또한, 게이트 전압을 감소시키게 되어, 게이트 전압의 dv/dt가 증가하고 전류의 di/dt가 증가하는 문제가 발생할 수 있다.
본 발명의 반도체 소자(100)는, 에미터 게이트(160)를 포함하고 있기 때문에 스위치 오프 동작이 완료된 후 제1 영역(110)에 축적되어 있던 정공이 게이트(150) 주변에 축적되는 것이 아니라, 상기 정공이 제1 영역(110) 및 제2 영역(120)이 에미터 게이트(160)와 접해있는 부분을 통해 에미터 전극(171)쪽으로 빠져나가게 된다. 따라서, 게이트(150) 주변에 축적되는 정공이 줄어들어 게이트 전압의 감소 문제를 해결할 수 있으며, 게이트 전압의 감소로 인해 발생할 수 있는 게이트 전압의 dv/dt 증가 및 전류의 di/dt 증가를 방지할 수 있다. 이로 인하여 반도체 소자(100)의 스위칭 동작시 노이즈 발생을 최소화할 수 있고, 안정적인 스위칭 동작을 수행할 수 있다.
제1 영역(110)은 반도체 기판의 일면에 임플란트 공정 또는 확산 공정을 통해 제1 도전형 불순물을 주입하여 형성될 수 있다. 제1 영역(110)의 두께, 형상 및 농도는 반도체 소자(100)에서 요구되는 항복 전압(breakdown voltage) 및 온 저항(on-resistance)을 얻기 위해 적절한 값으로 결정될 수 있으며, 도 1 내지 도 3에 한정하는 것은 아니다.
제1 영역(110)이 배치되는 반도체 기판은 실리콘 기판, 실리콘 카바이드 기판 또는 사파이어 기판일 수 있으며, 이에 한정되지 않는다.
제2 영역(120)은 상기 제1 영역(110)의 상부로부터 일정 깊이로 관입하여 들어간 형태로 배치될 수 있다. 상기 제2 영역(120)은 제1 영역(110)이 형성된 기판에 제2 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제1 영역(110)의 일부를 파고들어간 형상으로 배치될 수 있다.
게이트(150)는 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입하여 배치된다. 게이트(150)는 제1 영역(110) 및 제2 영역(120)의 상부에 일정한 간격으로 배치된 트랜치 내부에 배치될 수 있다. 게이트(150)의 내부에는 폴리실리콘 등의 도전성 물질이 배치된 게이트 전극(152)이 배치된다. 상기 게이트 전극(152)은 게이트 절연막(151)으로 둘러쌓여 있다. 상기 게이트 절연막(151)은 상기 게이트 전극(152)을 제1 영역(110) 및 제2 영역(120)으로부터 절연시키는 역할을 하며, 실리콘 산화막 등의 절연성 물질을 포함할 수 있다. 상기 게이트(150) 상부는 게이트 층간 절연막(153)에 의해 덮여져있기 때문에 상부의 에미터 전극(171)와 절연될 수 있다. 상기 게이트 층간 절연막(153)은 제2 영역(120) 및 제3 영역(130)과 같은 높이까지 형성될 수 있으며, 게이트 절연막(151)의 두께보다 두껍게 형성될 수 있다.
에미터 게이트(160)는 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입하여 배치되고, 상기 게이트(150) 사이에 배치된다. 에미터 게이트(160)는 제1 영역(110) 및 제2 영역(120)의 상부에 일정한 간격으로 배치된 트랜치 내부에 배치될 수 있다. 에미터 게이트(160)의 내부에는 폴리실리콘 등의 도전성 물질이 배치된 에미터 게이트 전극(162)이 배치된다. 상기 에미터 게이트 전극(162)은 에미터 게이트 절연막(161)으로 둘러쌓여 있다. 상기 에미터 게이트 절연막(161)은 상기 에미터 게이트 전극(162)을 제1 영역(110) 및 제2 영역(120)으로부터 절연시키는 역할을 하며, 실리콘 산화막 등의 절연성 물질을 포함할 수 있다. 상기 에미터 게이트(160) 중 에미터 연결 전극(163)과 접촉하지 않는 부분의 상부는 에미터 게이트 층간 절연막(164)에 의해 덮여있다. 상기 에미터 게이트 층간 절연막(164)은 제2 영역(120) 및 제3 영역(130)과 같은 높이까지 형성될 수 있으며, 에미터 게이트 절연막(161)의 두께보다 두껍게 형성될 수 있다.
상기 에미터 게이트(160) 상부에는 에미터 연결 전극(163)이 배치된다. 에미터 연결 전극(163)의 일면은 에미터 게이트 전극(162)과 접촉하고 에미터 연결 전극(163)의 타면은 에미터 전극(171)과 접촉하여, 상기 에미터 게이트 전극(162)과 에미터 전극(171)을 연결하는 역할을 한다. 상기 에미터 연결 전극(163)은 에미터 게이트 전극(162)과 에미터 전극(171)을 전기적으로 연결하는 역할을 하므로 폴리실리콘 등의 도전성 물질을 포함한다.
도 2를 참조하면, 상기 에미터 연결 전극(163)은 제2 영역(120)의 최상부보다 높게 도출되도록 배치될 수 있다. 이를 통하여, 에미터 연결 전극(163) 형성 공정을 간단하게 할 수 있고(반도체 제조 방법 설명 참조), 에미터 연결 전극(163)과 에미터 전극(171) 사이의 접합 면적을 증가시켜 안정적인 접합이 가능하며, 에미터 게이트 전극(162)과 에미터 전극(171) 사이의 전도성을 증가시킬 수 있다.
또한, 상기 에미터 게이트(160)는 게이트(150) 사이에 2개 이상 배치됨으로써 정공 방출 효과를 증가시킬 수 있다. 이 경우, 상기 2개 이상의 에미터 게이트(160) 상부에 에미터 연결 전극(163)이 배치됨으로써 상기 2개 이상의 에미터 게이트(160)의 각각의 에미터 게이트 전극(162)이 상기 에미터 연결 전극(163)에 의해 서로 연결될 수 있다. 이 경우, 복수의 에미터 게이트 전극(162)을 연결하는 에미터 연결 전극(163)은 제2 영역(120)과 접하여 배치함으로써, 제1 영역(110)에 축적된 정공이 상기 에미터 연결 전극(163)을 통해 방출될 수 있는 면적이 증가하여 에미터 게이트(160)를 통한 정공 방출을 보다 효과적으로 수행할 수 있다.
상기 에미터 게이트(160)가 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입된 길이는 게이트(150)가 상기 제2 영역(120)으로부터 상기 제1 영역(110) 일부까지 관입된 길이와 동일할 수 있다. 이와 같은 배치를 통하여, 스위치 오프 상태에서 제1 영역(110) 내에 형성되는 공핍층이 일정한 깊이로 형성되도록 할 수 있기 때문에 내압을 증가시킬 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는 제1 도전형의 제3 영역(130)을 더 포함할 수 있다. 제3 영역(130)은 상기 제2 영역(120) 상부에 배치되고 게이트(150)와 접촉하도록 배치될 수 있다. 이 경우 상기 제3 영역(130)은 상기 제2 영역(120) 및 게이트 절연막(151) 사이에 형성될 수 있다. 도 2를 참조하면, 제3 영역(130)은 제2 영역(120)의 일부에 제1 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다. 상기 제3 영역(130) 중 상기 게이트 절연막(151)에 접한 부분을 제외한 나머지 부분은 상기 제2 영역(120)에 둘러싸인 형태로 배치될 수 있다.
도 1 내지 도 3을 참조하면, 상기 제3 영역(130)은 에미터 연결 전극(163)이 배치되어 있는 부분에는 형성되지 않는다. 즉, 에미터 연결 전극(163)은 상기 제2 영역(120)의 상부 중에서 상기 제3 영역(130)이 형성되지 않는 부분에 배치될 수 있다. 이와 같이, 2 도전형인 제2 영역(120)이 에미터 전극(171)과 접하고 있는 부분에 접하도록 에미터 게이트(160)를 배치하여 제1 영역(110)에 축적된 정공을 효과적으로 방출 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는 제2 도전형의 제4 영역(140)을 더 포함할 수 있다. 제4 영역(140)은 상기 제2 영역(120) 상부에 배치되고 게이트(150)와 접촉하도록 배치될 수 있다. 이 경우 상기 제4 영역(140)은 상기 제2 영역(120) 및 에미터 전극(171) 사이에 형성될 수 있다. 도 2를 참조하면, 제4 영역(140)은 제2 영역(120)의 일부에 상기 제2 영역(120)보다 불순물 농도가 높도록 제2 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다. 이와 같이, 제4 영역(140)이 형성된 경우, 제3 영역(130)은 상기 제4 영역(140) 내에 관입한 형태로 배치될 수 있으며, 또는 제4 영역(140)이 배치되지 않은 부분에 배치될 수 있다. 상기 제4 영역(140)은 반도체 소자(100)를 제조할 때 에미터 연결 전극(163)이 형성된 후 형성되므로, 상기 제4 영역(140)은 에미터 연결 전극(163)이 배치되어 있는 부분에는 형성되지 않는다. 즉, 에미터 연결 전극(163)은 상기 제2 영역(120)의 상부 중에서 상기 제4 영역(140)이 형성되지 않는 부분에 배치될 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는 제5 영역(180)을 더 포함할 수 있다. 제5 영역(180)은 상기 제1 영역(110) 및 콜렉터 전극(172) 사이에 배치될 수 있다. 상기 제5 영역(180)은 제2 도전형이고 상기 제2 영역(120)보다 불순물 농도가 높을 수 있다.
에미터 전극(171)은 제2 영역(120) 내지 제4 영역(140)의 상부에 배치되며 상기 제3 영역(130) 및 제4 영역(140)에 접촉하도록 배치될 수 있다. 상기 에미터 전극(171)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 캐리어는 상기 에미터 전극(171)을 통해 상기 제3 영역(130)으로 이동할 수 있다.
콜렉터 전극(172)은 상기 제1 영역(110) 하부에 배치될 수 있다. 도 2 및 도 3을 참조하면, 기판의 하부면에 배치될 수 있으며, 제5 영역(180)이 형성되는 경우 상기 제5 영역(180)의 하부에 배치될 수 있다. 상기 콜렉터 전극(172)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 상기 제1 영역(110)을 통해 이동한 캐리어는 콜렉터 전극(172)을 통해 배출될 수 있다.
반도체 소자의 제조 방법
도 4내지 8은 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법을 도시한다.
도 4내지 8을 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법은, 기판(10)을 준비하는 단계, 상기 기판(10)에 제1 도전형의 제1 영역(110)을 형성하는 단계, 상기 제1 영역(110)의 일부를 관입하는 복수의 트랜치(20)를 형성하는 단계, 상기 복수의 트랜치(20) 중 일부에 대하여, 그 내부에 게이트 전극(152)을 형성하여 게이트(150)를 형성하는 단계, 상기 게이트(150) 사이에 있는 트랜치(20)에 대하여, 그 내부에 에미터 게이트 전극(162)을 형성하여 에미터 게이트(160)를 형성하는 단계, 상기 에미터 게이트 전극(162) 상부에 에미터 연결 전극(163)을 형성하는 단계 및 상기 에미터 게이트(160) 연결 전극에 접하도록 에미터 전극(171)을 형성하는 단계를 포함한다.
도 4는 기판(10)을 준비하는 단계, 상기 기판(10)에 제1 영역(110)을 형성하는 단계 및 제2 영역(120)을 형성하는 단계를 도시한다.
상기 기판(10)은 반도체 제조에 일반적으로 사용되는 기판(10)으로서 특별히 제한되지 않으며, 특히, 실리콘으로 제작된 기판(10)일 수 있다. 도 4를 기준으로 위를 향하는 면을 제1 면, 아래를 향하는 면을 제2 면으로 정의할 수 있다.
상기 기판(10)은 저농도의 불순물이 주입된 상태로 제조되어 일정한 불순물 농도를 갖는 것을 그대로 사용할 수 있다. 또한, 상기 기판(10)의 제1 면에 제1 도전형 불순물을 주입함으로써 상기 기판(10) 내에 제1 영역(110)을 형성할 수 있다. 또는, 상기 기판(10)의 제1 면에 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 제1 영역(110)을 형성할 수 있다.
상기 기판(10)의 제1 면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역(110)의 일면에 제2 영역(120)을 형성할 수 있다. 다만, 상기 제2 영역(120)을 형성하는 순서는 여기에 제한되는 것은 아니고, 트랜치(20)를 형성하는 단계 또는 게이트(150)를 형성하는 단계 이후에 상기 제2 영역(120)을 형성하는 단계를 수행할 수 있다. 제2 영역(120)은 제2 도전형 불순물을 이온 주입 공정을 통하여 상기 기판(10)의 내부로 주입하여 형성될 수 있다. 상기 기판(10)의 특정 부분에 일정한 형상의 제2 영역(120)을 형성하기 위해, 마스크를 이용할 수 있다. 리소그래피 공정을 통하여 상기 기판(10)의 제1 면 중에서 제2 영역(120)을 형성하고자 하는 부분이 열려 있는 마스크를 형성한 후 제2 도전형의 불순물을 주입함으로써 제2 영역(120)을 원하는 영역에 형성할 수 있다.
도 5는 상기 제1 영역(110)에 트랜치(20)를 형성하는 단계 및 상기 트랜치(20) 내부에 게이트 절연막(151) 및 에미터 게이트 절연막(161)을 형성하는 단계를 도시한다.
트랜치(20)를 형성하는 방법은 반도체 공정에서 일반적으로 사용되는 식각 공정일 수 있다. 트랜치(20)를 형성하고자 하는 부분이 열려있는 마스크를 제1 영역(110)의 상부에 배치하고 제1 영역(110)을 식각함으로써 제거하여 상기 트랜치(20)를 형성할 수 있다.
상기 게이트 절연막(151) 및 에미터 게이트 절연막(161)은 상기 트랜치가 형성된 기판(10)을 고온에서 가열함으로써 상기 제1 영역(110)의 외부면에 산화막을 형성하여 형성할 수 있다. 상기 기판(10)이 실리콘 기판(10)인 경우 상기 산화막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 가열 공정에 의해 게이트 절연막(151) 및 에미터 게이트 절연막(161)을 형성하면 고순도의 절연막 형성이 가능하고, 얇고 일정한 두께를 가진 절연막 형성이 가능하다. 또한, 상기 게이트 절연막(151)은 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 형성할 수 있다.
도 6은 게이트 전극(152), 에미터 게이트 전극(162) 및 에미터 연결 전극(163)을 형성하는 단계를 도시한다.
상기 게이트 전극(152) 및 에미터 게이트 전극(162)은 폴리 실리콘을 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 게이트 절연막(151) 및 에미터 게이트 절연막(161)이 형성된 트랜치 내부에 증착함으로써 형성될 수 있다.
이 때, 폴리 실리콘을 기판(10)의 상부면 위로 충분히 높게 증착시킨 후, 에미터 연결 전극(163)을 형성하고자 하는 부분이 닫혀 있는 마스크를 상기 기판(10)의 상부에 배치한 후 상기 폴리 실리콘을 식각함으로써 에미터 연결 전극(163)을 형성할 수 있다. 또한, 에미터 게이트 전극(162)과 에미터 연결 전극(163)이 일체로 형성되므로 에미터 게이트 전극(162)과 에미터 연결 전극(163)의 접합이 안정적일 수 있다.
앞서 설명한 에미터 연결 전극(163) 형성을 위한 식각 공정 시, 트랜치(20) 내부에 증착된 폴리실리콘을 기판(10)의 상부면으로부터 일정 깊이까지 식각하여 제거할 수 있다. 이 후, 상기 폴리 실리콘이 제거된 부분에 절연막을 형성하여 에미터 전극(171)과의 전기적 쇼트를 방지할 수 있다. 이 경우, 게이트(150) 상부에 형성되는 게이트 층간 절연막(153)이 트랜치(20) 내부에 형성되기 때문에 셀 피치(Cell pitch)를 줄일 수 있다.
도 6에서, 게이트 전극(152)의 상부는 외부와 접촉하고 있으며, 게이트 전극(152)의 높이는 에미터 연결 전극(163)과 접촉하는 에미터 게이트 전극(162)에 비하여 낮게 형성되어 있다. 이는, 상기 게이트 전극(152)을 형성한 후 상기 게이트 전극(152)의 상부 부분을 식각하여 제거함으로써 이루어질 수 있다. 그 후, 게이트 전극(152)의 상부는 게이트 층간 절연막(153)이 채워질 수 있다 (도 8 참조). 마찬가지로, 에미터 게이트 전극(162) 중에서 에미터 연결 전극(163)과 접촉하지 않는 부분은 상기 게이트 전극(152)과 같이 그 높이가 에미터 연결 전극(163)과 접촉하는 에미터 게이트 전극(162)에 비하여 낮게 형성될 수 있으며, 이 부분에 에미터 게이트 층간 절연막(164)이 형성될 수 있다 (도 3 참조).
도 7은 제3 영역(130) 및 제4 영역(140)을 형성하는 단계를 도시한다. 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법은 제3 영역(130) 및 제4 영역(140)을 형성하는 단계를 더 포함할 수 있다.
상기 기판(10)의 제1 면 방향으로 제1 도전형 불순물을 주입하여 상기 제2 영역(120)의 일면에 게이트(150)와 접촉하는 제3 영역(130)을 형성할 수 있다. 또한, 상기 기판(10)의 제1 면 방향으로 제2 도전형 불순물을 주입하여 상기 제2 영역(120)의 일면에 제4 영역(140)을 형성할 수 있다. 제3 영역(130) 및 제4 영역(140)은 불순물을 이온 주입 공정을 통하여 상기 기판(10)의 내부로 주입하여 형성될 수 있다. 상기 제2 영역(120)을 형성한 공정과 같이, 상기 기판(10)의 특정 부분에 일정한 형상의 제3 영역(130) 및 제4 영역(140)을 형성하기 위해, 마스크를 이용할 수 있다.
상기 제3 영역(130) 및 제4 영역(140)은 에미터 연결 전극(163)을 형성한 후에 형성되기 때문에, 상기 에미터 연결 전극(163)이 형성된 부분의 하부에는 제3 영역(130) 및 제4 영역(140)이 형성되지 않을 수 있다.
도 8은 게이트 층간 절연막(153), 에미터 전극(171), 제5 영역(180) 및 콜렉터 전극(172)을 형성하는 단계를 도시한다. 상기 기판(10)의 제1 면에 절연막을 증착한 후, 게이트 전극(152) 상부 부분을 제외한 나머지 절연막을 제거함으로써 게이트 층간 절연막(153)을 형성할 수 있다. 그 후, 상기 기판(10)의 제1 면에 Al 등의 도전성 물질을 증착함으로써 에미터 전극(171)을 형성할 수 있다. 또한, 상기 기판(10)의 제2 면에 Al 등의 도전성 물질을 증착함으로써 콜렉터 전극(172)을 형성할 수 있다.
상기 에미터 전극(171)을 형성한 후 및 상기 콜렉터 전극(172)을 형성하기 전에 제5 영역(180)을 형성할 수 있다. 상기 제5 영역(180)은, 상기 기판(10)의 제2 면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역(110)의 일면에 형성할 수 있다. 제5 영역(180)은 제2 영역(120)의 불순물 농도 보다 높도록 제2 도전형 불순물을 이온 주입 공정을 통하여 상기 기판(10)의 내부로 주입하여 형성될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
110: 제1 영역
120: 제2 영역
130: 제3 영역
140: 제4 영역
150: 게이트
151: 게이트 절연막
152: 게이트 전극
153: 게이트 층간 절연막
160: 에미터 게이트
161: 에미터 게이트 절연막
162: 에미터 게이트 전극
163: 에미터 연결 전극
164: 에미터 게이트 층간 절연막
171: 에미터 전극
172: 콜렉터 전극
180: 제5 영역
190: 폴리 게이트 버스(BUS)
10: 기판
20: 트랜치
110: 제1 영역
120: 제2 영역
130: 제3 영역
140: 제4 영역
150: 게이트
151: 게이트 절연막
152: 게이트 전극
153: 게이트 층간 절연막
160: 에미터 게이트
161: 에미터 게이트 절연막
162: 에미터 게이트 전극
163: 에미터 연결 전극
164: 에미터 게이트 층간 절연막
171: 에미터 전극
172: 콜렉터 전극
180: 제5 영역
190: 폴리 게이트 버스(BUS)
10: 기판
20: 트랜치
Claims (20)
- 삭제
- 삭제
- 제1 도전형인 제1 영역;
상기 제1 영역의 상부에 배치되고 제2 도전형인 제2 영역;
상기 제2 영역으로부터 상기 제1 영역 일부까지 관입하여 배치된 복수의 게이트;
상기 게이트 사이에서 상기 제2 영역으로부터 상기 제1 영역 일부까지 관입하여 배치된 에미터 게이트; 및
상기 에미터 게이트의 상부에 배치되어 상기 에미터 게이트와 연결되는 에미터 전극;을 포함하고,
상기 에미터 게이트는 에미터 게이트 전극 및 상기 에미터 게이트 전극과 에미터 전극을 연결하는 에미터 연결 전극을 포함하고,
상기 에미터 연결 전극은 상기 제2 영역의 최상부면 보다 높게 도출되어 배치되고,
상기 에미터 연결 전극은, 상기 에미터 전극 내에서 상기 에미터 연결 전극의 상면과 측면이 상기 에미터 전극과 접촉되고, 상기 에미터 연결 전극의 하면은 상기 에미터 전극 밖으로 노출되어 상기 에미터 게이트 전극과 직접 접촉되는, 반도체 소자.
- 삭제
- 제3항에 있어서,
상기 제2 영역의 상부에 배치되고 상기 게이트와 접촉하는 제1 도전형인 제3 영역을 더 포함하는 반도체 소자.
- 제5항에 있어서,
상기 에미터 연결 전극은 상기 제2 영역의 상부 중에서 상기 제3 영역이 형성되지 않는 부분에 배치된 반도체 소자.
- 제3항에 있어서,
상기 에미터 게이트는 상기 게이트 사이에 2개 이상이 배치되고, 상기 에미터 게이트에 포함된 각각의 에미터 게이트 전극은 에미터 연결 전극에 의해 서로 연결된 반도체 소자.
- 제7항에 있어서,
상기 제2 영역의 상부에 배치되고 상기 게이트와 접촉하는 제1 도전형인 제3 영역을 더 포함하고,
상기 에미터 연결 전극은 상기 제2 영역의 상부 중에서 상기 제3 영역이 형성되지 않은 부분에 배치된 반도체 소자.
- 제3항에 있어서,
상기 제2 영역의 상부에 배치되고 상기 게이트와 접촉하고 불순물 농도가 상기 제2 영역보다 높은 제2 도전형인 제4 영역을 더 포함하는 반도체 소자.
- 제9항에 있어서,
상기 에미터 연결 전극은 상기 제2 영역의 상부 중에서 상기 제4 영역이 형성되지 않는 부분에 배치된 반도체 소자.
- 제3항에 있어서,
상기 에미터 게이트는 상기 에미터 게이트 전극과 상기 제1 영역 및 제2 영역 사이에 배치된 에미터 게이트 절연막을 더 포함하는 반도체 소자.
- 제3항에 있어서,
상기 게이트는 상기 게이트 전극과 상기 제1 영역 및 제2 영역 사이에 배치된 게이트 절연막을 더 포함하는 반도체 소자.
- 제3항에 있어서,
상기 게이트 및 에미터 게이트가 상기 제2 영역으로부터 상기 제1 영역 일부까지 관입된 길이는 동일한 반도체 소자.
- 기판을 준비하는 단계;
상기 기판에 제1 도전형의 제1 영역을 형성하는 단계;
상기 제1 영역의 일부를 관입하는 복수의 트랜치를 형성하는 단계;
상기 복수의 트랜치 중 일부에 대하여, 그 내부에 게이트 전극을 형성하여 게이트를 형성하는 단계;
상기 게이트 사이에 있는 트랜치에 대하여, 그 내부에 에미터 게이트 전극을 형성하여 에미터 게이트를 형성하는 단계;
상기 에미터 게이트 전극 상부에 에미터 연결 전극을 형성하는 단계; 및
상기 에미터 연결 전극에 접하도록 에미터 전극을 형성하는 단계;를 포함하고,
상기 제1 영역을 형성하는 단계 이후에 상기 제1 영역의 상부에 제2 도전형의 제2 영역을 형성하는 단계를 더 포함하고,
상기 에미터 연결 전극을 형성하는 단계에서, 상기 에미터 연결 전극은 상기 제2 영역의 상부면보다 높게 도출되도록 형성하고,
상기 에미터 전극을 형성하는 단계에서, 상기 에미터 전극 내에서 상기 에미터 연결 전극의 상면과 측면이 상기 에미터 전극과 접촉되도록 하고, 상기 에미터 연결 전극의 하면은 상기 에미터 전극 밖으로 노출되어 상기 에미터 게이트 전극과 직접 접촉되도록, 상기 에미터 전극을 형성하는, 반도체 소자의 제조 방법.
- 삭제
- 제14항에 있어서,
상기 제1 영역을 형성하는 단계 이후에 상기 제1 영역의 상부에 제2 도전형의 제2 영역을 형성하는 단계를 더 포함하고,
상기 에미터 연결 전극을 형성하는 단계 이후에, 상기 제2 영역의 상부에 배치되고 상기 게이트와 접촉하는 제1 도전형인 제3 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제16항에 있어서,
상기 에미터 연결 전극은 상기 제2 영역의 상부 중에서 상기 제3 영역이 형성되지 않는 부분에 형성하는 반도체 소자의 제조 방법.
- 제14항에 있어서,
상기 에미터 게이트는 상기 게이트 사이에 2개 이상을 형성하고, 상기 에미터 게이트에 포함된 각각의 에미터 게이트 전극은 에미터 연결 전극에 의해 서로 연결되도록 형성하는 반도체 소자의 제조 방법.
- 제18항에 있어서,
상기 제1 영역을 형성하는 단계 이후에 상기 제1 영역의 상부에 제2 도전형의 제2 영역을 형성하는 단계를 더 포함하고,
상기 에미터 연결 전극을 형성하는 단계 이후에, 상기 제2 영역의 상부에 배치되고 상기 게이트와 접촉하는 제1 도전형인 제3 영역을 형성하는 단계를 더 포함하고,
상기 에미터 연결 전극은 상기 제2 영역의 상부 중에서 상기 제3 영역이 형성되지 않은 부분에 형성하는 반도체 소자의 제조 방법.
- 제14항에 있어서,
상기 게이트 및 에미터 게이트를 형성하기 위해 형성하는 상기 복수의 트랜치의 깊이는 동일한 반도체 소자의 제조 방법.
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2015
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