JP2012089822A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング損失を低減した半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、ベース層と、ベース層上に設けられた第２導電形半導体層と、第２導電形半導体層の表面からベース層側に向けて延び、ベース層には達しない複数の第１のトレンチの内壁に設けられた第１の絶縁膜と、第１の絶縁膜を介して第１のトレンチ内に設けられると共に第２導電形半導体層の表面に接する第１の電極とを備えている。第２導電形半導体層は、第１のトレンチで挟まれた第１の第２導電形領域と、第１の第２導電形領域とベース層との間および第１のトレンチの底部とベース層との間に設けられ、第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
バイポーラデバイスにおいて、オン状態のときにベース層（またはドリフト層）に注入されたキャリアは、ターンオフ直後すぐに消滅せず、ダイオードの場合は逆方向電流が流れ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やサイリスタの場合はテール電流が流れることがある。これは、電力損失（スイッチング損失）となる。
特開２００９−１８８３３６号公報
スイッチング損失を低減した半導体装置を提供する。
実施形態によれば、半導体装置は、ベース層と、第２導電形半導体層と、第１の絶縁膜と、第１の電極と、を備えている。前記第２導電形半導体層は、前記ベース層上に設けられている。前記第１の絶縁膜は、前記第２導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第１のトレンチの内壁に設けられている。前記第１の電極は、前記第１の絶縁膜を介して前記第１のトレンチ内に設けられると共に、前記第２導電形半導体層の表面に接して設けられている。前記第２導電形半導体層は、前記第１のトレンチで挟まれた第１の第２導電形領域と、前記第１の第２導電形領域と前記ベース層との間、および前記第１のトレンチの底部と前記ベース層との間に設けられ、前記第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域と、を有する。
（ａ）は第１実施形態に係る半導体装置の模式断面図であり、（ｂ）は同半導体装置における要部の不純物濃度分布図。 ターンオフ電流特性図。 逆方向バイアス時の電流−電圧特性図。 正孔注入効率のシミュレーション結果。 電子注入効率のシミュレーション結果。 第２実施形態に係る半導体装置の模式図。 第３実施形態に係る半導体装置の模式図。 （ａ）は図７におけるａ−ａ’断面図であり、（ｂ）は図７におけるｂ−ｂ’断面図。 第３実施形態に係る半導体装置の変形例の模式図。 第４実施形態に係る半導体装置の模式図。 第４実施形態に係る半導体装置の変形例の模式図。
以下、図面を参照し、実施形態について説明する。以下の実施形態では第１導電形をＮ形、第２導電形をＰ形として説明するが、第１導電形をＰ形、第２導電形をＮ形としてもよい。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。なお、各図面中、同じ要素には同じ符号を付している。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の模式断面図である。
本実施形態に係る半導体装置は、半導体層（または基板）における一方の主面側に設けられた第１の電極２１と、他方の主面側に設けられた第２の電極２２との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。また、本実施形態において、半導体層（または基板）の主面に対して略平行な方向を横方向とする。
本実施形態に係る半導体装置は、第１の電極２１と第２の電極２２との間に、Ｎ形半導体層１１と、Ｎ形のベース層１２と、Ｐ形半導体層１３とが設けられたダイオード構造を有する。
ベース層１２は、Ｎ形半導体層１１上に設けられている。Ｐ形半導体層１３は、ベース層１２上に設けられている。Ｎ形半導体層１１は、ベース層１２におけるＰ形半導体層１３が設けられた面の反対側に設けられている。Ｐ形半導体層１３と、Ｎ形のベース層１２とは、ＰＮ接合している。
Ｐ形半導体層１３には、複数の第１のトレンチ１５が形成されている。第１のトレンチ１５は、Ｐ形半導体層１３の表面からベース層１２側に向けて延び、ベース層１２には達していない。すなわち、第１のトレンチ１５の底部は、Ｐ形半導体層１３とベース層１２とのＰＮ接合よりもＰ形半導体層１３側に位置する。第１のトレンチ１５の底部とベース層１２との間にはＰ形半導体層１３が存在する。第１のトレンチ１５は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。
第１のトレンチ１５の内壁（側壁及び底部）には、第１の絶縁膜１７が形成されている。第１のトレンチ１５内には、第１の絶縁膜１７を介して、第１の電極２１が設けられている。第１の電極２１は、第１のトレンチ１５内に埋め込まれると共に、Ｐ形半導体層１３の表面上にも設けられている。第１の電極２１は、Ｐ形半導体層１３の表面に対してオーミック接触して、電気的に接続されている。
Ｎ形半導体層１１には、複数の第２のトレンチ１６が形成されている。第２のトレンチ１６は、Ｎ形半導体層１１の表面からベース層１２側に向けて延び、ベース層１２には達していない。すなわち、第２のトレンチ１６の底部はＮ形半導体層１１に位置する。第２のトレンチ１６の底部とベース層１２との間にはＮ形半導体層１１が存在する。第２のトレンチ１６は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。
第２のトレンチ１６の内壁（側壁及び底部）には、第２の絶縁膜１８が形成されている。第２のトレンチ１６内には、第２の絶縁膜１８を介して、第２の電極２２が設けられている。第２の電極２２は、第２のトレンチ１６内に埋め込まれると共に、Ｎ形半導体層１１の表面上にも設けられている。第２の電極２２は、Ｎ形半導体層１１の表面に対してオーミック接触して、電気的に接続されている。
Ｐ形半導体層１３は、第１のＰ形領域１３ａと、第２のＰ形領域１３ｂとを有する。第１のＰ形領域１３ａは、横方向で隣り合う第１のトレンチ１５の間に挟まれている。第２のＰ形領域１３ｂは、第１のＰ形領域１３ａとベース層１２との間、および第１のトレンチ１５の底部とベース層１２との間に存在する。第２のＰ形領域１３ｂと第１の電極２１との間には第１の絶縁膜１７が設けられており、第２のＰ形領域１３ｂは第１の電極２１に接していない。
Ｎ形半導体層１１は、第１のＮ形領域１１ａと、第２のＮ形領域１１ｂとを有する。第１のＮ形領域１１ａは、横方向で隣り合う第２のトレンチ１６の間に挟まれている。第２のＮ形領域１１ｂは、第１のＮ形領域１１ａとベース層１２との間、および第２のトレンチ１６の底部とベース層１２との間に存在する。第２のＮ形領域１１ｂと第２の電極２２との間には第２の絶縁膜１８が設けられており、第２のＮ形領域１１ｂは第２の電極２２に接していない。
ここで、図１（ｂ）は、Ｐ形半導体層１３の縦方向（深さ方向）のＰ形不純物濃度（atoms/cm3）の分布と、Ｎ形半導体層１１の縦方向（深さ方向）のＮ形不純物濃度（atoms/cm3）の分布を表す。
第２のＰ形領域１３ｂのＰ形不純物濃度は、第１のＰ形領域１３ａのＰ形不純物濃度よりも低い。第２のＰ形領域１３ｂにおけるＰ形不純物濃度のピーク値は、第１のＰ形領域１３ａにおけるＰ形不純物濃度のピーク値より小さい。
正孔の注入効率を抑える観点から、例えば、第２のＰ形領域１３ｂにおけるＰ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＰ形領域１３ｂにおけるＰ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＰ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＰ形領域１３ａにおけるＰ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＰ形領域１３ｂの厚さは、第１のＰ形領域１３ａの厚さ（第１のトレンチ１５の深さ）Ｄ１よりも薄い。そして、第２のＰ形領域１３ｂ全体に含まれるＰ形不純物量は、第１のＰ形領域１３ａ全体に含まれるＰ形不純物量よりも少ない。
第２のＮ形領域１１ｂのＮ形不純物濃度は、第１のＮ形領域１１ａのＮ形不純物濃度よりも低い。第２のＮ形領域１１ｂにおけるＮ形不純物濃度のピーク値は、第１のＮ形領域１１ａにおけるＮ形不純物濃度のピーク値より小さい。
電子の注入効率を抑える観点から、例えば、第２のＮ形領域１１ｂにおけるＮ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＮ形領域１１ｂにおけるＮ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＮ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＮ形領域１１ａにおけるＮ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＮ形領域１１ｂの厚さは、第１のＮ形領域１１ａの厚さ（第２のトレンチ１６の深さ）Ｄ２よりも薄い。そして、第２のＮ形領域１１ｂ全体に含まれるＮ形不純物量は、第１のＮ形領域１１ａ全体に含まれるＮ形不純物量よりも少ない。
ベース層１２のＮ形不純物濃度は、Ｎ形半導体層１１の第１のＮ形領域１１ａのＮ形不純物濃度より低い。
第２の電極２２に対して第１の電極２１が高電位とされ、第１の電極２１と第２の電極２２間に順方向電圧（順方向バイアス）が印加されると、オン状態となる。これとは逆に、第１の電極２１に対して第２の電極２２が高電位とされ、第１の電極２１と第２の電極２２間に逆方向電圧（逆方向バイアス）が印加されるとオフ状態となる。
例えば、第１の電極２１に正電位を、第２の電極２２に０Ｖまたは負電位を与えて、第１の電極２１と第２の電極２２間に順方向電圧が印加されると、Ｐ形半導体層１３から正孔がベース層１２に注入され、Ｎ形半導体層１１から電子がベース層１２に注入され、第１の電極２１と第２の電極２２間の縦方向に順方向電流が流れる。
第１の電極２１は、Ｐ形不純物濃度が相対的に高い第１のＰ形領域１３ａに対して接している。このため、第１の電極２１と第１のＰ形領域１３ａとの良好なオーミック接触が得られる。
一方、ベース層１２側の第２のＰ形領域１３ｂは相対的にＰ形不純物濃度が低く、含有するＰ形不純物量が少ない。
また、第１のＰ形領域１３ａは第１のトレンチ１５で挟まれ、第１のトレンチ１５内及び第１のＰ形領域１３ａ上に第１の電極２１が設けられている。すなわち、第１のＰ形領域１３ａの上面及び側面が、第１の電極２１で囲まれている。
そのような構造において、第１のトレンチ１５間の間隔、または第１のＰ形領域１３ａの幅Ｗ１を微細にすることで、第１のＰ形領域１３ａにおける幅方向の全体に第１の電極２１の電位を影響させることができる。すなわち、第１のＰ形領域１３ａにおいてベース層１２側の端部にも第１の電極２１の電位を影響させることができる。したがって、第１のＰ形領域１３ａの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＰ形領域１３ａにおける縦方向の正孔の移動が規制され、第１のＰ形領域１３ａからはほとんど正孔はベース層１２に注入されない。あるいは、第１のＰ形領域１３ａからベース層１２に注入される正孔は非常に少ない。
したがって、オン状態のときは、第２のＰ形領域１３ｂからベース層１２に正孔が注入される。第２のＰ形領域１３ｂは、第１のＰ形領域１３ａに比べて含有するＰ形不純物量が少ない。このため、ベース層１２への正孔の注入効率を低くでき、ターンオフ直後にベース層１２に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
なお、例えばプロトンなどのライフタイムキラーをベース層１２に導入することで、正孔の再結合中心として機能する欠陥を誘起させ、ベース層１２に注入された正孔のライフタイム制御を行う技術が知られている。しかし、ライフタイムキラーの導入はオフ状態での漏れ電流の増加につながる。
本実施形態では、ベース層１２にライフタイムキラーを導入せずに、Ｐ形半導体層１３における不純物量制御と、第１のトレンチ１５を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。
第１のトレンチ１５間の間隔、または第１のＰ形領域１３ａの幅Ｗ１が大きいと、第１の電極２１の電位を第１のＰ形領域１３ａの幅方向の全体に影響させることが困難になる。したがって、第１のＰ形領域１３ａの幅Ｗ１は、１（μｍ）以下が望ましい。
第２の電極２２は、Ｎ形不純物濃度が相対的に高い第１のＮ形領域１１ａに対して接している。このため、第２の電極２２と第１のＮ形領域１１ａとの良好なオーミック接触が得られる。
一方、ベース層１２側の第２のＮ形領域１１ｂは相対的にＮ形不純物濃度が低く、含有するＮ形不純物量が少ない。
また、第１のＮ形領域１１ａは第２のトレンチ１６で挟まれ、第２のトレンチ１６内及び第１のＮ形領域１１ａ上に第２の電極２２が設けられている。すなわち、第１のＮ形領域１１ａの上面及び側面が、第２の電極２２で囲まれている。
そのような構造において、第２のトレンチ１６間の間隔、または第１のＮ形領域１１ａの幅Ｗ２を微細にすることで、第１のＮ形領域１１ａにおける幅方向の全体に第２の電極２２の電位を影響させることができる。すなわち、第１のＮ形領域１１ａにおいてベース層１２側の端部にも第２の電極２２の電位を影響させることができる。したがって、第１のＮ形領域１１ａの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＮ形領域１１ａにおける縦方向の電子の移動が規制され、第１のＮ形領域１１ａからはほとんど電子はベース層１２に注入されない。あるいは、第１のＮ形領域１１ａからベース層１２に注入される電子は非常に少ない。
したがって、オン状態のときは、第２のＮ形領域１１ｂからベース層１２に電子が注入される。第２のＮ形領域１１ｂは、第１のＮ形領域１１ａに比べて含有するＮ形不純物量が少ない。このため、ベース層１２への電子の注入効率を低くでき、ターンオフ直後にベース層１２に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
また、本実施形態では、ベース層１２にライフタイムキラーを導入せずに、Ｎ形半導体層１１における不純物量制御と、第２のトレンチ１６を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。
第２のトレンチ１６間の間隔、または第１のＮ形領域１１ａの幅Ｗ２が大きいと、第２の電極２２の電位を第１のＮ形領域１１ａの幅方向の全体に影響させることが困難になる。したがって、第１のＮ形領域１１ａの幅Ｗ２は、１（μｍ）以下が望ましい。
図２に、ターンオフ電流特性のシミュレーション解析結果を示す。横軸は時間（秒）を、左側の縦軸は逆方向電圧Ｖｄ（Ｖ）を、右側の縦軸は電流（Ａ）を表す。
電流Ｉ１は、比較例のデバイスについてのターンオフ電流を表す。この比較例のデバイスは、前述した実施形態の構造においてトレンチ１５、１６、絶縁膜１７、１８を設けず、Ｐ形半導体層１３及びＮ形半導体層１１のそれぞれの不純物濃度を縦方向でほぼ均一に分布させたデバイスである。さらに、比較例のデバイスでは、ライフタイムキラーをベース層１２に導入してキャリアのライフタイム制御を行った。
電流Ｉ２は、前述した実施形態の構造を有するデバイスのターンオフ電流を表す。その構造において、第１のトレンチ１５間の間隔、または第１のＰ形領域１３ａの幅Ｗ１は、１（μｍ）に設計した。第２のトレンチ１６間の間隔、または第２のＮ形領域１１ａの幅Ｗ２は、１（μｍ）に設計した。
図２の結果より、実施形態のターンオフ電流Ｉ２のピーク値は、比較例のターンオフ電流Ｉ１のピーク値の約３／８となっている。したがって、実施形態は、比較例よりもターンオフ時の電力損失が小さい。
図３（ａ）は、逆方向電圧印加時の電流−電圧特性を、前述した比較例のデバイスと、実施形態のデバイスとで比較したシミュレーション解析結果を表す。横軸は、逆方向電圧（Ｖ）を、縦軸は電流（Ａ）を表す。また、図３（ａ）のグラフにおける一部領域の拡大図を、図３（ｂ）に表す。ａは比較例についての電流−電圧特性を、ｂは実施形態についての電流−電圧特性を表す。
図３（ａ）、（ｂ）の結果より、実施形態の方が比較例よりも、逆方向バイアス時の漏れ電流が小さい。例えば３００（Ｖ）で、実施形態の漏れ電流は、比較例の漏れ電流の約１／２００である。
図４は、本実施形態に係る半導体装置における正孔の注入効率のシミュレーション結果を示す。
横軸は、第１のトレンチ１５の深さＤ１に対する、第１のトレンチ１５間の間隔Ｗ１の比（Ｗ１／Ｄ１）を表す。
縦軸は、γｈ＝Ｊｈ／（Ｊｈ＋Ｊｎ）で表される正孔の注入効率γｈを表す。Ｊｈは、オン時にＰ形半導体層１３からベース層１２へ流れる正孔電流であり、Ｊｎは、オン時にベース層１２からＰ形半導体層１３へ流れる電子電流を表す。
０．２５＜γｈ＜０．９であれば、オン状態で十分な順方向電流を得つつ、ターンオフ時の逆方向電流を抑制できるとの知見を得ている。したがって、Ｗ１／Ｄ１を、０．０５＜Ｗ１／Ｄ１＜１．２の範囲内に設計することが望ましい。
図５は、本実施形態に係る半導体装置における電子の注入効率のシミュレーション結果を示す。
横軸は、第２のトレンチ１６の深さＤ２に対する、第２のトレンチ１６間の間隔Ｗ２の比（Ｗ２／Ｄ２）を表す。
縦軸は、γｅ＝Ｊｅ／（Ｊｐ＋Ｊｅ）で表される電子の注入効率γｅを表す。Ｊｅは、オン時にＮ形半導体層１１からベース層１２へ流れる電子電流であり、Ｊｐは、オン時にベース層１２からＮ形半導体層１１へ流れる正孔電流を表す。
０．７５＜γｅ＜０．９であれば、オン状態で十分な順方向電流を得つつ、ターンオフ時の逆方向電流を抑制できるとの知見を得ている。したがって、Ｗ２／Ｄ２を、０．０５＜Ｗ２／Ｄ２＜１の範囲内に設計することが望ましい。
第１の電極２１と第２の電極２２間に逆方向電圧が印加されると、Ｐ形半導体層１３とベース層１２とのＰＮ接合から空乏層が広がる。このとき、第１のトレンチ１５で挟まれた第１のＰ形領域１３ａの幅Ｗ１が狭い、もしくはアスペクト比（幅Ｗ１に対する厚さＤ１の比）が大きいことから、空乏層が第１のＰ形領域１３ａでピンチオフする。さらに、第１のＰ形領域１３ａは比較的不純物濃度が高いことから第１のＰ形領域１３ａでの空乏層の伸びが抑制される。このため、空乏層が第１の電極２１には達しない。
また、第２のトレンチ１６で挟まれた第１のＮ形領域１１ａの幅Ｗ２が狭い、もしくはアスペクト比（幅Ｗ２に対する厚さＤ２の比）が大きいことから、空乏層が第１のＮ形領域１１ａでピンチオフする。さらに、第１のＮ形領域１１ａは比較的不純物濃度が高いことから第１のＮ形領域１１ａでの空乏層の伸びが抑制される。このため、空乏層が第２の電極２２には達しない。これにより、オフ状態で高耐圧を実現できる。
Ｐ形半導体層１３は、例えばイオン注入法により、ベース層１２の一方の主面側にＰ形不純物を導入することで形成できる。
第１のトレンチ１５を形成する前に、ベース層１２の一方の表面側にＰ形不純物を導入して、図１（ｂ）に示す不純物濃度分布を有するＰ形半導体層１３を形成する。Ｐ形半導体層１３とベース層１２との境界付近が、面方向の全体にわたって相対的に低不純物濃度になるようにする。
この後、例えばＲＩＥ（Reactive Ion Etching）法で第１のトレンチ１５を形成する。この後、第１のトレンチ１５の底部及び側壁に第１の絶縁膜１７を形成し、第１のトレンチ１５内に第１の電極２１を埋め込む。
あるいは、ベース層１２の一方の表面側に第１のトレンチ１５を形成した後に、Ｐ形不純物の注入を行ってもよい。この場合、第１のトレンチ１５で挟まれた部分が相対的に高不純物濃度になるようにする。この高不純物濃度領域を形成するイオン注入時、第１のトレンチ１５の底部はマスクで覆っておく。第１のトレンチ１５の底部より下の部分は相対的に低不純物濃度になるようにする。この低不純物濃度領域を形成するイオン注入時、第１のトレンチ１５で挟まれた部分の上面はマスクで覆っておく。
同様に、Ｎ形半導体層１１は、イオン注入法により、ベース層１２の他方の主面側にＮ形不純物を導入することで形成できる。
第２のトレンチ１６を形成する前に、ベース層１２の他方の表面側にＮ形不純物を導入して、図１（ｂ）に示す不純物濃度分布を有するＮ形半導体層１１を形成する。Ｎ形半導体層１１とベース層１２との境界付近が、面方向の全体にわたって相対的に低不純物濃度になるようにする。
この後、例えばＲＩＥ法で第２のトレンチ１６を形成する。この後、第２のトレンチ１６の底部及び側壁に第２の絶縁膜１８を形成し、第２のトレンチ１６内に第２の電極２２を埋め込む。
あるいは、ベース層１２の他方の表面側に第２のトレンチ１６を形成した後に、Ｎ形不純物の注入を行ってもよい。この場合、第２のトレンチ１６で挟まれた部分が相対的に高不純物濃度になるようにする。この高不純物濃度領域を形成するイオン注入時、第２のトレンチ１６の底部はマスクで覆っておく。第２のトレンチ１６の底部より下の部分は相対的に低不純物濃度になるようにする。この低不純物濃度領域を形成するイオン注入時、第２のトレンチ１６で挟まれた部分の上面はマスクで覆っておく。
（第２実施形態）
図６（ｂ）は、第２実施形態に係る半導体装置の模式平面図である。図６（ｂ）に示す要素が、紙面上下方向に複数繰り返し形成されている。
図６（ｃ）は、図６（ｂ）におけるＡ−Ａ断面図である。
図６（ｄ）は、図６（ｂ）におけるＢ−Ｂ断面図である。
図６（ｅ）は、図６（ｂ）におけるＣ−Ｃ断面図である。
本実施形態に係る半導体装置は、半導体層（または基板）６１上に絶縁層６２を介して半導体層が設けられたＳＯＩ（Silicon On Insulator）構造を有する。絶縁層６２は、例えば酸化シリコン層である。絶縁層６２上に、第１の電極４１と第２の電極４２とが設けられている。本実施形態に係る半導体装置は、それら第１の電極４１と第２の電極４２との間を結ぶ横方向に主電流経路が形成される横型デバイスである。
第１の電極４１と第２の電極４２との間には、Ｎ形半導体層３１と、Ｎ形のベース層３２と、Ｐ形半導体層３３とを含むダイオード構造が設けられている。
Ｎ形半導体層３１、ベース層３２およびＰ形半導体層３３は、絶縁層６２上に設けられている。ベース層３２とＰ形半導体層３３は絶縁層６２上で隣接し、ＰＮ接合している。Ｎ形半導体層３１は、Ｐ形半導体層３３とは反対側でベース層３２に隣接している。
Ｐ形半導体層３３には、複数の第１のトレンチ３５が形成されている。第１のトレンチ３５は、Ｐ形半導体層３３の表面から絶縁層６２に達する。また、第１のトレンチ３５は、Ｐ形半導体層３３の端部からベース層３２側に向けて延び、ベース層３２には達していない。第１のトレンチ３５のベース層３２側の端部は、Ｐ形半導体層３３とベース層３２とのＰＮ接合よりもＰ形半導体層３３側に位置する。
第１のトレンチ３５の側壁には、第１の絶縁膜３７が形成されている。第１のトレンチ３５内には、第１の絶縁膜３７を介して、第１の電極４１が設けられている。第１の電極４１は、第１のトレンチ３５内に埋め込まれると共に、Ｐ形半導体層３３の端部にも設けられている。第１の電極４１は、Ｐ形半導体層３３の端部に対してオーミック接触して、電気的に接続されている。
Ｎ形半導体層３１には、複数の第２のトレンチ３６が形成されている。第２のトレンチ３６は、Ｎ形半導体層３１の表面から絶縁層６２に達する。また、第２のトレンチ３６は、Ｎ形半導体層３１の端部からベース層３２側に向けて延び、ベース層３２には達していない。第２のトレンチ３６のベース層３２側の端部は、Ｎ形半導体層３１に位置する。
第２のトレンチ３６の側壁には、第２の絶縁膜３８が形成されている。第２のトレンチ３６内には、第２の絶縁膜３８を介して、第２の電極４２が設けられている。第２の電極４２は、第２のトレンチ３６内に埋め込まれると共に、Ｎ形半導体層３１の端部にも設けられている。第２の電極４２は、Ｎ形半導体層３１の端部に対してオーミック接触して、電気的に接続されている。
Ｐ形半導体層３３は、第１のＰ形領域３３ａと、第２のＰ形領域３３ｂとを有する。第１のＰ形領域３３ａは、隣り合う第１のトレンチ３５の間に挟まれている。第２のＰ形領域３３ｂは、第１のＰ形領域３３ａとベース層３２との間、および第１のトレンチ３５のベース層３２側の端部とベース層３２との間に存在する。
Ｎ形半導体層３１は、第１のＮ形領域３１ａと、第２のＮ形領域３１ｂとを有する。第１のＮ形領域３１ａは、隣り合う第２のトレンチ３６の間に挟まれている。第２のＮ形領域３１ｂは、第１のＮ形領域３１ａとベース層３２との間、および第２のトレンチ３６のベース層３２側の端部とベース層３２との間に存在する。
ここで、図６（ａ）は、Ｐ形半導体層３３の横方向のＰ形不純物濃度（atoms/cm3）の分布と、Ｎ形半導体層３１の横方向のＮ形不純物濃度（atoms/cm3）の分布を表す。
第２のＰ形領域３３ｂのＰ形不純物濃度は、第１のＰ形領域３３ａのＰ形不純物濃度よりも低い。第２のＰ形領域３３ｂにおけるＰ形不純物濃度のピーク値は、第１のＰ形領域３３ａにおけるＰ形不純物濃度のピーク値より小さい。
正孔の注入効率を抑える観点から、例えば、第２のＰ形領域３３ｂにおけるＰ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＰ形領域３３ｂにおけるＰ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＰ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＰ形領域３３ａにおけるＰ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＰ形領域３３ｂの長さは、第１のＰ形領域３３ａの長さ（第１のトレンチ３５の長さ）Ｄ３よりも短い。そして、第２のＰ形領域３３ｂ全体に含まれるＰ形不純物量は、第１のＰ形領域３３ａ全体に含まれるＰ形不純物量よりも少ない。
第２のＮ形領域３１ｂのＮ形不純物濃度は、第１のＮ形領域３１ａのＮ形不純物濃度よりも低い。第２のＮ形領域３１ｂにおけるＮ形不純物濃度のピーク値は、第１のＮ形領域３１ａにおけるＮ形不純物濃度のピーク値より小さい。
電子の注入効率を抑える観点から、例えば、第２のＮ形領域３１ｂにおけるＮ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＮ形領域３１ｂにおけるＮ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＮ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＮ形領域３１ａにおけるＮ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＮ形領域３１ｂの長さは、第１のＮ形領域３１ａの長さ（第２のトレンチ３６の長さ）Ｄ４よりも短い。そして、第２のＮ形領域３１ｂ全体に含まれるＮ形不純物量は、第１のＮ形領域３１ａ全体に含まれるＮ形不純物量よりも少ない。
ベース層３２のＮ形不純物濃度は、Ｎ形半導体層３１の第１のＮ形領域３１ａのＮ形不純物濃度より低い。
第２の電極４２に対して第１の電極４１が高電位とされ、第１の電極４１と第２の電極４２間に順方向電圧（順方向バイアス）が印加されると、オン状態となる。これとは逆に、第１の電極４１に対して第２の電極４２が高電位とされ、第１の電極４１と第２の電極４２間に逆方向電圧（逆方向バイアス）が印加されるとオフ状態となる。
例えば、第１の電極４１に正電位を、第２の電極４２に０Ｖまたは負電位を与えて、第１の電極４１と第２の電極４２間に順方向電圧が印加されると、Ｐ形半導体層３３から正孔がベース層３２に注入され、Ｎ形半導体層３１から電子がベース層３２に注入され、第１の電極４１と第２の電極４２間の縦方向に順方向電流が流れる。
第１の電極４１は、Ｐ形不純物濃度が相対的に高い第１のＰ形領域３３ａに対して接している。このため、第１の電極４１と第１のＰ形領域３３ａとの良好なオーミック接触が得られる。
一方、ベース層３２側の第２のＰ形領域３３ｂは相対的にＰ形不純物濃度が低く、含有するＰ形不純物量が少ない。
また、第１のＰ形領域３３ａは第１のトレンチ３５で挟まれ、第１のトレンチ３５内及び第１のＰ形領域３３ａの端部に第１の電極４１が設けられている。すなわち、第１のＰ形領域３３ａの端部及び側面が、第１の電極４１で囲まれている。
そのような構造において、第１のトレンチ３５間の間隔、または第１のＰ形領域３３ａの幅Ｗ３を微細にすることで、第１のＰ形領域３３ａにおける幅方向の全体に第１の電極４１の電位を影響させることができる。すなわち、第１のＰ形領域３３ａにおいてベース層３２側の端部にも第１の電極４１の電位を影響させることができる。したがって、第１のＰ形領域３３ａの長さ方向には電位差が生じない、もしくは長さ方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＰ形領域３３ａにおける長さ方向の正孔の移動が規制され、第１のＰ形領域３３ａからはほとんど正孔はベース層３２に注入されない。あるいは、第１のＰ形領域３３ａからベース層３２に注入される正孔は非常に少ない。
したがって、オン状態のときは、第２のＰ形領域３３ｂからベース層３２に正孔が注入される。第２のＰ形領域３３ｂは、第１のＰ形領域３３ａに比べて含有するＰ形不純物量が少ない。このため、ベース層３２への正孔の注入効率を低くでき、ターンオフ直後にベース層３２に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
本実施形態においても、ベース層３２にライフタイムキラーを導入せずに、Ｐ形半導体層３３における不純物量制御と、第１のトレンチ３５を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。漏れ電流を低減できるため、より高温での動作が可能となる。
第１のトレンチ３５間の間隔、または第１のＰ形領域３３ａの幅Ｗ３が大きいと、第１の電極４１の電位を第１のＰ形領域３３ａの幅方向の全体に影響させることが困難になる。したがって、第１のＰ形領域３３ａの幅Ｗ３は、１（μｍ）以下が望ましい。
第２の電極４２は、Ｎ形不純物濃度が相対的に高い第１のＮ形領域３１ａに対して接している。このため、第２の電極４２と第１のＮ形領域３１ａとの良好なオーミック接触が得られる。
一方、ベース層３２側の第２のＮ形領域３１ｂは相対的にＮ形不純物濃度が低く、含有するＮ形不純物量が少ない。
また、第１のＮ形領域３１ａは第２のトレンチ３６で挟まれ、第２のトレンチ３６内及び第１のＮ形領域３１ａの端部に第２の電極４２が設けられている。すなわち、第１のＮ形領域３１ａの端部及び側面が、第２の電極４２で囲まれている。
そのような構造において、第２のトレンチ３６間の間隔、または第１のＮ形領域３１ａの幅Ｗ４を微細にすることで、第１のＮ形領域３１ａにおける幅方向の全体に第２の電極４２の電位を影響させることができる。すなわち、第１のＮ形領域３１ａにおいてベース層３２側の端部にも第２の電極４２の電位を影響させることができる。したがって、第１のＮ形領域３１ａの長さ方向には電位差が生じない、もしくは長さ方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＮ形領域３１ａにおける長さ方向の電子の移動が規制され、第１のＮ形領域３１ａからはほとんど電子はベース層３２に注入されない。あるいは、第１のＮ形領域３１ａからベース層３２に注入される電子は非常に少ない。
したがって、オン状態のときは、第２のＮ形領域３１ｂからベース層３２に電子が注入される。第２のＮ形領域３１ｂは、第１のＮ形領域３１ａに比べて含有するＮ形不純物量が少ない。このため、ベース層３２への電子の注入効率を低くでき、ターンオフ直後にベース層３２に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
また、ベース層３２にライフタイムキラーを導入せずに、Ｎ形半導体層３１における不純物量制御と、第２のトレンチ３６を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。また、漏れ電流を低減できるため、より高温での動作が可能となる。
第２のトレンチ３６間の間隔、または第１のＮ形領域３１ａの幅Ｗ４が大きいと、第２の電極４２の電位を第１のＮ形領域３１ａの幅方向の全体に影響させることが困難になる。したがって、第１のＮ形領域３１ａの幅Ｗ４は、１（μｍ）以下が望ましい。
第１の電極４１と第２の電極４２間に逆方向電圧が印加されると、Ｐ形半導体層３３とベース層３２とのＰＮ接合から空乏層が広がる。このとき、第１のトレンチ３５で挟まれた第１のＰ形領域３３ａの幅Ｗ３が狭い、もしくは幅Ｗ３に対する長さＤ３の比が大きいことから、空乏層が第１のＰ形領域３３ａでピンチオフする。さらに、第１のＰ形領域３３ａは比較的不純物濃度が高いことから第１のＰ形領域３３ａでの空乏層の伸びが抑制される。このため、空乏層が第１の電極４１には達しない。
また、第２のトレンチ３６で挟まれた第１のＮ形領域３１ａの幅Ｗ４が狭い、もしくは幅Ｗ４に対する長さＤ４の比が大きいことから、空乏層が第１のＮ形領域３１ａでピンチオフする。さらに、第１のＮ形領域３１ａは比較的不純物濃度が高いことから第１のＮ形領域３１ａでの空乏層の伸びが抑制される。このため、空乏層が第２の電極４２には達しない。これにより、オフ状態で高耐圧を実現できる。
Ｐ形半導体層３３は、第１のトレンチ３５を形成する前に、図示しないマスクを使ったイオン注入法により形成することができる。Ｎ形半導体層３１も、第２のトレンチ３６を形成する前に、図示しないマスクを使ったイオン注入法により形成することができる。
本実施形態では、半導体層の横方向に図６（ａ）に示すような不純物濃度分布が形成される。これは、半導体層の深さ方向の不純物濃度分布を制御する場合よりも容易である。
（第３実施形態）
図７は、第３実施形態に係る半導体装置の模式である。
図８（ａ）は、図７におけるａ−ａ’断面を表し、図８（ｂ）は、図７におけるｂ−ｂ’断面を表す。
本実施形態に係る半導体装置は、半導体層（または基板）における一方の主面側に設けられた第１の電極７１と、同じ主面側に設けられた第２の電極７２との間を結ぶ横方向に主電流経路が形成される横型デバイスである。
Ｐ＋形またはＮ＋形の基板８１上に、Ｎ−形のベース層７７が設けられている。ベース層７７における同じ表面側に、選択的にＰ形半導体層７３とＮ形半導体層７４とが離間して設けられている。
図８（ａ）に示すように、Ｐ形半導体層７３には、複数の第１のトレンチ７５が形成されている。第１のトレンチ７５は、ベース層７７には達していない。すなわち、第１のトレンチ７５の底部は、Ｐ形半導体層７３とベース層７７とのＰＮ接合よりもＰ形半導体層７３側に位置する。第１のトレンチ７５の底部とベース層７７との間にはＰ形半導体層７３が存在する。
第１のトレンチ７５の内壁（側壁及び底部）には、第１の絶縁膜７８が形成されている。第１のトレンチ７５内には、第１の絶縁膜７８を介して、第１の電極７１が設けられている。第１の電極７１は、第１のトレンチ７５内に埋め込まれると共に、Ｐ形半導体層７３の表面上にも設けられている。第１の電極７１は、Ｐ形半導体層７３の表面に対してオーミック接触して、電気的に接続されている。
図８（ｂ）に示すように、Ｎ形半導体層７４には、複数の第２のトレンチ７６が形成されている。第２のトレンチ７６は、ベース層７７には達していない。すなわち、第２のトレンチ７６の底部はＮ形半導体層７４に位置する。第２のトレンチ７６の底部とベース層７７との間にはＮ形半導体層７４が存在する。
第２のトレンチ７６の内壁（側壁及び底部）には、第２の絶縁膜７９が形成されている。第２のトレンチ７６内には、第２の絶縁膜７９を介して、第２の電極７２が設けられている。第２の電極７２は、第２のトレンチ７６内に埋め込まれると共に、Ｎ形半導体層７４の表面上にも設けられている。第２の電極７２は、Ｎ形半導体層７４の表面に対してオーミック接触して、電気的に接続されている。
Ｐ形半導体層７３は、第１のＰ形領域７３ａと、第２のＰ形領域７３ｂとを有する。第１のＰ形領域７３ａは、隣り合う第１のトレンチ７５の間に挟まれている。第２のＰ形領域７３ｂは、第１のＰ形領域７３ａとベース層７７との間、および第１のトレンチ７５の底部とベース層７７との間に存在する。第２のＰ形領域７３ｂと第１の電極７１との間には第１の絶縁膜７８が設けられ、第２のＰ形領域７３ｂは第１の電極７１に接していない。
Ｎ形半導体層７４は、第１のＮ形領域７４ａと、第２のＮ形領域７４ｂとを有する。第１のＮ形領域７４ａは、隣り合う第２のトレンチ７６の間に挟まれている。第２のＮ形領域７４ｂは、第１のＮ形領域７４ａとベース層７７との間、および第２のトレンチ７６の底部とベース層７７との間に存在する。第２のＮ形領域７４ｂと第２の電極７２との間には第２の絶縁膜７９が設けられ、第２のＮ形領域７４ｂは第２の電極７２に接していない。
前述した実施形態と同様、第２のＰ形領域７３ｂのＰ形不純物濃度は、第１のＰ形領域７３ａのＰ形不純物濃度よりも低い。第２のＰ形領域７３ｂにおけるＰ形不純物濃度のピーク値は、第１のＰ形領域７３ａにおけるＰ形不純物濃度のピーク値より小さい。
正孔の注入効率を抑える観点から、例えば、第２のＰ形領域７３ｂにおけるＰ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＰ形領域７３ｂにおけるＰ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＰ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＰ形領域７３ａにおけるＰ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＰ形領域７３ｂの厚さは、第１のトレンチ７５の深さよりも小さい。そして、第２のＰ形領域７３ｂ全体に含まれるＰ形不純物量は、第１のＰ形領域７３ａ全体に含まれるＰ形不純物量よりも少ない。
第２のＮ形領域７４ｂのＮ形不純物濃度は、第１のＮ形領域７４ａのＮ形不純物濃度よりも低い。第２のＮ形領域７４ｂにおけるＮ形不純物濃度のピーク値は、第１のＮ形領域７４ａにおけるＮ形不純物濃度のピーク値より小さい。
電子の注入効率を抑える観点から、例えば、第２のＮ形領域７４ｂにおけるＮ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＮ形領域７４ｂにおけるＮ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＮ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＮ形領域７４ａにおけるＮ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＮ形領域７４ｂの厚さは、第２のトレンチ７６の深さよりも小さい。第２のＮ形領域７４ｂ全体に含まれるＮ形不純物量は、第１のＮ形領域７４ａ全体に含まれるＮ形不純物量よりも少ない。
ベース層７７のＮ形不純物濃度は、Ｎ形半導体層７４の第１のＮ形領域７４ａのＮ形不純物濃度より低い。
第１のトレンチ７５上には、第１のＰ形領域７３ａの上部側面を挟むように絶縁膜８２（図７）が設けられている。同様に、第２のトレンチ７６上には、第１のＮ形領域７４ａの上部側面を挟むように絶縁膜８３（図７）が設けられている。
また、基板８１の裏面には、裏面電極８０が設けられている。裏面電極８０は、基板８１の電位を固定する場合は、０Ｖもしくは第１の電極７１と同電位に設定される。これに限らず、場合によって、裏面電極８０は、第２の電極７２と同電位、その他任意の電位に設定することができる。
本実施形態に係る半導体装置において、第２の電極７２に対して第１の電極７１が高電位とされ、第１の電極７１と第２の電極７２間に順方向電圧（順方向バイアス）が印加されると、オン状態となる。これとは逆に、第１の電極７１に対して第２の電極７２が高電位とされ、第１の電極７１と第２の電極７２間に逆方向電圧（逆方向バイアス）が印加されるとオフ状態となる。
順方向バイアスが印加されると、Ｐ形半導体層７３から正孔がベース層７７に注入され、Ｎ形半導体層７４から電子がベース層７７に注入され、第１の電極７１と第２の電極７２間に順方向電流が流れる。
第１の電極７１は、Ｐ形不純物濃度が相対的に高い第１のＰ形領域７３ａに対して接している。このため、第１の電極７１と第１のＰ形領域７３ａとの良好なオーミック接触が得られる。
一方、ベース層７７側の第２のＰ形領域７３ｂは相対的にＰ形不純物濃度が低く、含有するＰ形不純物量が少ない。
また、第１のＰ形領域７３ａは第１のトレンチ７５で挟まれ、第１のトレンチ７５内及び第１のＰ形領域７３ａ上に第１の電極７１が設けられている。すなわち、第１のＰ形領域７３ａの上面及び側面が、第１の電極７１で囲まれている。
そのような構造において、第１のトレンチ７５間の間隔を狭くする（１μｍ以下にする）ことで、第１のＰ形領域７３ａにおける幅方向の全体に第１の電極７１の電位を影響させることができる。これにより、第１のＰ形領域７３ａの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＰ形領域７３ａにおける縦方向の正孔の移動が規制され、第１のＰ形領域７３ａからはほとんど正孔はベース層７７に注入されない。あるいは、第１のＰ形領域７３ａからベース層７７に注入される正孔は非常に少ない。
したがって、オン状態のときは、第２のＰ形領域７３ｂからベース層７７に正孔が注入される。第２のＰ形領域７３ｂは、第１のＰ形領域７３ａに比べて含有するＰ形不純物量が少ない。このため、ベース層７７への正孔の注入効率を低くでき、ターンオフ直後にベース層７７に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
本実施形態においても、ベース層７７にライフタイムキラーを導入せずに、Ｐ形半導体層７３における不純物量制御と、第１のトレンチ７５を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。
一方、第２の電極７２は、Ｎ形不純物濃度が相対的に高い第１のＮ形領域７４ａに対して接している。このため、第２の電極７２と第１のＮ形領域７４ａとの良好なオーミック接触が得られる。
ベース層７７側の第２のＮ形領域７４ｂは相対的にＮ形不純物濃度が低く、含有するＮ形不純物量が少ない。
また、第１のＮ形領域７４ａは第２のトレンチ７６で挟まれ、第２のトレンチ７６内及び第１のＮ形領域７４ａ上に第２の電極７２が設けられている。すなわち、第１のＮ形領域７４ａの上面及び側面が、第２の電極７２で囲まれている。
そのような構造において、第２のトレンチ７６間の間隔を狭くする（１μｍ以下にする）ことで、第１のＮ形領域７４ａにおける幅方向の全体に第２の電極７２の電位を影響させることができる。これにより、第１のＮ形領域７４ａの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。
これにより、順方向バイアスが印加されたオン状態において、第１のＮ形領域７４ａにおける縦方向の電子の移動が規制され、第１のＮ形領域７４ａからはほとんど電子はベース層７７に注入されない。あるいは、第１のＮ形領域７４ａからベース層７７に注入される電子は非常に少ない。
したがって、オン状態のときは、第２のＮ形領域７４ｂからベース層７７に電子が注入される。第２のＮ形領域７４ｂは、第１のＮ形領域７４ａに比べて含有するＮ形不純物量が少ない。このため、ベース層７７への電子の注入効率を低くでき、ターンオフ直後にベース層７７に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
本実施形態においても、ベース層７７にライフタイムキラーを導入せずに、Ｎ形半導体層７４における不純物量制御と、第２のトレンチ７６を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。
また、本実施形態の構造に対しても、図４、５を参照して説明したシミュレーション解析の結果が適用される。
また、図７、８の実施形態において、図９に示すように、基板９１上に絶縁層９２を介してベース層７７を設けたいわゆるＳＯＩ（Silicon On Insulator）にしてもよい。基板９１の裏面に設けられた裏面電極９０は、基板９１の電位を固定する場合は、０Ｖもしくは第１のＰ形領域７３ａに接する電極と同電位に設定される。これに限らず、場合によって、裏面電極９０は、第１のＮ形領域７４ａに接する電極と同電位、その他任意の電位に設定することができる。
（第４実施形態）
図１０（ａ）は、第４実施形態に係る半導体装置の模式図である。
本実施形態の半導体装置は、共通の基板または半導体層上に設けられたトランジスタセル１０ａとダイオードセル２０ａとを有する。
トランジスタセル１０ａ及びダイオードセル２０ａは、それらに共通な要素として、Ｎ形ベース層１２と、第１の電極２３と、第２の電極２４とを有する。Ｎ形ベース層１２は第１の面とその反対側の第２の面とを有し、第１の面側に第１の電極２３が設けられ、第２の面側に第２の電極２４が設けられている。
トランジスタセル１０ａ及びダイオードセル２０ａは、いずれも第１の電極２３と第２の電極２４との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。トランジスタセル１０ａ及びダイオードセル２０ａは、第１の電極２３と第２の電極２４との間に電気的に並列接続されている。
トランジスタセル１０ａ及びダイオードセル２０ａは、例えば誘導性負荷に接続される。トランジスタセル１０ａは、ゲート電極５７に与えられるゲート電位に応じてオンオフされるスイッチング素子として機能する。ダイオードセル２０ａは、誘導性負荷に蓄積されたエネルギーによる還流電流を流すフリーホイールダイオードとして機能する。あるいは、ダイオードセル２０ａは、サージ電流を流す保護素子として機能する。
トランジスタセル１０ａは、例えば、トレンチゲート構造の縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
すなわち、トランジスタセル１０ａは、コレクタ層として機能するＰ形半導体層５１と、Ｎ形半導体層５２と、Ｎ形ベース層１２と、Ｐ形ベース層５３と、エミッタ領域として機能するＮ形半導体領域５４と、Ｐ形コンタクト領域５５と、トレンチゲート５６とを有する。
Ｐ形半導体層５１は、第２の電極２４上に設けられている。Ｎ形半導体層５２は、Ｐ形半導体層５１上に設けられている。Ｎ形ベース層１２は、Ｎ形半導体層５２上に設けられている。Ｐ形ベース層５３は、Ｎ形ベース層１２上に設けられている。Ｎ形半導体領域５４及びＰ形コンタクト領域５５は、Ｐ形ベース層５３上に選択的に設けられている。
Ｎ形半導体領域５４は、Ｎ形ベース層１２よりもＮ形不純物濃度が高い。Ｐ形コンタクト領域５５は、Ｐ形ベース層５３よりもＰ形不純物濃度が高い。Ｎ形半導体領域５４及びＰ形コンタクト領域５５は、例えば、平面視にて、トレンチゲート５６が延びる方向に交互にレイアウトされている。
Ｎ形半導体領域５４の上面及び側面には第１の電極２３が設けられ、Ｎ形半導体領域５４の上面及び側面は第１の電極２３とオーミック接触している。Ｐ形コンタクト領域５５の上面及び側面にも第１の電極２３が設けられ、Ｐ形コンタクト領域５５の上面及び側面は第１の電極２３とオーミック接触している。
トレンチゲート５６は、ゲートトレンチ５９と、ゲート絶縁膜５８と、ゲート電極５７とを有する。
ゲートトレンチ５６は、隣り合うＮ形半導体領域５４とＮ形半導体領域５４との間の部分の下のＰ形ベース層５３を貫通して、Ｎ形ベース層１２に達する。ゲートトレンチ５９の側壁及び底部にゲート絶縁膜５８が設けられている。ゲートトレンチ５９内におけるゲート絶縁膜５８の内側にゲート電極５７が設けられている。ゲート電極５７は、ゲート絶縁膜５８を介してＰ形ベース層５３に対向している。
ゲート電極５７上にはゲート絶縁膜５８が設けられ、ゲート電極５７と第１の電極２３とは接していない。ゲート電極５７の一部は上方に引き出されて、図示しないゲート配線と接続されている。
相対的に、第１の電極２３に低電位、第２の電極２４に高電位が印加された状態で、ゲート電極５７に所望のゲート電位が印加されると、Ｐ形ベース層５３におけるゲート絶縁膜５８との界面付近に反転層（チャネル）が形成される。
これにより、電子がＮ形半導体領域（エミッタ領域）５４からチャネルを介してＮ形ベース層１２に注入され、トランジスタセル１０ａがオン状態となる。このときさらに、Ｐ形半導体層５１から正孔がＮ形ベース層１２に注入される。ＩＧＢＴでは、オン状態のとき、正孔がＰ形半導体層（コレクタ層）５１からＮ形ベース層１２に注入され、伝導度変調が生じ、Ｎ形ベース層１２の抵抗が低減する。
次に、ダイオードセル２０ａについて説明する。
ダイオードセル２０ａは、第１の電極２３と第２の電極２４との間に、Ｎ形半導体層６５と、Ｎ形半導体層６６と、Ｎ形ベース層１２と、Ｐ形半導体層１３とが設けられたダイオード構造を有する。
Ｎ形半導体層６５は、第２の電極２４上に設けられている。Ｎ形半導体層６６は、Ｎ形半導体層６５上に設けられている。Ｎ形ベース層１２は、Ｎ形半導体層６６上に設けられている。Ｐ形半導体層１３は、Ｎ形ベース層１２上に設けられている。
Ｐ形半導体層１３には、複数のトレンチ１５が形成されている。トレンチ１５は、Ｐ形半導体層１３の表面からＮ形ベース層１２側に向けて延び、Ｎ形ベース層１２には達していない。すなわち、トレンチ１５の底部は、Ｐ形半導体層１３とＮ形ベース層１２とのＰＮ接合よりもＰ形半導体層１３側に位置する。トレンチ１５の底部とＮ形ベース層１２との間にはＰ形半導体層１３が存在する。
ダイオードセル２０ａの複数のトレンチ１５、およびトランジスタセル１０ａの複数のゲートトレンチ５９は、同じマスクを使ったエッチングにて同時に形成することができる。トレンチ１５の幅、複数のトレンチ１５のピッチ、ゲートトレンチ５９の幅、複数のゲートトレンチ５９のピッチは、マスクパターンの設計により、それぞれ任意に形成することができる。
トレンチ１５の内壁（側壁及び底部）には、絶縁膜１７が形成されている。トレンチ１５内には、絶縁膜１７を介して、埋込電極２５が設けられている。
埋込電極２５上およびＰ形半導体層１３の表面上には、第１の電極２３が設けられている。第１の電極２３は埋込電極２５に接している。あるいは、第１の電極２３の一部を、埋込電極２５としてトレンチ１５内に設けてもよい。すなわち、第１の電極２３と埋込電極２５とは同じ材料から一体に形成されてもよい。埋込電極２５と第１の電極２３とは、電気的につながっている。また、第１の電極２３は、Ｐ形半導体層１３の上面及び側面に対してオーミック接触している。
Ｐ形半導体層１３は、第１のＰ形領域１３ａと、第２のＰ形領域１３ｂとを有する。第１のＰ形領域１３ａは、横方向で隣り合う第１のトレンチ１５の間に挟まれた部分と、第１の電極２３に接した部分とを有する。
第２のＰ形領域１３ｂは、第１のＰ形領域１３ａとＮ形ベース層１２との間、およびトレンチ１５の底部とＮ形ベース層１２との間に存在する。第２のＰ形領域１３ｂと埋込電極２５との間には絶縁膜１７が設けられている。第２のＰ形領域１３ｂは、埋込電極２５及び第１の電極２３に接していない。
第２のＰ形領域１３ｂのＰ形不純物濃度は、第１のＰ形領域１３ａのＰ形不純物濃度よりも低い。第２のＰ形領域１３ｂにおけるＰ形不純物濃度のピーク値は、第１のＰ形領域１３ａにおけるＰ形不純物濃度のピーク値より小さい。
正孔の注入効率を抑える観点から、例えば、第２のＰ形領域１３ｂにおけるＰ形不純物のピーク値は５×１０１６（atoms/cm3）以下が望ましい。また、第２のＰ形領域１３ｂにおけるＰ形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、１０１２（atoms/cm２）以下が望ましい。実際のＰ形不純物のドーズ量は、具体的な製品によって変わる。
第１のＰ形領域１３ａにおけるＰ形不純物濃度のピーク値は１０１９（atoms/cm3）である。また、第２のＰ形領域１３ｂの厚さは、第１のＰ形領域１３ａの厚さ（トレンチ１５の深さ）よりも小さい。そして、第２のＰ形領域１３ｂ全体に含まれるＰ形不純物量は、第１のＰ形領域１３ａ全体に含まれるＰ形不純物量よりも少ない。
第２の電極２４に対して第１の電極２３が高電位とされ、第１の電極２３と第２の電極２４間に順方向電圧（順方向バイアス）が印加されると、ダイオードセル２０ａはオン状態となる。これとは逆に、第１の電極２３に対して第２の電極２４が高電位とされ、第１の電極２３と第２の電極２４間に逆方向電圧（逆方向バイアス）が印加されるとオフ状態となる。
第１の電極２３は、Ｐ形不純物濃度が相対的に高い第１のＰ形領域１３ａに対して接している。このため、第１の電極２３と第１のＰ形領域１３ａとの良好なオーミック接触が得られる。
一方、Ｎ形ベース層１２側の第２のＰ形領域１３ｂは相対的にＰ形不純物濃度が低く、含有するＰ形不純物量が少ない。
また、第１のＰ形領域１３ａはトレンチ１５で挟まれ、トレンチ１５内には、第１の電極２３と同じ電位が与えられる埋込電極２５が設けられている。すなわち、第１のＰ形領域１３ａの上面及び側面が、同じ電位が与えられる電極で囲まれている。
そのような構造において、トレンチ１５間の間隔、または第１のＰ形領域１３ａの幅を微細にすることで、第１のＰ形領域１３ａにおける幅方向の全体に第１の電極２３の電位を影響させることができる。すなわち、第１のＰ形領域１３ａにおいてＮ形ベース層１２側の端部にも第１の電極２３の電位を影響させることができる。したがって、第１のＰ形領域１３ａの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。
これにより、ダイオードセル２０ａに順方向バイアスが印加されたオン状態において、第１のＰ形領域１３ａにおける縦方向の正孔の移動が規制され、第１のＰ形領域１３ａからはほとんど正孔はＮ形ベース層１２に注入されない。あるいは、第１のＰ形領域１３ａからＮ形ベース層１２に注入される正孔は非常に少ない。
したがって、ダイオードセル２０ａがオン状態のときは、第２のＰ形領域１３ｂからＮ形ベース層１２に正孔が注入される。第２のＰ形領域１３ｂは、第１のＰ形領域１３ａに比べて含有するＰ形不純物量が少ない。このため、Ｎ形ベース層１２への正孔の注入効率を低くでき、ダイオードセル２０ａがターンオフ直後にＮ形ベース層１２に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
すなわち、本実施形態のダイオードセル２０ａでは、Ｎ形ベース層１２にライフタイムキラーを導入せずに、Ｐ形半導体層１３における不純物量制御と、トレンチ１５を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。
トレンチ１５間の間隔、または第１のＰ形領域１３ａの幅が大きいと、第１の電極２３の電位を第１のＰ形領域１３ａの幅方向の全体に影響させることが困難になる。したがって、第１のＰ形領域１３ａの幅は、１（μｍ）以下が望ましい。
また、ダイオードセル２０ａにおけるカソード側（第２の電極２４側）に設けられたＮ形半導体層６５の膜厚を薄くすることで、正孔がＮ形半導体層６５を通り抜け、電子の注入を抑制することができる。すなわち、カソード側からのＮ形ベース層１２への電子の注入効率を低くでき、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。
次に、図１０（ｂ）は、第４の実施形態の半導体装置の変形例を示す。
この半導体装置も、共通の基板上に形成され、第１の電極２３と第２の電極２４との間に並列接続されたトランジスタセル１０ｂとダイオードセル２０ｂとを有する。
トランジスタセル１０ｂは、前述したトランジスタセル１０ａとコレクタ側（第２の電極２４側）の構造が異なる。
すなわち、トランジスタセル１０ｂにおいて、第２の電極２４上には、Ｐ＋形半導体領域４７及びＮ＋形半導体領域４６が設けられている。Ｐ＋形半導体領域４７及びＮ＋形半導体領域４６は、横方向に交互にレイアウトされている。それらＰ＋形半導体領域４７及びＮ＋形半導体領域４６上に、Ｐ形半導体層４５が設けられている。
Ｐ＋形半導体領域４７は、Ｐ形半導体層４５よりもＰ形不純物濃度が高く、第２の電極２４に対してオーミック接触するコンタクト領域として機能する。
Ｎ＋形半導体領域４６がコレクタ側に設けられることで、正孔注入の面積が低減し、Ｎ形ベース層１２への正孔注入効率を低くできる。
ダイオードセル２０ｂにおいても、前述したダイオードセル２０ａとカソード側（第２の電極２４側）の構造が異なる。
すなわち、ダイオードセル２０ｂにおいて、第２の電極２４上には、Ｐ＋形半導体領域４９及びＮ＋形半導体領域４８が設けられている。Ｐ＋形半導体領域４９及びＮ＋形半導体領域４８は、横方向に交互にレイアウトされている。それらＰ＋形半導体領域４９及びＮ＋形半導体領域４８上に、Ｎ形半導体層６６が設けられている。
Ｎ＋形半導体領域４８は、Ｎ形半導体層６６よりもＮ形不純物濃度が高く、第２の電極２４に対してオーミック接触するコンタクト領域として機能する。
Ｐ＋形半導体領域４９がカソード側に設けられることで、電子注入の面積が低減し、Ｎ形ベース層１２への電子注入効率を低くできる。
次に、図１１（ａ）は、第４の実施形態の半導体装置の他の変形例を示す。
この半導体装置も、共通の基板上に形成され、第１の電極２３と第２の電極２４との間に並列接続されたトランジスタセル１０ｃとダイオードセル２０ｂとを有する。
トランジスタセル１０ｃは、前述したトランジスタセル１０ａにおけるＰ形半導体層（コレクタ層）５１を、Ｎ形半導体層（ドレイン層）６７に置き換えたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。
次に、図１１（ｂ）は、第４の実施形態の半導体装置のさらに他の変形例を示す。
この半導体装置も、共通の基板上に形成され、第１の電極２３と第２の電極２４との間に並列接続されたトランジスタセル１０ｄとダイオードセル２０ｂとを有する。
このトランジスタセル１０ｄも、ＭＯＳＦＥＴ構造を有する。また、トランジスタセル１０ｄのドレイン側（第２の電極２４側）には、図１０（ｂ）に示すトランジスタセル１０ｂと同様に、横方向に交互にレイアウトされたＰ＋形半導体領域４７及びＮ＋形半導体領域４６が設けられている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１，３１…Ｎ形半導体層、１１ａ，３１ａ…第１のＮ形領域、１１ｂ，３１ｂ…第２のＮ形領域、１２，３２…ベース層、１３，３３…Ｐ形半導体層、１３ａ，３３ａ…第１のＰ形領域、１３ｂ，３３ｂ…第２のＰ形領域、１５，３５…第１のトレンチ、１６，３６…第２のトレンチ、１７，３７…第１の絶縁膜、１８，３８…第２の絶縁膜、２１，４１…第１の電極、２２，４２…第２の電極、６２…絶縁層、１０ａ〜１０ｄ…トランジスタセル、２０ａ，２０ｂ…ダイオードセル

Claims (20)

  1. ベース層と、
    前記ベース層上に設けられた第２導電形半導体層と、
    前記第２導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第１のトレンチの内壁に設けられた第１の絶縁膜と、
    前記第１の絶縁膜を介して前記第１のトレンチ内に設けられると共に、前記第２導電形半導体層の表面に接して設けられた第１の電極と、
    を備え、
    前記第２導電形半導体層は、
    前記第１のトレンチで挟まれた第１の第２導電形領域と、
    前記第１の第２導電形領域と前記ベース層との間、および前記第１のトレンチの底部と前記ベース層との間に設けられ、前記第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域と、
    を有することを特徴とする半導体装置。
  2. 前記ベース層における前記第２導電形半導体層が設けられた面の反対側に設けられた第１導電形半導体層と、
    前記第１導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第２のトレンチの内壁に設けられた第２の絶縁膜と、
    前記第２の絶縁膜を介して前記第２のトレンチ内に設けられると共に、前記第２導電形半導体層の表面に接して設けられた第２の電極と、
    をさらに備え、
    前記第１導電形半導体層は、
    前記第２のトレンチで挟まれた第１の第１導電形領域と、
    前記第１の第１導電形領域と前記ベース層との間、および前記第２のトレンチの底部と前記ベース層との間に設けられ、前記第１の第１導電形領域よりも第１導電形不純物量が少ない第２の第１導電形領域と、
    を有することを特徴とする請求項１記載の半導体装置。
  3. 前記ベース層における前記第２導電形半導体層が設けられた面側に、前記第２導電形半導体層に対して離間して設けられた第１導電形半導体層と、
    前記第１導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第２のトレンチの内壁に設けられた第２の絶縁膜と、
    前記第２の絶縁膜を介して前記第２のトレンチ内に設けられると共に、前記第２導電形半導体層の表面に接して設けられた第２の電極と、
    をさらに備え、
    前記第１導電形半導体層は、
    前記第２のトレンチで挟まれた第１の第１導電形領域と、
    前記第１の第１導電形領域と前記ベース層との間、および前記第２のトレンチの底部と前記ベース層との間に設けられ、前記第１の第１導電形領域よりも第１導電形不純物量が少ない第２の第１導電形領域と、
    を有することを特徴とする請求項１記載の半導体装置。
  4. 前記第２の第２導電形領域は、前記第１の第２導電形領域よりも第２導電形不純物濃度が低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２の第１導電形領域は、前記第１の第１導電形領域よりも第１導電形不純物濃度が低いことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第２の第２導電形領域の厚さは、前記第１のトレンチの深さよりも小さいことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第２の第１導電形領域の厚さは、前記第２のトレンチの深さよりも小さいことを特徴とする請求項２〜６のいずれか１つに記載の半導体装置。
  8. 前記第１の第２導電形領域は前記第１の電極に接し、
    前記第２の第２導電形領域と前記第１の電極との間には、前記第１の絶縁膜が設けられていることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１の第１導電形領域は前記第２の電極に接し、
    前記第２の第１導電形領域と前記第２の電極との間には、前記第２の絶縁膜が設けられていることを特徴とする請求項２〜８のいずれか１つに記載の半導体装置。
  10. 前記第１の第２導電形領域の幅は、１（μｍ）以下であることを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１の第１導電形領域の幅は、１（μｍ）以下であることを特徴とする請求項２〜１０のいずれか１つに記載の半導体装置。
  12. 絶縁層と、
    前記絶縁層上に設けられた第１導電形半導体層と、
    前記第１導電形半導体層に隣接して前記絶縁層上に設けられたベース層と、
    前記第１導電形半導体層の反対側で前記ベース層に隣接して前記絶縁層上に設けられた第２導電形半導体層と、
    前記第２導電形半導体層の端部から前記ベース層側に向けて延び、前記ベース層には達しない複数の第１のトレンチの側壁に設けられた第１の絶縁膜と、
    前記第１の絶縁膜を介して前記第１のトレンチ内に設けられると共に、前記第２導電形半導体層の端部に接して設けられた第１の電極と、
    前記第１導電形半導体層に接して設けられた第２の電極と、
    を備え、
    前記第２導電形半導体層は、
    前記第１のトレンチで挟まれた第１の第２導電形領域と、
    前記第１の第２導電形領域と前記ベース層との間、および前記第１のトレンチの前記ベース層側の端部と前記ベース層との間に設けられ、前記第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域と、
    を有することを特徴とする半導体装置。
  13. 前記第１導電形半導体層の端部から前記ベース層側に向けて延び、前記ベース層には達しない複数の第２のトレンチの側壁に設けられた第２の絶縁膜をさらに備え、
    前記第２の電極は、前記第２の絶縁膜を介して前記第２のトレンチ内に設けられると共に、前記第１導電形半導体層の端部に接し、
    前記第１導電形半導体層は、
    前記第２のトレンチで挟まれた第１の第１導電形領域と、
    前記第１の第１導電形領域と前記ベース層との間、および前記第２のトレンチの前記ベース層側の端部と前記ベース層との間に設けられ、前記第１の第１導電形領域よりも第１導電形不純物量が少ない第２の第１導電形領域と、
    を有することを特徴とする請求項１２記載の半導体装置。
  14. 前記第２の第２導電形領域は、前記第１の第２導電形領域よりも第２導電形不純物濃度が低いことを特徴とする請求項１２または１３に記載の半導体装置。
  15. 前記第２の第１導電形領域は、前記第１の第１導電形領域よりも第１導電形不純物濃度が低いことを特徴とする請求項１３または１４に記載の半導体装置。
  16. 第１の面とその反対側の第２の面とを有する第１導電形ベース層における前記第１の面側に設けられた第１の電極と、前記第２の面側に設けられた第２の電極との間に並列接続されたトランジスタセルとダイオードセルとを備え、
    前記トランジスタセルは、
    前記第１導電形ベース層上に設けられた第２導電形ベース層と、
    前記第２導電形ベース層上に設けられ、前記第１の電極と接した第１導電形半導体領域と、
    前記第２導電形ベース層を貫通して設けられたトレンチゲートと、
    を有し、
    前記ダイオードセルは、
    前記第１導電形ベース層上に設けられた第２導電形半導体層と、
    前記第２導電形半導体層の表面から前記第１導電形ベース層側に向けて延び、前記第１導電形ベース層には達しない複数のトレンチの内壁に設けられた絶縁膜と、
    前記絶縁膜を介して前記トレンチ内に設けられ、前記第１の電極と接続された埋込電極と、
    を有し、
    前記第２導電形半導体層は、
    前記トレンチで挟まれた部分と、前記第１の電極に接した部分とを有する第１の第２導電形領域と、
    前記第１の第２導電形領域と前記第１導電形ベース層との間、および前記トレンチの底部と前記第１導電形ベース層との間に設けられ、前記第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域と、
    を有することを特徴とする半導体装置。
  17. 前記第２の第２導電形領域は、前記第１の第２導電形領域よりも第２導電形不純物濃度が低いことを特徴とする請求項１６記載の半導体装置。
  18. 前記第２の第２導電形領域の厚さは、前記トレンチの深さよりも小さいことを特徴とする請求項１６または１７に記載の半導体装置。
  19. 前記第１の第２導電形領域の幅は、１（μｍ）以下であることを特徴とする請求項１６〜１８のいずれか１つに記載の半導体装置。
  20. 前記第２の第２導電形領域は、前記第１の電極および前記埋込電極に接していないことを特徴とする請求項１６〜１９のいずれか１つに記載の半導体装置。
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