KR101039564B1 - 트렌치 게이트 구조를 가지는 반도체 소자 - Google Patents
트렌치 게이트 구조를 가지는 반도체 소자 Download PDFInfo
- Publication number
- KR101039564B1 KR101039564B1 KR1020090073186A KR20090073186A KR101039564B1 KR 101039564 B1 KR101039564 B1 KR 101039564B1 KR 1020090073186 A KR1020090073186 A KR 1020090073186A KR 20090073186 A KR20090073186 A KR 20090073186A KR 101039564 B1 KR101039564 B1 KR 101039564B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- region
- semiconductor device
- conductivity type
- type well
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 31
- 230000005684 electric field Effects 0.000 description 15
- 210000000746 body region Anatomy 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
트렌치 게이트 구조를 가지는 반도체 소자가 개시된다. 제1 도전형 반도체 기판을 이용하여 생성되는 트렌치 게이트 구조의 반도체 소자는, 액티브 영역; 상기 액티브 영역을 둘러싸는 에지 터미네이션 영역; 및 상기 액티브 영역과 상기 에지 터미네이션 영역의 사이에 위치되는 주변 영역을 포함하되, 상기 주변 영역에 형성된 제2 도전형 웰(well)은 적어도 최외측 트렌치를 내부에 수납하는 접합 깊이를 가지도록 형성될 수 있다. 본 발명에 의하여, 높은 항복 전압과 함께 견고한 특성을 가지도록 하여 같은 정격의 반도체 소자 이용시 보다 안전한 동작을 확보할 수 있도록 하는 트렌치 게이트 구조를 가지는 반도체 소자가 제공될 수 있다.
트렌치, 전력 반도체, IGBT, MOSFET
Description
본 발명은 트렌치 게이트 구조를 가지는 전력용 반도체 소자에 관한 것이다.
최근 전력용 반도체가 사용되는 장치들이 대용량화됨에 따라 IGBT(Insulated Gate Bipolar Transistor, 절연 게이트 바이폴라 트랜지스터)나 전력 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor, 금속 산화막 반도체 계 효과 트랜지스터)과 같은 전력 반도체 소자에 대한 수요가 급증하고 있을 뿐 아니라, 전력 반도체 소자는 점차 고효율화되고 있다.
고전압, 고전류 응용 분야에 널리 사용되는 IGBT는 높은 항복 전압이 매우 중요한 특성으로, 이 항복 전압을 보다 높이기 위한 연구가 계속되고 있다. IGBT는 게이트에 전압을 가하여 채널을 형성하고 전자와 홀에 의한 전류의 흐름을 제어하는 일종의 스위칭 소자로서, 오프 상태에서 콜렉터(collector)-에미터(emitter)에 인가할 수 있는 최대 전압으로 정의되는 항복 전압은 주로 P 베이스(base)에 집중되는 최대 전계에 의해 결정된다.
IGBT 또는 MOSFET과 같은 전력 반도체 소자의 게이트는 플래너 구조 또는 트렌치 구조 등 다양한 형태를 가질 수 있다.
트렌치 게이트(trench gate) 구조의 반도체 소자는 플래너 게이트(planar gate) 구조의 반도체 소자에 비해 단위 면적당 집적 가능한 셀(cell)의 개수가 많기 때문에(즉, 셀의 집적 밀도를 높일 수 있기 때문에) 이에 대응하여 높은 전류 밀도로 인하여 전도성이 우수한 특성을 가진다. 또한, 트렌치 게이트 구조의 IGBT는 구조상 플래너 게이트 구조에서 나타나는 기생 접합형 전계 효과 트랜지스터 영역 성분이 발생하지 않고 수직적으로 보다 큰 밀도의 채널이 형성되어 플래너 게이트 구조의 IGBT보다 우수한 온(on) 상태의 특성을 가진다.
그러나, 트렌치 게이트 구조의 반도체 소자는 오프 상태일 때, 트렌치 게이트 하부에 전계가 집중되어 플래너 게이트 구조의 반도체 소자에 비해 낮은 항복 전압을 가지는 문제점이 있다.
즉, 복수의 트렌치 중에서 반도체 기판의 에지 터미네이션 영역으로부터 멀리 배치된 내측(예를 들어, 액티브 영역) 트렌치 영역에서는 그 측면 및 바닥면을 따라 공핍층이 확대되어 전계가 고르게 분포된다. 그러나, 에지 터미네이션 영역쪽으로 가장 근접하게 배치된 최외측 트렌치 근방에서는 그보다 외측에 트렌치가 없어 공핍층의 확대가 제한되어 전계 강도가 다른 부분보다 강하게 걸려 최외측 트렌치 영역에서 항복 현상의 발생이 용이해진다.
항복 현상 발생시 대전류가 최외측 트렌치 영역에 집중적으로 흘러 IGBT가 열화되어 파괴될 우려가 있으므로, 최외측에 위치한 트렌치 게이트의 하단부에 발생하는 전계 집중을 완화하여 반도체 디바이스의 항복 전압 특성을 개선하고, 트렌치 게이트 산화막의 열화를 완화하는 방안이 요구된다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 높은 항복 전압과 함께 견고한 특성을 가지도록 하여 같은 정격의 반도체 소자 이용시 보다 안전한 동작을 확보할 수 있도록 하는 트렌치 게이트 구조를 가지는 반도체 소자를 제공하기 위한 것이다.
또한 본 발명은 항복 전압 상태에서 트렌치 게이트의 하단부에 발생하는 전계 집중을 완화하여 반도체 소자의 항복 전압 특성을 개선하고 트렌치 게이트 산화막의 열화를 완화할 수 있는 트렌치 게이트 구조를 가지는 반도체 소자를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 제1 도전형 반도체 기판을 이용하여 생성되는 트렌치 게이트 구조의 반도체 소자로서, 액티브 영역(active area); 상기 액티브 영역을 둘러싸는 에지 터미네이션 영역(edge termination area); 및 상기 액티브 영역과 상기 에지 터미네이션 영역의 사이에 위치되는 주변 영역(peripheral area)을 포함하되, 상기 주변 영역에 형성된 제2 도전형 웰(well)은 적어도 최외측 트렌치를 내부에 수납하는 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자가 제공된다.
상기 주변 영역에 형성된 제2 도전형 웰은 상기 에지 터미네이션 영역에 형성된 제2 도전형 웰과 동일하거나 그 이상의 접합 깊이로 형성될 수 있다.
상기 주변 영역에 형성된 제2 도전형 웰은 상기 에지 터미네이션 영역에 형성된 제2 도전형 웰과 동일하거나 그 이상의 농도로 형성될 수 있다.
상기 주변 영역에는 둘 이상의 제2 도전형 웰이 수평으로 형성되고, 상기 최외측 트렌치를 내부에 수납하는 제2 도전형 웰이 상대적으로 깊은 접합 깊이를 가지도록 형성될 수 있다.
상기 주변 영역에는 농도를 달리하는 둘 이상의 제2 도전형 웰이 수평으로 형성되고, 상기 최외측 트렌치를 내부에 수납하는 제2 도전형 웰이 상대적으로 높은 농도로 형성될 수 있다.
상기 주변 영역과 상기 액티브 영역에 각각 형성된 트렌치는 폭 및 메사(mesa) 중 하나 이상이 일치하지 않을 수 있다.
상기 주변 영역에 형성된 제2 도전형 웰(well)은 상기 액티브 영역을 둘러싸도록 환형(closed loop)으로 형성될 수 있다.
상기 액티브 영역, 상기 에지 터미네이션 영역 및 상기 주변 영역에 각각 형성된 제2 도전형 웰 중 하나 이상은 수평적으로 인접한 제2 도전형 웰에 접촉되도록 확산 처리될 수 있다.
상기 액티브 영역에 형성된 각 트렌치들 중 하나 이상은 그 말단부가 트렌치 벽에 평행하지 않은 방향으로 연장되어 이웃하는 트렌치와 연결될 수 있다.
상기 트렌치 게이트 구조의 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터(IGBT) 및 금속 산화막 반도체 계 효과 트랜지스터(MOSFET) 중 하나 이상일 수 있다.
본 발명의 실시예에 따르면, 높은 항복 전압과 함께 견고한 특성을 가지도록 하여 같은 정격의 반도체 소자 이용시 보다 안전한 동작을 확보할 수 있도록 하는 효과가 있다.
또한 트렌치 게이트의 하단부에 발생하는 전계 집중을 완화하여 반도체 소자의 항복 전압 특성을 개선하고 트렌치 게이트 산화막의 열화를 완화할 수 있는 효과도 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있 다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 일반적인 반도체 소자의 평면도이고, 도 2는 도 1의 a-b 부분에서 도시한 단면도이며, 도 3 및 도 4는 각각 플래너 게이트 구조의 IGBT와 트렌치 게이트 구조의 IGBT의 항복 전압 특성을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 실리콘으로 이루어진 반도체 기판(100)은 서로 대향하는 상측면과 하측면을 가지며, 상측면에는 게이트 패드 전극 형성 영역(110), 전류 도통을 위한 다수의 셀을 포함하는 액티브 영역(120) 및 고내압을 지지하기 위한 에지 터미네이션 영역(130)이 형성되고, 하측면에는 컬렉터 전극(210)이 형성된다. 액티브 영역(120)에는 트렌치 게이트 구조의 게이트 전극과 에미터 전극이 배치되며, 에지 터미네이션 영역(130)은 그 폭에 걸쳐 전계가 보다 균일하게 전개되도록 형성된다.
게이트 패드와 전기적으로 연결되어 게이트 신호를 전달하는 게이트 버스 라인(140)이 게이트 패드 형성 영역(110)으로부터 연장되어 액티브 영역(120)의 주위를 따라 형성된다. 예를 들어, 게이트 버스 라인(140)은 환형(closed loop)으로 형성될 수도 있으나, 그 형성 형태가 환형으로 제한되지 않음은 당연하다. 이하에서는, 설명의 편의상 액티브 영역(120)의 주변부로서 게이트 버스 라인(140)이 형성되는 영역을 주변 영역(peripheral area)이라 칭하기로 한다.
도 1의 a-b 부분의 단면도가 도시된 도 2를 참조하면, 반도체 기판(100)은 N형 에미터 영역(215), N형 에미터 영역(215) 하부에 형성되는 P형 바디 영역(220), 드리프트 영역이라 칭해질 수 있는 N형 베이스 영역(225) 및 P형 컬렉터 영역(230)을 가진다.
P형 바디 영역(220)에 둘러싸여 형성되는 트렌치(235)의 내부에는 폴리실리콘(poly-silicon)으로 이루어진 게이트 도전체(245)가 배치되며, 게이트 도전체(245)와 트렌치 내측 벽면 사이에는 게이트 절연막(gate oxide)(240)이 형성된다.
게이트 도전체(245)는 게이트 절연막(240)을 통해 P형 바디 영역(220)에 대향되어 있으므로 P형 바디 영역(220)에 채널을 형성하기 위한 게이트 전극으로서 기능한다. 즉, 게이트 전극에 인가되는 전압을 이용하여 게이트 절연막(240)과 P형 바디 영역(220)의 경계면에 채널 형성을 제어함으로써 컬렉터와 에미터 양단의 전압 및 반도체 소자의 온/오프 동작이 제어된다.
반도체 소자가 오프 상태에서 컬렉터와 에미터간에 전압이 인가되면 P형 바디 영역(220)과 N형 베이스 영역(225) 사이에 역방향으로 전압이 분포하게 되고, 컬렉터와 에미터간에 인가되는 전압이 점점 증가함에 따라 결국 반도체 디바이스는 항복 상태로 돌입하게 된다. 이때 전계는 PN 접합(Junction) 영역과 트렌치 게이트의 바닥 영역에 집중되며, 특히 배열된 트렌치들 중 최외측에 위치한(즉, 에지 터미네이션 영역(130)에 가장 가까운 위치의) 트렌치(250)의 바닥 부분에 집중된다. 이러한 전계 집중 현상은 반도체 디바이스의 견고성(ruggedness)이나 항복 전압 특성에 영향을 주는 원인이 된다.
전술한 전계 집중 현상을 설명하기 위하여 1200V급 IGBT의 구조를 이용한 반도체 소자의 시뮬레이션 결과가 도 3 및 도 4에 예시되어 있다. 참고로, 도 3은 플래너 게이트 구조의 IGBT의 에지 터미네이션에 대한 반도체 소자의 시뮬레이션 결과이고, 도 4는 도 3의 시뮬레이션 결과와의 비교를 위해 주변 영역 부위만을 확대하여 나타낸 트렌치 게이트 구조의 IGBT의 에지 터미네이션에 대한 반도체 소자의 시뮬레이션 결과이다.
주변 영역과 에지 터미네이션 영역(130)을 포함하는 플래너 게이트 구조의 반도체 소자의 항복 전압 특성이 도시된 도 3을 참조하면, 항복 현상 발생시 에지 터미네이션 영역(130)의 첫번째 P형 웰(260)에서 충돌 이온화(impact ionization) 현상이 발생되며, 이때의 항복 전압은 1368V 이다.
이에 비해, 도 3에 예시된 반도체 소자와 동일한 구조를 포함하며 외곽 영역에 트렌치 게이트가 존재하는 구조의 반도체 소자에 대한 항복 전압 특성이 도시된 도 4의 (a) 내지 (d)를 참조하면, 주변 영역에 트렌치 게이트가 존재하는 경우 항복 현상 발생시 최외측 트렌치의 하단부에 전계가 집중하여 충돌 이온화 (impact ionization) 현상이 발생함을 알 수 있다. 이러한 전계 집중 현상은 주변 영역을 감싸는 P형 웰(270)의 위치와 무관하게 발생되며, 이로 인해 항복 전압이 1200V 이하(예를 들어, 도 4의 (a)인 경우 1170V)로 감소됨을 알 수 있다.
전술한 바와 같이, 트렌치 게이트 구조의 반도체 소자는 항복 전압 발생 모드에서 컬렉터-에미터 양단 전압에 의해 인가되는 수직 및 수평 방향의 강한 전계가 최외측에 위치한 트렌치 셀에 집중된다.
이러한 전계 집중은 반도체 소자의 항복 전압 특성을 약화시키고, 게이트 산화막의 열화를 촉진하여 반도체 소자의 신뢰성 또한 떨어뜨리게 되며, 동급의 기술을 적용한 플래너 게이트 구조의 반도체 소자에 비하여 낮은 항복 전압을 갖게 하는 원인이 된다.
도 5는 본 발명의 일 실시예에 따른 도 1의 a-b 부분에서 도시한 트렌치 게이트 구조 IGBT의 단면도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 기판의 평면도이며, 도 7은 본 발명의 일 실시예에 따른 트렌치 게이트 구조의 IGBT의 항복 전압 특성을 나타낸 도면이다. 관련도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 게이트 구조의 IGBT를 설명함에 있어 앞서 설명한 부분과 동일한 부분의 설명은 생략하기로 한다.
도 5를 참조하면, 주변 영역(peripheral area)에 형성된 P형 웰(570) 영역은 해당 영역에 형성된 하나 이상의 트렌치들의 바닥(bottom)이 완전히 감싸지도록 형성되어 있다. 이에 비해, 앞서 도 2를 참조하여 설명한 일반적인 트렌치 게이트 구조의 IGBT에서는 주변 영역에 형성된 트렌치가 P형 웰(270)을 관통하여 N형 베이스 영역(225)에 그 바닥이 위치되어 있었다.
즉, 주변 영역에 형성되어 최외측 트렌치(250)를 감싸는 P형 웰(570)은 에지 터미네이션 영역(130)의 P형 웰(260)이나 액티브 영역(120)의 P형 바디 영역(220)과는 다른 형태로 구현될 수 있다.
예를 들어, 주변 영역에 형성된 P형 웰(570)은 트렌치 게이트보다 깊은 접합 깊이를 가지며, 또한 에지 터미네이션 영역에 형성된 다수의 P형 웰(260)과 접합 깊이가 동일하거나 더 깊게 형성될 수 있다. 예를 들어, P형 웰(570)의 접합 깊이는 주변 영역에 형성된 트렌치 게이트의 수직 깊이보다 수μm 정도 깊게 구현될 수 있다. 액티브 영역, 주변 영역, 에지 터미네이션 영역에 각각 존재하는 P형 웰 영역을 A(220), B(570), C(260)이라고 가정하면, 각각의 접합 깊이의 관계는 "접합 깊이(A) < 접합 깊이(C) ≤ 접합 깊이(B)"로 표현할 수 있다.
이 경우, 전술한 접합 깊이의 관계가 만족될 수 있도록 각 영역에 주입되는 P형 이온의 농도가 "농도(C) ≤ 농도(B)"의 관계를 만족하도록 하여 동시에 확산 공정을 수행하더라도 확산 깊이가 달라지도록 할 수도 있다.
또는, 주변 영역과 에지 터미네이션 영역(130)에 각각 주입되는 P형 이온의 농도가 일정한 경우라면 전술한 접합 깊이의 관계가 만족될 수 있도록 주변 영역에 형성된 P형 웰(570)이 트렌치 게이트의 바닥을 완전히 감싸는 정도까지 확산되도록 할 수도 있다. 이 경우에는 일반적으로 에지 터미네이션 영역(130)에 주입되는 P형 이온의 농도가 충분히 높은 수준이 아닐 수 있으므로 농도가 비일치하는 경우에 비해 높은 온도 또는/및 긴 시간의 확산 공정이 요구될 수 있다.
전술한 확산 공정에 의해 형성되는 P형 웰들은 상호간의 좁은 간격 등의 이유로 칩 내부에서 수평 방향으로 연결되어 분리되지 않을 수도 있다.
또한, 주변 영역 내에 형성된 트렌치 게이트의 폭과 메사(mesa)는 마스크 설계 방식에 따라 액티브 영역(120) 내에 형성된 트렌치 셀의 폭 및 메사와 동일하거나 동일하지 않도록 형성될 수 있다.
전술한 바와 같이, 가장 깊은 접합 깊이를 가지는 P형 웰(570)은 반도체 소자의 평면상에서 도 6의 620 영역과 같이 게이트 버스 라인의 하부를 따라 예를 들어 환형(closed loop)으로 형성될 수 있다.
도 6에 예시된 바와 같이, 액티브 영역(120) 내에는 스트라이프 배열 형식으로 단위 셀(610)들이 배치될 수 있으며, 각 단위 셀의 트렌치 게이트 말단부는 트렌치 벽에 평행하지 않은 방향(예를 들어, 수직인 방향)으로 연장되어 이웃하는 트렌치 게이트와 연결될 수 있다. 여기서, 트렌치 게이트 중 하나 이상은 이웃하는 트렌치 게이트와 연결되지 않을 수도 있으며, 액티브 영역(120) 내의 단위 셀의 형상이나 배치 방식은 다양할 수 있다.
도 7에는 주변 영역의 트렌치 게이트를 충분히 감싸도록 P형 웰(570)이 형성된 트렌치 게이트 구조의 IGBT의 항복 전압 특성이 도시되어 있다. 도 7을 참조하면, 트렌치 게이트가 충분히 감싸지도록 접합 깊이를 깊게 한 IGBT인 경우 트렌치 게이트가 없는 플래너 게이트 구조의 IGBT와 근사한 값이 나타남을 알 수 있다.
즉, 접합 깊이가 깊은 P 형 웰(570)을 도입하여 최외측 트렌치 하단부에 가장 강한 전계가 집중되는 현상을 완화함으로써 앞서 도 4의 경우와 비교할 때 약 100~200V 정도의 항복 전압 상승 효과가 도출된다.
도 8은 본 발명의 다른 실시예에 따른 도 1의 a-b 부분에서 도시한 트렌치 게이트 구조 IGBT의 단면도이다. 관련도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 게이트 구조의 IGBT를 설명함에 있어 앞서 설명한 부분과 동일한 부분의 설명은 생략하기로 한다.
도 8에 예시된 바와 같이, 주변 영역(peripheral area)에 형성된 복수의 트렌치들 중 최외측 트렌치는 P형 웰(570)에 의해 그 바닥이 완전히 감싸지도록 형성되고, 그 이외의 트렌치들은 종래의 IGBT 구조와 같이 P형 웰(810)을 관통하도록 형성될 수 있다.
즉, 반도체 기판의 최외측에 배치된 트렌치 바닥 부근에 전계가 집중됨을 감안하여 최외측 트렌치는 P형 웰(570)로 감싸 전계 집중을 완화하고, 주변 영역에 형성된 나머지 트렌치들은 기존과 동일하게 형성할 수 있다. 이때, P형 이온의 확산 특성을 고려할 때 최외측 트렌치보다 내측에 형성된 트렌치들 중 하나 이상도 P형 웰(570)로 그 바닥까지 감싸질 수도 있을 것이다.
이 경우, 액티브 영역, 외곽 영역, 에지 터미네이션 영역에 각각 존재하는 P형 웰 영역을 A(220), D(810), B(570), C(260)이라고 가정하면, 각각의 접합 깊이의 관계는 "접합 깊이(A) < 접합 깊이(C) ≤ 접합 깊이(D) < 접합 깊이(B)"로 표현할 수 있다.
또한, 전술한 접합 깊이의 관계가 만족될 수 있도록 각 영역에 주입되는 P형 이온의 농도는 "농도(C) ≤ 농도(D) ≤ 농도(B)"의 관계를 만족하도록 하거나, 각 P형 웰이 적절한 깊이로 확산될 수 있도록 확산 공정을 위한 온도 조건 또는/및 시간 조건을 상이하게 적용할 수도 있다.
상기 실시예에서는 IGBT의 경우를 예로 들어 설명하였다. 그러나, 본 발명은 이에 한정되지 않고, 예를 들면, MOSFET 등의 전력 반도체 소자에도 적용될 수 있다. 이 경우, IGBT의 상술된 컬렉터 및 에미터는 각각 MOSFET의 드레인(Drain) 및 소스(Source)에 대응됨은 당업자에게 자명하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 소자의 평면도.
도 2는 도 1의 a-b 부분에서 도시한 단면도.
도 3 및 도 4는 각각 플래너 게이트 구조의 IGBT와 트렌치 게이트 구조의 IGBT의 에지 터미네이션의 항복 전압 특성을 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 도 1의 a-b 부분에서 도시한 트렌치 게이트 구조 IGBT의 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 평면도.
도 7은 본 발명의 일 실시예에 따른 트렌치 게이트 구조의 IGBT의 항복 전압 특성을 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 도 1의 a-b 부분에서 도시한 트렌치 게이트 구조 IGBT의 단면도.
Claims (10)
- 제1 도전형 반도체 기판을 이용하여 생성되는 트렌치 게이트 구조의 반도체 소자로서,액티브 영역(active area);상기 액티브 영역을 둘러싸는 에지 터미네이션 영역(edge termination area); 및상기 액티브 영역과 상기 에지 터미네이션 영역의 사이에 위치되는 주변 영역(peripheral area)을 포함하되,상기 액티브 영역에는 제2 도전형 웰 및 상기 제2 도전형 웰을 관통하도록 복수의 트렌치(trench)가 수평적으로 형성되고, 깊이와 폭이 각 트렌치에 대해 공통되도록 형성되는 복수의 트렌치는 일정한 간격의 스트라이프 형태로 상기 액티브 영역 및 상기 주변 영역에 걸쳐서 배열되고,상기 주변 영역에 형성된 최외측의 트렌치 및 그에 인접하는 하나 이상의 트렌치를 동시에 내부에 수납하도록 상기 액티브 영역에 형성된 제2 도전형 웰보다 접합 깊이가 깊은 별도의 제2 도전형 웰이 더 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,적어도 상기 최외측의 트렌치를 내부에 수납하도록 깊은 접합 깊이로 형성된 제2 도전형 웰은 상기 에지 터미네이션 영역에 형성된 제2 도전형 웰과 동일하거나 그 이상의 접합 깊이로 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 주변 영역에 형성된 제2 도전형 웰은 상기 에지 터미네이션 영역에 형성된 제2 도전형 웰과 동일하거나 그 이상의 농도로 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 주변 영역에는 둘 이상의 제2 도전형 웰이 수평으로 형성되고, 상기 최외측 트렌치를 내부에 수납하는 제2 도전형 웰이 상대적으로 깊은 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 주변 영역에는 농도를 달리하는 둘 이상의 제2 도전형 웰이 수평으로 형성되고, 상기 최외측 트렌치를 내부에 수납하는 제2 도전형 웰이 상대적으로 높은 농도로 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 삭제
- 제1항에 있어서,적어도 상기 최외측의 트렌치를 내부에 수납하도록 깊은 접합 깊이로 형성된 제2 도전형 웰은 상기 액티브 영역을 둘러싸도록 환형(closed loop)으로 형성되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 액티브 영역, 상기 에지 터미네이션 영역 및 상기 주변 영역에 각각 형성된 제2 도전형 웰 중 하나 이상은 수평적으로 인접한 제2 도전형 웰에 접촉되도록 확산 처리되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 액티브 영역에 형성된 각 트렌치들 중 하나 이상은 그 말단부가 트렌 치 벽에 평행하지 않은 방향으로 연장되어 이웃하는 트렌치와 연결되는 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
- 제1항에 있어서,상기 트렌치 게이트 구조의 반도체 소자는 절연 게이트 바이폴라 트랜지스터(IGBT) 및 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 중 하나 이상인 것을 특징으로 하는 트렌치 게이트 구조를 가지는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090073186A KR101039564B1 (ko) | 2009-08-10 | 2009-08-10 | 트렌치 게이트 구조를 가지는 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090073186A KR101039564B1 (ko) | 2009-08-10 | 2009-08-10 | 트렌치 게이트 구조를 가지는 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110015788A KR20110015788A (ko) | 2011-02-17 |
| KR101039564B1 true KR101039564B1 (ko) | 2011-06-09 |
Family
ID=43774316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090073186A KR101039564B1 (ko) | 2009-08-10 | 2009-08-10 | 트렌치 게이트 구조를 가지는 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101039564B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101339574B1 (ko) | 2012-08-30 | 2013-12-10 | 삼성전기주식회사 | 절연 게이트형 바이폴라 트랜지스터 |
| KR102486167B1 (ko) * | 2022-02-24 | 2023-01-09 | (주) 트리노테크놀로지 | 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140038750A (ko) | 2012-09-21 | 2014-03-31 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102084954B1 (ko) | 2013-05-02 | 2020-03-05 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9406543B2 (en) | 2013-12-10 | 2016-08-02 | Samsung Electronics Co., Ltd. | Semiconductor power devices and methods of manufacturing the same |
| KR102114501B1 (ko) | 2014-03-11 | 2020-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자 |
| DE102017128241B3 (de) * | 2017-11-29 | 2019-02-07 | Infineon Technologies Austria Ag | Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung |
| KR102183362B1 (ko) * | 2018-11-29 | 2020-11-26 | 부산대학교 산학협력단 | 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024193A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | トレンチゲート型半導体装置およびその製造方法 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| JP2008283112A (ja) * | 2007-05-14 | 2008-11-20 | Denso Corp | 半導体装置 |
-
2009
- 2009-08-10 KR KR1020090073186A patent/KR101039564B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024193A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | トレンチゲート型半導体装置およびその製造方法 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| JP2008283112A (ja) * | 2007-05-14 | 2008-11-20 | Denso Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101339574B1 (ko) | 2012-08-30 | 2013-12-10 | 삼성전기주식회사 | 절연 게이트형 바이폴라 트랜지스터 |
| KR102486167B1 (ko) * | 2022-02-24 | 2023-01-09 | (주) 트리노테크놀로지 | 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110015788A (ko) | 2011-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101039564B1 (ko) | 트렌치 게이트 구조를 가지는 반도체 소자 | |
| US10109725B2 (en) | Reverse-conducting semiconductor device | |
| JP5985624B2 (ja) | 絶縁ゲート型トランジスタおよびその製造方法 | |
| JP5865618B2 (ja) | 半導体装置 | |
| US10629714B2 (en) | Insulated gate bipolar transistor | |
| JP6356803B2 (ja) | 絶縁ゲートバイポーラトランジスタ | |
| JP5537359B2 (ja) | 半導体装置 | |
| JP6698697B2 (ja) | 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法 | |
| KR101870809B1 (ko) | 전력 반도체 소자 | |
| US11075285B2 (en) | Insulated gate power semiconductor device and method for manufacturing such a device | |
| JP5687582B2 (ja) | 半導体素子およびその製造方法 | |
| KR101870825B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| JP2014154739A (ja) | 半導体装置 | |
| KR101127501B1 (ko) | 트렌치 게이트 구조를 가지는 전력 반도체 소자 | |
| JP2015095466A (ja) | 半導体装置及びその製造方法 | |
| JP2016028405A (ja) | 半導体装置 | |
| KR102030464B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| KR101701240B1 (ko) | 반도체 장치 | |
| JP7326991B2 (ja) | スイッチング素子 | |
| KR102030465B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| JP2009170480A (ja) | 半導体装置 | |
| JP5309427B2 (ja) | 半導体装置 | |
| KR102030463B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| JP5309428B2 (ja) | 半導体装置 | |
| JP2010225748A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140523 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150520 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160511 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170511 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180530 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190529 Year of fee payment: 9 |