KR102183362B1 - 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치 - Google Patents

높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치 Download PDF

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Abstract

높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치가 제공된다. 반도체 장치는, 액티브 영역과 엣지 터미네이션 영역을 포함하는 반도체 기판, 액티브 영역과 엣지 터미네이션 영역에 걸쳐 형성된 드리프트 영역, 액티브 영역에 형성된 트렌치 모스펫, 엣지 터미네이션 영역에 형성되고, 그 내부에 전계 완화 구조가 형성된 엣지 트렌치, 엣지 트렌치 하부에 인접하여 형성된 매립 웰, 엣지 트렌치의 측면에 인접하여 형성되고 매립 웰과 동일한 도전형을 갖는 제1 웰, 및 엣지 트렌치, 트렌치 모스펫 및 제1 웰 상에 형성된 층간 절연막을 포함한다.

Description

높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치{Semiconductor device including Trench MOSFET having high breakdown voltage}
본 발명은 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치에 관한 것이다.
전력 반도체의 성능지수는 예를 들어, 온(ON) 저항, 항복 전압에 의해 결정될 수 있다. 온 저항을 최소화하고, 전류밀도를 높이기 위해 수직채널을 형성하는 예를 들어, 트렌치 모스펫(trench mosfet - TMOSFET)구조가 사용될 수 있다.
최근 들어, 와이드 밴드 갭(Wide Band Gap) 반도체의 일종인 탄화규소 (SiC)가 반도체 물질로 사용되는데, 이 때 이러한 수직 구조의 중요성이 매우 높아지고 있다.
SiC TMSOFET에서 항복전압은 예를 들어, 액티브(active) 영역과 엣지 터미네이션(edge termination) 영역으로 나누어 생각해 볼 수 있는데, 액티브 영역에서는 트렌치 코너 영역의 전계강도, 트렌치 바닥에 위치한 임플란트 영역의 형태(두께 및 농도), 드리프트 층의 두께 등에 의해 결정될 수 있다. 또한, 엣지 터미네이션 영역에서는 항복전압을 높이는 방향으로 그 구조에 대한 연구가 진행중이다.
한국공개특허공보 제10-2018-0125404호 (2018년 11월 23일 공개)
본 발명이 해결하고자 하는 기술적 과제는, 엣지 터미네이션 영역의 전계 집중 구조가 완화됨으로써 소자의 성능 지수가 향상되어, 신뢰성 확보가 가능한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 상기 반도체 장치를 작은 비용으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 액티브 영역과 엣지 터미네이션 영역을 포함하는 반도체 기판, 액티브 영역과 엣지 터미네이션 영역에 걸쳐 형성된 드리프트 영역, 액티브 영역에 형성된 트렌치 모스펫, 엣지 터미네이션 영역에 형성되고, 그 내부에 전계 완화 구조가 형성된 엣지 트렌치, 엣지 트렌치 하부에 인접하여 형성된 매립 웰, 엣지 트렌치의 측면에 인접하여 형성되고 매립 웰과 동일한 도전형을 갖는 제1 웰, 및 엣지 트렌치, 트렌치 모스펫 및 제1 웰 상에 형성된 층간 절연막을 포함한다.
몇몇 실시예에서, 상기 트렌치 모스펫은, 상기 액티브 영역에 형성된 액티브 트렌치와, 상기 액티브 트렌치 내부에 배치된 게이트 전극을 포함하고, 상기 전계 완화 구조는, 상기 게이트 전극과 동일한 물질을 포함하고 상기 엣지 트렌치 내부에 배치된 엣지 트렌치 전극을 포함한다.
몇몇 실시예에서, 상기 게이트 전극과 상기 엣지 트렌치 전극은 폴리 실리콘을 포함한다.
몇몇 실시예에서, 상기 전계 완화 구조는 상기 엣지 트렌치를 채우는 절연막을 포함한다.
몇몇 실시예에서, 상기 절연막은 상기 층간 절연막으로부터 연장된 산화막을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 웰은 서로 이격되어 상기 드리프트 영역의 표면에 형성되는 제2 및 제3 웰을 포함하고, 상기 제2 웰은 상기 엣지 트렌치의 측면에 인접하여 형성되고, 상기 제2 웰과 상기 제3 웰 사이에는 상기 엣지 트렌치가 형성되지 않는다.
몇몇 실시예에서, 상기 매립 웰은 상기 엣지 트렌치와 수직으로 정렬(align)되어 상기 드리프트 영역 내에 형성된다.
몇몇 실시예에서, 상기 반도체 기판은 SiC를 포함하고, 상기 매립 웰과 상기 제1 웰의 도전형은 P형을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 드리프트 영역을 포함하는 반도체 기판을 준비하되, 드리프트 영역은 액티브 영역과 엣지 터미네이션 영역을 포함하고, 액티브 영역의 표면과 엣지 터미네이션 영역의 표면에 제1 웰을 형성하고, 액티브 영역의 제1 웰 사이에 액티브 트렌치를 형성하고, 엣지 터미네이션 영역의 제1 웰 사이에 엣지 트렌치를 형성하고, 액티브 트렌치 하부와 엣지 트렌치 하부에 제1 웰과 동일한 도전형을 갖는 매립 웰을 형성하고, 액티브 트렌치 내부에 게이트 전극을 형성하고, 엣지 트렌치 내부에 전계 완화 구조를 형성하는 것을 포함한다.
몇몇 실시예에서, 상기 전계 완화 구조를 형성하는 것은, 상기 엣지 트렌치 내부에 상기 게이트 전극과 동일한 물질을 포함하는 엣지 트렌치 전극을 형성하는 것을 포함한다.
몇몇 실시예에서, 상기 전계 완화 구조를 형성하는 것은, 상기 엣지 트렌치 내부를 절연막으로 채우는 것을 포함한다.
몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 드리프트 영역 상에 산화막을 포함하는 층간 절연막을 형성하는 것을 더 포함하고, 상기 엣지 트렌치 내부를 채우는 것은, 상기 엣지 트렌치 내부를 산화막으로 채우는 것을 포함한다.
몇몇 실시예에서, 상기 액티브 트렌치와 상기 엣지 트렌치는 동시에 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃이다.
도 2는 도 1의 P-P′ 선을 따라 절단한 단면도이다.
도 3 및 도 4는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 5는 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 6은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 7은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 9는 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 10 내지 도 14는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃이다. 도 2는 도 1의 P-P′ 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(1)는, 반도체 기판(100)에 정의된 액티브 영역(ACTIVE)과 엣지 터미네이션 영역(EDGE)을 포함할 수 있다.
반도체 기판(100)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 구체적으로, 반도체 기판(100)은 예를 들어, 실리콘 카본(SiC)을 포함할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 반도체 기판(100)을 구성하는 물질은 얼마든지 변형하여 실시할 수 있다. 예를 들어, 몇몇 실시예에서, 반도체 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 이하에서는, 반도체 기판(100)이 실리콘 카본을 포함하는 것으로 설명한다.
반도체 기판(100)의 상부에는 드리프트 영역(105)이 형성될 수 있다. 몇몇 실시예에서, 이러한 드리프트 영역(105)은 반도체 기판(100)의 일부일 수 있다. 이에 따라, 드리프트 영역(105)은 액티브 영역(ACTIVE)과 엣지 터미네이션 영역(EDGE)을 포함할 수 있다. 다시 말해, 드리프트 영역(105)은 액티브 영역(ACTIVE)과 엣지 터미네이션 영역(EDGE)에 걸쳐 형성될 수 있다.
몇몇 실시예에서, 드리프트 영역(105)의 도전형은 N형일 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 드리프트 영역(105)의 도전형은 얼마든지 변형되어 실시될 수 있다.
드리프트 영역(105)의 액티브 영역(ACTIVE) 내에는 베이스 영역(110)이 형성될 수 있다. 몇몇 실시예에서, 이러한 베이스 영역(110)의 도전형을 예를 들어, P형일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
트렌치 모스펫(TMOSFET)의 게이트 전극(162)을 구성하기 위해 액티브 트렌치(142)가 액티브 영역(ACTIVE)에 형성될 수 있다. 액티브 트렌치(142)는 도시된 것과 같이, 베이스 영역(110)을 관통하는 형태로 형성될 수 있다.
액티브 트렌치(142)의 내부에는 트렌치 모스펫(TMOSFET)의 게이트 전극(162)이 형성될 수 있다. 액티브 트렌치(142)의 외벽을 따라 게이트 전극(162)을 둘러싼 형태로 형성된 층간 절연막(170)의 일부는 트렌치 모스펫(TMOSFET)의 게이트 절연막을 기능할 수 있다.
액티브 트렌치(142)의 하부에는 매립 웰(152)이 형성될 수 있다. 이러한 매립 웰(152)의 도전형은 예를 들어, 드리프트 영역(105)과 다를 수 있다. 구체적으로, 매립 웰(152)의 도전형은 예를 들어 P형일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 매립 웰(152)은 액티브 트렌치(142)의 하부에 형성되되, 도시된 것과 같이 액티브 트렌치(142)와 수직으로 정렬(align)된 형태(예를 들어, Y방향으로 정렬된 형태)로 형성될 수 있다.
액티브 영역(ACTIVE)에는 액티브 트렌치(142)와 이격되어 게이트 배선 트렌치(144)가 형성될 수 있다. 게이트 배선 트렌치(144)의 내부에는 게이트 버스(300)와 전기적으로 연결되는 배선 게이트(164)가 형성될 수 있다. 몇몇 실시예에서, 배선 게이트(164)의 형태는 앞서 설명한 게이트 전극(162)과 유사할 수 있다.
게이트 버스(300)는, 도 1에 도시된 것과 같이, 반도체 장치(1)의 외곽을 둘러싸는 형태로 연장되어 게이트 패드(310)에 전기적으로 연결될 수 있다. 하지만, 이러한 배선 레이아웃은 하나의 예시에 불과하며, 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 매립 웰(154)은 게이트 배선 트렌치(144)의 하부에 형성되되, 도시된 것과 같이 게이트 배선 트렌치(144)와 수직으로 정렬된 형태로 형성될 수 있다.
엣지 터미네이션 영역(EDGE)의 전계 집중을 완화하고, 항복 전압을 높이기 위해, 엣지 터미네이션 영역(EDGE)에 엣지 트렌치(140a~140d)가 형성될 수 있다. 비록 도면에서는 4개의 엣지 트렌치(140a~140d)가 엣지 터미네이션 영역(EDGE)에 형성된 것을 도시하였으나, 이는 하나의 예시에 불과하며, 실시예들이 이에 제한되는 것은 아니다. 엣지 트렌치(140a~140d)의 개수는 필요에 따라 얼마든지 이와 다르게 변형되어 실시될 수 있다.
몇몇 실시예에서, 엣지 트렌치(140a~140d)의 크기와 액티브 트렌치(142)의 크기는 서로 다를 수 있다. 예를 들어, 엣지 트렌치(140a~140d)의 폭이 액티브 트렌치(142)의 폭보다 좁게 형성될 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라, 엣지 트렌치(140a~140d)는 액티브 트렌치(142)와 동일한 크기로 형성될 수도 있다.
엣지 트렌치(140a~140d) 각각의 하부에는 매립 웰(150a~150d)이 형성될 수 있다. 매립 웰(150a~150d)의 도전형 예를 들어, 드리프트 영역(105)과 다를 수 있다. 구체적으로, 매립 웰(150a~150d)의 도전형은 예를 들어 P형일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 매립 웰(150a~150d) 각각은 엣지 트렌치(140a~140d)의 하부에 형성되되, 도시된 것과 같이 엣지 트렌치(140a~140d)와 수직으로 정렬된 형태로 형성될 수 있다.
엣지 트렌치(140a~140d) 내부에는 전계 집중을 완화하고 항복 전압을 높이기 위한 전계 완화 구조가 형성될 수 있다. 이러한 전계 완화 구조는 예를 들어, 도시된 것과 같이 엣지 트렌치(140a~140d) 각각의 내부에 형성된 엣지 트렌치 전극(160a~160d)을 포함할 수 있다.
몇몇 실시예에서, 엣지 트렌치 전극(160a~160d)은 앞서 설명한 트렌치 모스펫(TMOSFET)의 게이트 전극(162)과 동일한 물질을 포함할 수 있다. 몇몇 실시예에서, 엣지 트렌치 전극(160a~160d)과 게이트 전극(162)은 폴리 실리콘을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
층간 절연막(170)의 일부는 도시된 것과 같이, 엣지 트렌치(140a~140d)의 측벽을 따라 연장되어, 엣지 트렌치 전극(160a~160d)의 감싸는 형상으로 형성될 수 있다.
제1 웰(130)은 드리프트 영역(105)의 표면에 형성될 수 있다. 제1 웰(130)은 엣지 트렌치(140a~140d)의 측면과, 게이트 배선 트렌치(144)의 측면에 인접하여 형성되고, 베이스 영역(110) 내에 형성될 수 있다. 제1 웰(130)의 깊이는 엣지 트렌치(140a~140d)의 깊이보다 얕고, 게이트 배선 트렌치(144)의 깊이보다 얕으며, 액티브 트렌치(142)의 깊이보다 얕게 형성될 수 있다.
몇몇 실시예에서, 제1 웰(130)의 도전형은 앞서 설명한 매립 웰(150a~150d, 152, 154)의 도전형과 동일할 수 있다. 구체적으로, 제1 웰(130)의 도전형은 P형일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제1 웰(130)과 매립 웰(150a~150d, 152, 154)의 도전형은 서로 동일하나, 그 불순물 농도는 서로 다를 수 있다. 몇몇 실시예에서, 제1 웰(130)에 포함된 P형 불순물의 농도는 매립 웰(150a~150d, 152, 154)에 포함된 P형 불순물의 농도보다 높을 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니다.
제2 웰(120)은 액티브 영역(ACTIVE)에 형성될 수 있다. 구체적으로, 제2 웰(120)은 액티브 영역(ACTIVE)의 베이스 영역(110) 내에 형성될 수 있다.
제2 웰(120)은 제1 웰(130)과 서로 다른 도전형을 가질 수 있다. 예를 들어, 제2 웰(120)의 도전형은 N형일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
액티브 영역(ACTIVE)과 엣지 터미네이션 영역(EDGE) 상에는 층간 절연막(170)이 형성될 수 있다. 몇몇 실시예에서, 층간 절연막(170)은 예를 들어, 산화막을 포함할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 층간 절연막(170)은 질화막 또는 산질화막을 포함할 수도 있다. 이하에서는 층간 절연막(170)이 산화막을 포함하는 것으로 설명한다.
층간 절연막(170)의 일부는 앞서 설명한 바와 같이, 액티브 트렌치(142), 엣지 트렌치(140a~140d) 및 게이트 배선 트렌치(144)의 측벽으로 연장된 형태로 형성될 수 있다. 여기서 연장된다는 표현의 의미는, 액티브 트렌치(142), 엣지 트렌치(140a~140d) 및 게이트 배선 트렌치(144)의 측벽에 제1 공정을 통해 제1 산화막이 형성되고, 제2 공정을 통해 제1 산화막 상부에 제2 산화막이 형성되는 형태도 포함한다.
소스 버스(200)는 도 1에 도시된 것과 같이, 반도체 장치(1)의 외곽을 둘러싸는 형태로 연장되어 소스 패드(210)에 전기적으로 연결될 수 있다. 하지만, 이러한 배선 레이아웃은 하나의 예시에 불과하며, 얼마든지 변형되어 실시될 수 있다.
트렌치 모스펫(TMOSFET)에 소스 전압을 제공하는 소스 전극(400)은 제1 웰(130)에 전기적으로 연결되는 형태로 층간 절연막(170) 사이에 형성될 수 있다.
이하, 도 3 및 도 4를 참조하여, 이상에서 설명한 반도체 장치(1)의 효과를 설명한다.
도 3 및 도 4는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저 도 3은 앞서 설명한 반도체 장치(도 2의 1)와 달리, 엣지 터미네이션 영역(도 2의 EDGE)에, 엣지 트렌치(도 2의 140a~140d)와 엣지 트렌치 전극(도 2의 160a~160d), 그리고 엣지 트렌치(도 2의 140a~140d) 하부의 매립 웰(도 2의 150a~150d)이 형성되지 않은 반도체 장치의 전계를 드리프트 영역의 표면으로부터 수직 방향(예를 들어, 도 2의 Y방향)으로 측정한 그래프이다. 구체적으로, 미리 정한 역방향 전압 하에서, 엣지 터미네이션 영역의 P+와 N- 접합 부분에서 드리프트 영역의 표면으로부터 수직 방향(예를 들어, 도 2의 Y방향)으로 전계를 측정한 그래프이다.
다음 도 4는 앞서 설명한 반도체 장치(도 2의 1)의 전계를 드리프트 영역(도 2의 105)의 표면으로부터 수직 방향(예를 들어, 도 2의 Y방향)으로 측정한 그래프이다. 마찬가지로, 도 3과 동일한 미리 정한 역방향 전압 하에서, 엣지 터미네이션 영역의 P+와 N- 접합 부분에서 드리프트 영역의 표면으로부터 수직 방향(예를 들어, 도 2의 Y방향)으로 전계를 측정한 그래프이다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 반도체 장치(도 2의 1)에서 전계 집중 현상이 상당히 개선되었음을 알 수 있다. 구체적으로, 엣지 트렌치(도 2의 140a~140d)와 엣지 트렌치 전극(도 2의 160a~160d), 그리고 엣지 트렌치(도 2의 140a~140d) 하부의 매립 웰(도 2의 150a~150d) 등이 P+와 N- 접합의 전계 집중을 완화시킴으로써, 더 낮은 전계 값을 가지게 되었으며, 최대 전계 값 역시 더 낮아 졌음을 알 수 있다.
다음, 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서는 앞서 설명한 내용과 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
도 5는 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치(2)는 엣지 트렌치(140a~140d) 내에 앞서 설명한 실시예와 다른 전계 완화 구조가 형성될 수 있다.
구체적으로, 본 실시예에 따른 반도체 장치(2)의 엣지 트렌치(140a~140d) 내부에는 엣지 트렌치(140a~140d)를 채우는 절연막(161a~161d)이 형성될 수 있다.
몇몇 실시예에서, 절연막(161a~161d)은 층간 절연막(170)과 동일한 물질을 포함할 수 있다. 이에 따라, 절연막(161a~161d)은 도시된 것과 같이 층간 절연막(170)으로부터 연장된 형태로 형성될 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 절연막(161a~161d)과 층간 절연막(170)은 서로 분리된 형태로 형성될 수도 있다. 몇몇 실시예에서, 절연막(161a~161d)은 산화막을 포함할 수 있다.
도 6은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 6은 앞서 설명한 반도체 장치(도 5의 2)의 전계를 드리프트 영역(도 5의 105)의 표면으로부터 수직 방향(예를 들어, 도 5의 Y방향)으로 측정한 그래프이다.
도 3 및 도 5를 참조하면, 마찬가지로 본 실시예에 따른 반도체 장치(도 5의 2)에서도 전계 집중 현상이 상당히 개선되었음을 알 수 있다.
도 7은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 7에서, A는 엣지 터미네이션 영역에 전계 완화 구조가 형성되지 않은 반도체 장치의 전류-전압 그래프이고, B는 도 5에 도시된 반도체 장치(2)의 전류-전압 그래프이고, A는 도 2에 도시된 반도체 장치(1)의 전류-전압 그래프이다.
도 7을 참조하면, 도 5에 도시된 반도체 장치(2)와 도 2에 도시된 반도체 장치(1)의 항복 전압이 엣지 터미네이션 영역에 전계 완화 구조가 형성되지 않은 반도체 장치에 비해 50 내지 60 퍼센트 높아 졌음을 알 수 있다.
다음 도 8을 참조하여, 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 8은 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 8을 참조하면, 반도체 장치(3)의 엣지 터미네이션 영역(EDGE)의 제1 웰(130)은 그 중 일부는 엣지 트렌치(140a, 140b)에 인접하여 형성되나, 다른 일부는 엣지 트렌치(140a, 140b)에 인접하여 형성되지 않는다. 다시 말해, 제1 웰(130) 중 일부 제1 웰(130) 사이에는 엣지 트렌치(140a, 140b)가 형성되나, 나머지 제1 웰(130) 사이에는 엣지 트렌치(140a, 140b)가 형성되지 않을 수 있다.
엣지 트렌치(140a, 140b) 내부에는 엣지 트렌치 전극(160a, 160b)이 형성될 수 있다. 이에 대해서는 앞서 설명한 바 중복된 설명은 생략한다.
다음 도 9를 참조하여, 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 9는 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 9를 참조하면, 반도체 장치(4)의 엣지 트렌치(140a, 140b) 내에는 앞서 설명한 반도체 장치(도 8의 3)과 달리 절연막(161a, 161b)이 형성될 수 있다. 이러한 절연막(161a, 161b)은 앞서 설명한 것과 같이, 층간 절연막(170)으로 연장되는 형태로 형성될 수 있다.
다음 도 10 내지 도 14를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 10 내지 도 14는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 10을 참조하면, 반도체 기판(100)을 준비하고, 반도체 기판(100)에 드리프트 영역(105)을 형성한다.
이어서, 예를 들어, 도시되지 않은 마스크 등을 이용하여, 드리프트 영역(105) 내에 베이스 영역(110)을 형성한다. 그리고, 드리프트 영역(105) 상에 마스크(M1)를 형성하고, 형성된 마스크(M1)를 이용하여 베이스 영역(110) 내에 제2 웰(120)을 형성한다.
다음 도 11을 참조하면, 마스크(M2)를 이용하여 드리프트 영역(105) 내에 제1 웰(130)을 형성한다. 이 때, 제1 웰(130)을 형성하는 데에는 예를 들어, 이온 임플란트 등의 방식이 이용될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
다음 도 12를 참조하면, 마스크(M3)를 이용하여 드리프트 영역(105) 내에 액티브 트렌치(142), 게이트 배선 트렌치(144), 엣지 트렌치(140a~140d)를 형성한다. 이 때, 액티브 트렌치(142), 게이트 배선 트렌치(144), 엣지 트렌치(140a~140d)의 측벽에 보호막을 형성할 수 있다.
다음 도 13을 참조하면, 액티브 트렌치(142), 게이트 배선 트렌치(144), 엣지 트렌치(140a~140d)의 하부에 매립 웰(152, 154, 150a~150d)을 형성한다.
다음 도 14를 참조하면, 앞서 형성하였던 마스크와 보호막을 제거하고, 예를 들어, 열산화 공정을 수행할 수 있다. 이에 따라, 액티브 트렌치(142), 게이트 배선 트렌치(144), 엣지 트렌치(140a~140d) 내에 산화막이 형성될 수 있다.
이어서, 액티브 트렌치(142), 게이트 배선 트렌치(144), 엣지 트렌치(140a~140d) 내에 예를 들어, 폴리 실리콘을 증착하여, 게이트 전극(162), 배선 게이트(164), 엣지 트렌치 전극(160a~160d)을 형성할 수 있다. 그리고, 게이트 전극(162), 배선 게이트(164), 엣지 트렌치 전극(160a~160d)을 덮는 층간 절연막(170)을 형성한 후, 도 2에 도시된 소스 전극(400), 게이트 버스(300) 및 소스 버스(200)를 형성한다.
이처럼 본 실시예에 따른 반도체 장치의 제조 방법에서는, 엣지 터미네이션 영역(EDGE)의 전계 완화 구조를 별도의 공정을 통해 형성하는 것이 아니라, 액티브 영역(ACTIVE) 형성 시 동시에 형성하기 때문에 공정 비용이 추가로 발생하지 않는다. 이에 따라, 작은 비용으로 신뢰성 확보가 가능한 트렌치 모스펫을 포함하는 반도체 장치의 제조가 가능하다.
이상에서는 도 10 내지 도 14를 참조하여, 도 2에 도시된 반도체 장치의 제조 방법에 대해 설명하였으나, 유사한 방법으로 앞서 설명한 다른 반도체 장치들의 제조도 가능하다. 예를 들어, 도 14의 공정에서, 엣지 트렌치(140a~140d) 내에 엣지 트렌치 전극(160a~160d)을 형성하지 않고, 엣지 트렌치(140a~140d) 내부를 절연막(161a~161d)으로 채우는 경우, 도 5에 도시된 반도체 장치(2)의 제조가 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
105: 드리프트 영역
140a~140d: 엣지 트렌치
160a~160d: 엣지 트렌치 전극

Claims (13)

  1. 액티브 영역과 엣지 터미네이션 영역을 포함하는 반도체 기판;
    상기 액티브 영역과 상기 엣지 터미네이션 영역에 걸쳐 형성된 드리프트 영역;
    상기 액티브 영역에 형성된 트렌치 모스펫(TMOSFET);
    상기 엣지 터미네이션 영역에 형성되고, 그 내부에 전계 완화 구조가 형성된 엣지 트렌치;
    상기 엣지 트렌치 하부에 인접하여 형성된 매립 웰;
    상기 엣지 트렌치의 측면에 인접하여 형성되고 상기 매립 웰과 동일한 도전형을 갖고, 상기 전계 완화 구조와 절연되는 제1 웰; 및
    상기 엣지 트렌치, 상기 트렌치 모스펫 및 상기 제1 웰 상에 형성된 층간 절연막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 트렌치 모스펫은, 상기 액티브 영역에 형성된 액티브 트렌치와, 상기 액티브 트렌치 내부에 배치된 게이트 전극을 포함하고,
    상기 전계 완화 구조는, 상기 게이트 전극과 동일한 물질을 포함하고 상기 엣지 트렌치 내부에 배치된 엣지 트렌치 전극을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 게이트 전극과 상기 엣지 트렌치 전극은 폴리 실리콘을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 전계 완화 구조는 상기 엣지 트렌치를 채우는 절연막을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 절연막은 상기 층간 절연막으로부터 연장된 산화막을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 웰은 서로 이격되어 상기 드리프트 영역의 표면에 형성되는 제2 및 제3 웰을 포함하고,
    상기 제2 웰은 상기 엣지 트렌치의 측면에 인접하여 형성되고,
    상기 제2 웰과 상기 제3 웰 사이에는 상기 엣지 트렌치가 형성되지 않는 반도체 장치.
  7. 제 1항에 있어서,
    상기 매립 웰은 상기 엣지 트렌치와 수직으로 정렬(align)되어 상기 드리프트 영역 내에 형성되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 반도체 기판은 SiC를 포함하고,
    상기 매립 웰과 상기 제1 웰의 도전형은 P형을 포함하는 반도체 장치.
  9. 드리프트 영역을 포함하는 반도체 기판을 준비하되, 상기 드리프트 영역은 액티브 영역과 엣지 터미네이션 영역을 포함하고,
    상기 액티브 영역의 표면과 상기 엣지 터미네이션 영역의 표면에 제1 웰을 형성하고,
    상기 액티브 영역의 상기 제1 웰 사이에 액티브 트렌치를 형성하고, 상기 엣지 터미네이션 영역의 상기 제1 웰 사이에 엣지 트렌치를 형성하고,
    상기 액티브 트렌치 하부와 상기 엣지 트렌치 하부에 상기 제1 웰과 동일한 도전형을 갖는 매립 웰을 형성하고,
    상기 액티브 트렌치 내부에 게이트 전극을 형성하고, 상기 엣지 트렌치 내부에 상기 제1웰과 절연된 전계 완화 구조를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 전계 완화 구조를 형성하는 것은,
    상기 엣지 트렌치 내부에 상기 게이트 전극과 동일한 물질을 포함하는 엣지 트렌치 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 전계 완화 구조를 형성하는 것은,
    상기 엣지 트렌치 내부를 절연막으로 채우는 것을 포함하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 드리프트 영역 상에 산화막을 포함하는 층간 절연막을 형성하는 것을 더 포함하고,
    상기 엣지 트렌치 내부를 채우는 것은, 상기 엣지 트렌치 내부를 산화막으로 채우는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제 9항에 있어서,
    상기 액티브 트렌치와 상기 엣지 트렌치는 동시에 형성되는 반도체 장치의 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128507A (ja) * 2004-10-29 2006-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20150179752A1 (en) * 2013-12-20 2015-06-25 Infineon Technologies Austria Ag Method and Contact Structure for Coupling a Doped Body Region to a Trench Electrode of a Semiconductor Device
US20180182888A1 (en) * 2016-12-28 2018-06-28 Fuji Electric Co., Ltd. Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0122121D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in a trench-gate mosfet
KR101039564B1 (ko) * 2009-08-10 2011-06-09 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
DE102017110508B4 (de) 2017-05-15 2023-03-02 Infineon Technologies Ag Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128507A (ja) * 2004-10-29 2006-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20150179752A1 (en) * 2013-12-20 2015-06-25 Infineon Technologies Austria Ag Method and Contact Structure for Coupling a Doped Body Region to a Trench Electrode of a Semiconductor Device
US20180182888A1 (en) * 2016-12-28 2018-06-28 Fuji Electric Co., Ltd. Semiconductor device

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