KR102156130B1 - 반도체 소자 형성 방법 - Google Patents

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Abstract

반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 반도체 층 상에 차례로 적층된 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 것을 포함한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체 층을 식각하여 상기 반도체 층 내에 활성 영역을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역 및 상기 제1 및 제2 마스크 패턴들을 덮는 하부 절연성 막을 형성한다. 상기 하부 절연성 막 상에 상기 트렌치 영역을 부분적으로 채우는 도전성 구조체를 형성한다. 상기 도전성 구조체를 갖는 기판 상에 상기 트렌치 영역을 채우는 상부 절연성 막을 형성한다. 상기 제1 마스크 패턴이 노출될 때까지 상기 상부 절연성 막 및 상기 하부 절연성 막을 평탄화하여 평탄화된 상부 절연성 막 및 평탄화된 하부 절연성 막을 형성한다. 상기 평탄화된 상부 절연성 막 및 상기 평탄화된 하부 절연성 막을 식각하여 상부 절연성 패턴 및 하부 절연성 패턴을 형성한다. 상기 제1 마스크 패턴을 제거한다. 상기 하부 및 상부 절연성 패턴들 상에 그리고 상기 트렌치 영역 내에 게이트 유전 막 및 게이트 전극을 형성한다.

Description

반도체 소자 형성 방법{Method of Forming Semiconductor device}
본 발명의 기술적 사상은 반도체 소자, 그 형성방법 및 이들을 포함하는 전자 시스템에 관한 것이다.
파워 모스펫(Power MOSFET)은 파워 공급 세트 또는 파워 변화 응용 분야에서 종종 사용되고 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 트랜지스터의 전기적 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 크기를 감소시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 공정 단순화할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 상기 반도체 소자들의 형성 방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 또 다른 기술적 과제는 상기 반도체 소자들을 갖는 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 반도체 층 상에 차례로 적층된 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 것을 포함한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체 층을 식각하여 상기 반도체 층 내에 활성 영역을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역 및 상기 제1 및 제2 마스크 패턴들을 덮는 하부 절연성 막을 형성한다. 상기 하부 절연성 막 상에 상기 트렌치 영역을 부분적으로 채우는 도전성 구조체를 형성한다. 상기 도전성 구조체를 갖는 기판 상에 상기 트렌치 영역을 채우는 상부 절연성 막을 형성한다. 상기 제1 마스크 패턴이 노출될 때까지 상기 상부 절연성 막 및 상기 하부 절연성 막을 평탄화하여 평탄화된 상부 절연성 막 및 평탄화된 하부 절연성 막을 형성한다. 상기 평탄화된 상부 절연성 막 및 상기 평탄화된 하부 절연성 막을 식각하여 상부 절연성 패턴 및 하부 절연성 패턴을 형성한다. 상기 제1 마스크 패턴을 제거한다. 상기 하부 및 상부 절연성 패턴들 상에 그리고 상기 트렌치 영역 내에 게이트 유전 막 및 게이트 전극을 형성한다.
몇몇 실시예들에서, 상기 도전성 구조체를 형성하는 것은, 상기 하부 절연성 막 상에 도전성 막을 형성하고; 상기 제2 마스크 패턴 상부에 위치하는 상기 하부 절연성 막이 노출될 때까지 상기 도전성 막을 평탄화하여 평탄화된 도전성 막을 형성하고; 및 상기 평탄화된 도전성 막을 식각하는 것을 포함할 수 있다.
다른 실시예에서, 상기 상부 절연성 패턴의 두께는 상기 하부 절연성 패턴의 두께 보다 크게 형성될 수
또 다른 실시예에서, 상기 하부 절연성 패턴 및 상기 상부 절연성 패턴은 상기 도전성 구조체를 전체적으로 둘러싸도록 형성될 수 있다.
또 다른 실시예에서, 상기 활성 영역 및 상기 게이트 전극 상에 절연성 버퍼 막을 형성하고; 경사 이온 주입 공정을 진행하여 상기 활성 영역 내에 소스 불순물 영역을 형성하고; 및 상기 활성 영역 내에 상기 소스 불순물 영역과 다른 도전형의 채널 불순물 영역을 형성하는 것을 더 포함할 수 있다. 상기 게이트 전극은 상기 활성 영역의 상부면 보다 낮은 레벨에 형성될 수 있고, 상기 소스 불순물 영역은 상기 채널 불순물 영역 보다 높은 레벨에 형성될 수 있고, 상기 채널 불순물 영역은 상기 게이트 전극과 마주보는 부분을 가질 수 있다.
또한, 상기 절연성 버퍼 막 상에 절연성 캐핑 막을 형성하고; 그루브 영역을 형성하고; 바디 콘택 불순물 영역을 형성하고; 및 상기 절연성 캐핑 막 상에 그리고 상기 그루브 영역을 채우는 전면 도전성 막을 형성하는 것을 더 포함할 수 있다.
상기 그루브 영역은 상기 절연성 캐핑 막 및 상기 소스 불순물 영역을 관통하며 상기 채널 불순물 영역 내까지 형성될 수 있고, 상기 바디 콘택 불순물 영역은 상기 그루브 영역에 의해 노출되는 상기 채널 불순물 영역의 표면 내에 형성될 수 있다.
또 다른 실시예엣, 상기 게이트 유전 막을 형성하기 전에, 상기 상부 절연성 패턴 및 상기 하부 절연성 패턴 보다 높은 레벨에 위치하는 상기 활성 영역의 표면 상에 희생 산화막을 형성하고; 및 상기 희생 산화 막을 제거하여 상기 상부 절연성 패턴 및 상기 하부 절연성 패턴 보다 높은 레벨에 위치하는 상기 트렌치 영역의 폭을 증가시키는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 반도체 층 상에 차례로 적층된 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 것을 포함한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체 층을 식각하여 상기 반도체 층 내에 활성 영역을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역 및 상기 제1 및 제2 마스크 패턴들을 덮는 하부 절연성 막을 형성한다. 상기 하부 절연성 막 상에 상기 트렌치 영역을 부분적으로 채우는 하부 도전성 패턴을 형성한다. 상기 하부 도전성 패턴 보다 높은 레벨에 위치하는 상기 하부 절연 성 막을 식각한다. 상기 하부 도전성 패턴 및 상기 식각된 하부 절연성 막을 갖는 기판 상에 중간 절연성 막을 형성한다. 상기 중간 절연성 막 상에 상기 트렌치 영역을 부분적으로 채우는 상부 도전성 패턴을 형성한다. 상기 상부 도전성 패턴을 갖는 기판 상에 상부 절연성 막을 형성한다. 상기 제1 마스크 패턴이 노출될 때까지 상기 상부 절연성 막 및 상기 중간 절연성 막을 평탄화하여 평탄화된 상부 절연성 막 및 평탄화된 하부 절연성 막을 형성한다. 상기 평탄화된 상부 절연성 막 및 상기 평탄화된 하부 절연성 막을 식각하여 상부 절연성 패턴 및 하부 절연성 패턴을 형성한다. 상기 제1 마스크 패턴을 제거한다. 상기 하부 및 상부 절연성 패턴들 상에 그리고 상기 트렌치 영역 내에 게이트 유전 막 및 게이트 전극을 형성한다.
몇몇 실시예들에서, 상기 하부 도전성 패턴을 형성하는 것은, 상기 하부 절연성 막 상에 하부 도전성 막을 형성하고; 상기 제2 마스크 패턴 상부에 위치하는 상기 하부 절연성 막이 노출될 때까지 상기 하부 도전성 막을 평탄화하여 평탄화된 하부 도전성 막을 형성하고; 및 상기 평탄화된 하부 도전성 막을 식각하는 것을 포함할 수 있다.
다른 실시예에서, 상기 제2 마스크 패턴은 상기 하부 절연성 막을 식각하는 동안에 상기 하부 절연성 막과 같이 식각되어 제거될 수 있다.
또 다른 실시예에서, 상기 상부 도전성 패턴을 형성하는 것은, 상기 중간 절연성 막 상에 상부 도전성 막을 형성하고; 상기 제1 마스크 패턴 상부에 위치하는 상기 중간 절연성 막이 노출될 때까지 상기 상부 도전성 막을 평탄화하여 평탄화된 상부 도전성 막을 형성하고; 및 상기 평탄화된 상부 도전성 막을 식각하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 하부 절연성 막을 식각하기 전에, 상기 하부 도전성 패턴을 갖는 기판 상에 상기 트렌치 영역을 채우는 보조 절연성 막을 형성하고; 상기 제1 마스크 패턴이 노출될 때까지 상기 보조 절연성 막 및 상기 하부 절연성 막을 평탄화하여 평탄화된 보조 절연성 막 및 평탄화된 하부 절연성 막을 형성하고; 및 상기 평탄화된 보조 절연성 막 및 평탄화된 하부 절연성 막을 식각하여 보조 절연성 패턴 및 하부 절연성 패턴을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 하부 도전성 패턴과 상기 상부 도전성 패턴 사이의 이격 거리는 상기 하부 도전성 패턴의 바닥면과 상기 트렌치 영역의 바닥면 사이의 이격 거리, 및 상기 상부 도전성 패턴과 상기 게이트 전극 사이이 이격 거리 보다 크게 형성될 수 있다.
또 다른 실시예에서, 상기 활성 영역 내에 소스 불순물 영역을 형성하고; 및 상기 소스 불순물 영역 하부의 상기 활성 영역 내에 채널 불순물 영역을 형성하는 것을 더 포함할 수 있다.
또한, 상기 소스 불순물 영역 및 상기 채널 불순물 영역을 갖는 기판 상에 절연성 캐핑 막을 형성하고; 상기 절연성 캐핑 막 및 상기 소스 불순물 영역을 관통하며 상기 채널 불순물 영역 내로 연장된 그루브 영역을 형성하고; 상기 그루브 영역에 의해 노출되는 상기 채널 불순물 영역의 표면 내에 바디 콘택 불순물 영역을 형성하고; 및 상기 절연성 캐핑 막 상에 그리고 상기 그루브 영역을 채우는 전면 도전성 막을 형성하는 것을 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 절연성 구조체에 의해 전체적으로 둘러싸인 도전성 구조체를 채택하는 반도체 소자를 제공할 수 있다. 이러한 도전성 구조체는 반도체 소자 내의 트랜지터의 성능을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 일부 구성요소들을 나타낸 탑 뷰(top view)이다.
도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5 내지 도 25는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 26 내지 도 34는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 35 내지 도 43은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이이다.
도 44는 본 발명의 기술적 사상에 따른 반도체 소자를 구성하는 트랜지스터의 저항(On Resistace) 특성을 나타낸 다이아그램이다.
도 45는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 2는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 일부 구성요소들을 나타낸 탑 뷰(top view)이다. 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 4는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
우선, 도 1과 함께 도 2를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 상기 반도체 소자(1)는 반도체 기판(3) 및 상기 반도체 기판(3) 상의 반도체 층(6)을 포함할 수 있다.
상기 반도체 층(6)은 에피택시얼 공정에 의해 형성된 에피택시얼 층일 수 있다. 상기 반도체 층(6)은 단결정 실리콘 층일 수 있다. 상기 반도체 층(6)은 상기 반도체 기판(3)과 동일한 도전형이면서 상기 반도체 기판(3) 보다 낮은 불순물 농도를 가질 수 있다. 예를 들어, 상기 반도체 층(6)은 상기 반도체 기판(3)과 같이 N형의 도전형을 가지면서 상기 반도체 기판(3) 보다 N형의 불순물 농도가 낮을 수 있다.
상기 반도체 소자(1)는 상기 반도체 층(6) 내에 배치되며 활성 영역(15)을 한정하는 트렌치 영역(12a, 12b)을 포함할 수 있다.
상기 트렌치 영역(12a, 12b)은 제1 트렌치 영역(12a) 및 제2 트렌치 영역(12b)을 포함할 수 있다. 상기 제1 트렌치 영역(12a)은 하부에서 상부로 갈수록 점점 넓어지도록 경사진 측벽을 가질 수 있다.
상기 제2 트렌치 영역(12b)은 상기 제1 트렌치 영역(12a) 상에 배치되며 상기 제1 트렌치 영역(12a) 보다 큰 폭을 가질 수 있다.
상기 반도체 소자(1)는 도전성 구조체(21), 절연성 구조체(37), 게이트 유전 막(48) 및 게이트 전극(51)을 포함할 수 있다.
상기 도전성 구조체(21) 및 상기 절연성 구조체(37)는 상기 제1 트렌치 영역(12a) 내에 배치될 수 있고, 상기 게이트 유전 막(48) 및 상기 게이트 전극(51)은 상기 제2 트렌치 영역(12b) 내에 배치될 수 있다.
상기 게이트 전극(51)은 상기 절연성 구조체(37) 상에 배치될 수 있다. 상기 게이트 전극(51)은 상기 도전성 구조체(37) 보다 큰 폭을 가질 수 있다. 상기 게이트 유전 막(48)은 상기 게이트 전극(51)과 상기 활성 영역(15) 사이에 개재될 수 있다.
상기 도전성 구조체(21) 및 상기 절연성 구조체(37)는 상기 제1 트렌치 영역(12a)을 채울 수 있다. 상기 도전성 구조체(37)는 상기 절연성 구조체(37) 내에 배치될 수 있다. 상기 도전성 구조체(37)는 상기 절연성 구조체(37)에 의해 전체적으로 둘러싸이면서 고립될 수 있다. 상기 도전성 구조체(37)는 전기적으로 플로팅될 수 있다.
상기 절연성 구조체(37)는 상기 도전성 구조체(21)를 전체적으로 둘러싸도록 배치될 수 있다. 상기 절연성 구조체(37)는 상기 도전성 구조체(21)의 모든 측면들, 바닥면 및 상부면을 전체적으로 덮을 수 있다. 상기 절연성 구조체(37)는 상기 도전성 구조체(21)의 서로 마주보는 제1 및 제2 측면들(S1, S2), 및 서로 마주보는 제3 및 제4 측면들(S3, S4)을 덮으면서 상기 도전성 구조체(21)의 상부면 및 하부면을 덮을 수 있다. 따라서, 상기 절연성 구조체(37)는 상기 도전성 구조체(21)를 완전히 감싸도록 배치될 수 있다.
상기 절연성 구조체(37)는 하부 절연성 패턴(18) 및 상부 절연성 패턴(24)을 포함할 수 있다. 상기 상부 절연성 패턴(24)은 상기 도전성 구조체(21)와 상기 게이트 전극(51) 사이에 배치될 수 있다. 상기 하부 절연성 패턴(18)은 상기 도전성 구조체(21)와 상기 반도체 층(6) 사이에 개재된 바닥 부분(18b)과, 상기 도전성 구조체(21)와 상기 반도체 층(6) 사이에 개재되면서 상기 상부 절연성 패턴(24)과 상기 반도체 층(6) 사이에 개재된 측면 부분(18s)을 포함할 수 있다.
실시 예에서, 상기 도전성 구조체(21)와 상기 게이트 전극(51) 사이의 이격 거리(Tu)는 상기 도전성 구조체(21)의 바닥면과 상기 제1 트렌치 영역(12a)의 바닥면 사이의 이격 거리(Tb) 보다 클 수 있다. 상기 도전성 구조체(21)와 상기 게이트 전극(51) 사이의 거리(Tu)는 상기 상부 절연성 패턴(24)의 두께일 수 있다. 상기 도전성 구조체(21)의 바닥면과 상기 제1 트렌치 영역(12a)의 바닥면 사이의 거리(Tb)는 상기 도전성 구조체(21) 하부에 위치하는 상기 하부 절연성 패턴(18)의 바닥 부분(18b)의 두께일 수 있다.
상기 도전성 구조체(21)와 상기 게이트 전극(51) 사이의 거리(Tu)를 상기 도전성 구조체(21)의 바닥면과 상기 트렌치 영역(12)의 바닥면 사이의 거리(Tb) 보다 크게 함으로써, 반도체 소자의 성능을 개선할 수 있다. 또한, 상기 도전성 구조체(21)를 상기 절연성 구조체(37)에 의하여 전체적으로 둘러싸이게 형성함으로써, 도 44에서의 실험 결과와 같이 상기 도전성 구조체(21)를 채택하는 반도체 소자의 성능을 개선할 수 있다.
상기 반도체 소자(1)는 상기 활성 영역(15)의 상부면 내에 배치된 그루브 영역(72)을 포함할 수 있다. 또한, 상기 반도체 소자(1)는 채널 불순물 영역(66), 소스 불순물 영역(60) 및 바디 콘택 불순물 영역(78)을 포함할 수 있다.
상기 채널 불순물 영역(66), 상기 소스 불순물 영역(60) 및 상기 바디 콘택 불순물 영역(78)은 상기 활성 영역(15) 내에 배치될 수 있다. 상기 소스 불순물 영역(60)은 상기 채널 불순물 영역(66) 상에 배치되며 상기 활성 영역(15)의 상부 영역 내에 배치될 수 있다.
상기 그루브 영역(72)은 상기 소스 불순물 영역(60)을 관통하며 상기 채널 불순물 영역(66) 내로 연장될 수 있다. 따라서, 상기 그루브 영역(72)의 바닥면은 상기 채널 불순물 영역(66)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 바디 콘택 불순물 영역(78)은 상기 그루브 영역(72)과 상기 채널 불순물 영역(66) 사이의 활성 영역 내에 배치될 수 있다.
상기 반도체 층(6)은 제1 도전형일 수 있고, 상기 채널 불순물 영역(66) 및 상기 바디 콘택 불순물 영역(78)은 상기 제1 도전형과 다른 제2 도전형일 수 있고, 상기 상기 소스 불순물 영역(60)은 상기 제1 도전형일 수 있다. 예를 들어, 상기 채널 불순물 영역(66) 및 상기 바디 콘택 불순물 영역(78)은 P형의 도전형일 수 있고, 상기 반도체 층(6) 및 상기 소스 불순물 영역(60)은 N 형의 도전형일 수 있다.
상기 반도체 소자(1)는 소스 영역(S), 채널 영역(CH), 드레인 영역(D), 게이트 유전 막(48) 및 게이트 전극(51)을 구비하는 트랜지스터(TR)를 포함할 수 있다.
상기 채널 불순물 영역(66)은 상기 채널 영역(CH)으로 정의될 수 있다. 상기 소스 불순물 영역(60)은 상기 소스 영역(S)으로 정의될 수 있다. 상기 채널 불순물 영역(60) 하부에 위치하는 상기 활성 영역(15)은 상기 드레인 영역(D)으로 정의될 수 있다.
상기 반도체 소자(1)는 절연성 버퍼 막(54), 절연성 캐핑 막(69), 전면 도전성 막(81) 및 후면 도전성 막(90)을 포함할 수 있다.
상기 절연성 캐핑 막(69)은 상기 그루브 영역(72) 양 옆의 상기 활성 영역(15), 및 상기 게이트 전극(51)을 덮을 수 있다. 상기 절연성 버퍼 막(54)은 상기 절연성 캐핑 막(69)과 상기 활성 영역 사이, 및 상기 절연성 캐핑 막(69)과 상기 게이트 전극(51) 사이에 개재될 수 있다. 상기 전면 도전성 막(81)은 상기 절연성 캐핑 막(69)을 관통하며 상기 그루브 영역(72)을 채우면서 상기 절연성 캐핑 막(69)을 덮을 수 있다. 상기 전면 도전성 막(81)은 상기 바디 콘택 불순물 영역(78) 및 상기 소스 불순물 영역(60)과 오믹 콘택을 형성할 수 있다. 상기 후면 도전성 막(90)은 상기 반도체 기판(3)의 후면 상에 배치될 수 있다. 상기 후면 도전성 막(90)은 상기 반도체 기판(3)을 사이에 두고 서로 마주볼 수 있다. 상기 전면 도전성 막(81)은 상기 트랜지스터(TR)의 소스 단자일 수 있고, 상기 후면 도전성 막(90)은 상기 트랜지스터(TR)의 드레인 단자일 수 있다.
실시예에서, 상기 도전성 구조체(21)를 상기 절연성 구조체(37)에 의해 전체적으로 둘러싸이게 함으로써, 상기 도전성 구조체(21)를 전기적으로 플로팅시킬 수 있다. 이와 같이 상기 도전성 구조체(21)를 플로팅 시킴으로써, 상기 제1 트렌치 영역(12a)의 바닥면에서의 전계(electric field)를 감소시킬 수 있다. 이와 같이 상기 제1 트렌치 영역(12a)의 바닥면에서의 전계를 감소시킬 수 있으므로, 상기 트랜지스터(TR)의 성능을 개선할 수 있다. 또한, 상기 제1 트렌치 영역(12a)의 바닥면에서의 전계를 증가시키지 않으면서도 상기 하부 절연성 패턴(18)의 두께를 감소시킬 수 있으므로, 상기 하부 절연성 패턴(18)의 두께가 감소하는 만큼 상기 반도체 소자(1)의 크기를 감소시킬 수 있다.
다음으로, 도 2와 함께 도 3을 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(100)는 도 1에서 설명한 것과 같은 상기 반도체 기판(3) 상의 상기 반도체 층(6), 상기 반도체 층(6) 내에 배치되며 상기 활성 영역(15)을 한정하는 상기 트렌치 영역(12a, 12b), 상기 트랜지스터(TR), 상기 버퍼 막(54), 상기 절연성 캐핑 막(69), 상기 전면 도전성 막(81) 및 상기 후면 도전성 막(90)을 포함할 수 있다.
상기 반도체 소자(100)는 상기 트렌치 영역(12a, 12b)의 상기 제1 트렌치 영역(12a) 내에 배치된 도전성 구조체(134) 및 절연성 구조체(137)를 포함할 수 있다.
상기 도전성 구조체(134)는 하부 도전성 패턴(121) 및 상부 도전성 패턴(133)을 포함할 수 있다. 상기 상부 도전성 패턴(133)은 상기 하부 도전성 패턴(121) 상에 배치되며 상기 하부 도전성 패턴(121)과 이격될 수 있다.
상기 절연성 구조체(137)는 상기 도전성 구조체(134)를 전체적으로 둘러싸도록 배치될 수 있다. 상기 절연성 구조체(137)는 상기 도전성 구조체(134)의 바닥면들, 상부면들, 및 측면들(S1, S2, S3, S4)을 모두 덮도록 배치될 수 있다.
상기 도전성 구조체(134)를 상기 절연성 구조체(137)에 의하여 전체적으로 둘러싸게 형성하고 상기 도전성 구조체(134)를 전기적으로 플로팅시킴으로써, 상기 도전성 구조체(134)를 채택하는 반도체 소자(100)의 성능을 향상시킬 수 있다.
상기 절연성 구조체(137)는 하부 절연성 패턴(118), 중간 절연성 패턴(127) 및 상부 절연성 패턴(136)을 포함할 수 있다.
상기 하부 절연성 패턴(118)은 상기 하부 도전성 패턴(121)의 하부면과 상기 반도체 층(6) 사이에 개재된 바닥 부분(118b), 및 상기 하부 도전성 패턴(121)의 측면들과 상기 반도체 층(6) 사이에 개재된 측면 부분(118s)을 포함할 수 있다.
상기 중간 절연성 패턴(127)은 상기 하부 도전성 패턴(121)과 상기 상부 도전성 패턴(133) 사이에 개재된 바닥 부분(127b), 및 상기 상부 도전성 패턴(133)과 상기 반도체 층(6) 사이에 개재되면서 상기 상부 절연성 패턴(136)과 상기 반도체 층(6) 사이에 개재된 측면 부분(127s)을 포함할 수 있다.
상기 상부 절연성 패턴(136)은 상기 상부 도전성 패턴(133)과 상기 게이트 전극(51) 사이에 개재될 수 있다.
다음으로, 도 2와 함께 도 4를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 2 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 도 1에서 설명한 것과 같은 상기 반도체 기판(3) 상의 상기 반도체 층(6), 상기 반도체 층(6) 내에 배치되며 상기 활성 영역(15)을 한정하는 상기 트렌치 영역(12a, 12b), 상기 트랜지스터(TR), 상기 버퍼 막(54), 상기 절연성 캐핑 막(69), 상기 전면 도전성 막(81) 및 상기 후면 도전성 막(90)을 포함할 수 있다.
상기 반도체 소자(200)는 상기 트렌치 영역(12a, 12b)의 상기 제1 트렌치 영역(12a) 내에 배치된 도전성 구조체(234) 및 절연성 구조체(237)를 포함할 수 있다.
상기 도전성 구조체(234)는 하부 도전성 패턴(221) 및 상기 하부 도전성 패턴(221) 상의 상부 도전성 패턴(233)을 포함할 수 있다.
상기 절연성 구조체(237)는 상기 도전성 구조체(234)를 완전히 둘러싸도록 배치될 수 있다. 상기 절연성 구조체(237)는 상기 도전성 구조체(234)의 바닥면들, 상부면들, 및 측면들(S1, S2, S3, S4)을 모두 덮도록 배치될 수 있다. 상기 도전성 구조체(234)를 상기 절연성 구조체(237)에 의하여 전체적으로 둘러싸이게 형성하고 상기 도전성 구조체(234)를 전기적으로 플로팅 시킴으로써, 상기 도전성 구조체(234)를 채택하는 반도체 소자(200)의 성능을 향상시킬 수 있다.
상기 절연성 구조체(237)는 하부 절연성 패턴(218), 보조 절연성 패턴(224), 중간 절연성 패턴(227) 및 상부 절연성 패턴(236)을 포함할 수 있다.
상기 보조 절연성 패턴(224)은 상기 하부 도전성 패턴(221)과 상기 상부 도전성 패턴(233) 사이에 배치될 수 있다. 상기 보조 절연성 패턴(224)은 상기 하부 도전성 패턴(221)의 상부면과 접촉할 수 있다. 상기 상부 절연성 패턴(236)은 상부 도전성 패턴(233)과 상기 게이트 전극(51) 사이에 배치될 수 있다.
상기 하부 절연성 패턴(218)은 상기 하부 도전성 패턴(221)의 하부면과 상기 반도체 층(6) 사이에 개재된 바닥 부분(218b), 및 상기 하부 도전성 패턴(221)의 측면들과 상기 반도체 층(6) 사이에 개재되면서 상기 보조 절연성 패턴(224)의 측면들과 상기 반도체 층(6) 사이에 개재된 측면 부분(218s)을 포함할 수 있다.
상기 중간 절연성 패턴(227)은 상기 보조 절연성 패턴(224)과 상기 상부 도전성 패턴(233) 사이에 개재된 바닥 부분(227b), 및 상기 상부 도전성 패턴(233)과 상기 반도체 층(6) 사이에 개재되면서 상기 상부 절연성 패턴(236)과 상기 반도체 층(6) 사이에 개재된 측면 부분(227s)을 포함할 수 있다.
상기 하부 도전성 패턴(221)과 상기 제1 트렌치 영역(12a)의 바닥면 사이에는 상기 하부 절연성 패턴(218)의 바닥 부분(218b)이 배치될 수 있다. 상기 상부 도전성 패턴(233)과 하부 도전성 패턴(221) 사이에는 상기 보조 절연성 패턴(224)과 상기 중간 절연성 패턴(227)의 바닥 부분(227b)이 배치될 수 있다. 상기 게이트 전극(51)과 상기 상부 도전성 패턴(233) 사이에는 상기 상부 절연성 패턴(236)이 배치될 수 있다.
실시예에서, 상기 상부 도전성 패턴(233)과 하부 도전성 패턴(221) 사이의 이격 거리(T2)는 상기 하부 도전성 패턴(221)과 상기 제1 트렌치 영역(12a)의 바닥면 사이의 이격 거리(T1), 및 상기 게이트 전극(51)과 상기 상부 도전성 패턴(233) 사이의 이격 거리(T3) 보다 클 수 있다. 이와 같이, 상기 상부 도전성 패턴(233)과 하부 도전성 패턴(221) 사이의 이격 거리(T2)를 크게 함으로써, 상기 하부 도전성 패턴(218)의 바닥면과 인접하는 상기 반도체 층(6), 및/또는 상기 게이트 전극(51)과 인접하는 상기 드레인 영역(D)에 형성되는 전계(electric field)를 약화시킬 수 있다. 따라서, 상기 하부 도전성 패턴(218)의 바닥면과 인접하는 상기 반도체 층(6), 및 상기 게이트 전극(51)과 인접하는 상기 드레인 영역(D)에 형성되는 전계(electric field)를 최소화시킴으로써, 반도체 소자(200)의 성능을 개선할 수 있다.
이하에서, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들에 대하여 설명하기로 한다.
도 5 내지 도 25는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이고, 도 26 내지 도 34는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이고, 도 35 내지 도 43은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이이다.
우선, 도 5 내지 도 25를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법에 대하여 설명하기로 한다.
도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판(3) 상에 반도체 층(6)을 형성하고, 상기 반도체 층(6) 상에 마스크 패턴(9)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(3)은 제1 도전형을 가질 수 있다. 예를 들어, 상기 반도체 기판(3)은 N형의 실리콘 반도체 웨이퍼일 수 있다. 상기 반도체 층(6)은 에피택셜 성장 공정을 이용하여 단일 층으로 형성할 수 있다. 상기 반도체 층(6)은 상기 반도체 기판(3)과 동일한 도전형을 가지면서 상기 반도체 기판(3) 보다 낮은 불순물 농도를 갖도록 형성될 수 있다. 예를 들어, 상기 반도체 기판(3)이 N형인 경우에, 상기 반도체 층(6)은 상기 반도체 기판(3)과 동일한 N형이면서 상기 반도체 기판(3) 보다 낮은 N형 불순물 농도를 가질 수 있다.
상기 마스크 패턴(9)을 형성하는 것은 차례로 적층된 버퍼 패턴(7), 제1 마스크 패턴(8a) 및 제2 마스크 패턴(8b)을 형성하는 것을 포함할 수 있다. 상기 버퍼 패턴(7)은 실리콘 산화물로 형성할 수 있다. 상기 제1 마스크 패턴(8a)은 실리콘 질화물로 형성할 수 있다. 상기 제2 마스크 패턴(8b)은 실리콘 산화물로 형성할 수 있다.
도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 활성 영역(15)을 한정하는 트렌치 영역(12)을 형성하는 것을 포함할 수 있다. 상기 트렌치 영역(12)을 형성하는 것은 상기 마스크 패턴(9)을 식각 마스크로 이용하여 상기 반도체 층(6)을 식각하는 것을 포함할 수 있다. 상기 트렌치 영역(12)은 상부에서 하부로 갈수록 좁아지도록 형성할 수 있다.
도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 트렌치 영역(12)을 갖는 기판 상에 하부 절연성 막(17)을 형성하는 것을 포함할 수 있다. 상기 하부 절연성 막(17)은 콘포멀하게 형성될 수 있다. 상기 하부 절연성 막(17)은 실리콘 산화물로 형성될 수 있다.
도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 하부 절연성 막(17) 상에 도전성 막(20)을 형성하는 것을 포함할 수 있다. 상기 도전성 막(20)은 폴리 실리콘 등과 같은 도전성 물질로 형성할 수 있다.
도 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 플러팅 도전성 막(20)을 평탄화하여 평탄화된 도전성 막(20a)을 형성하는 것을 포함할 수 있다.
상기 평탄화된 도전성 막(20a)을 형성하는 것은 상기 마스크 패턴(9) 상부에 위치하는 상기 하부 절연성 막(17)이 노출될 때까지 평탄화 공정을 진행하여 상기 도전성 막(20)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학 기계적 평탄화 공정(chemical mechanical polishing, 이하 "CMP 공정")을 이용할 수 있다.
도 10을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 도전성 패턴(21)을 형성하는 것을 포함할 수 있다. 상기 도전성 패턴(21)을 형성하는 것은 상기 평탄화된 도전성 막(20a)을 부분 식각하는 것을 포함할 수 있다. 상기 도전성 패턴(21)은 상기 활성 영역(15)의 상부면 보다 낮은 레벨에 형성될 수 있다.
도 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 도전성 패턴(21)을 갖는 기판 상에 상부 절연성 막(23)을 형성하는 것을 포함할 수 있다. 상기 상부 절연성 막(23)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 상부 절연성 막(23) 및 상기 하부 절연성 막(17)을 평탄화하여 평탄화된 상부 절연성 막(23a) 및 평탄화된 하부 절연성 막(17a)을 형성하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여, 상기 상부 절연성 막(23)은 평탄화된 상부 절연 성 막(23a)으로 형성될 수 있고, 상기 하부 절연성 막(17)은 평탄화된 하부 절연성 막(17a)으로 형성될 수 있다.
상기 평탄화된 하부 및 상부 절연성 막들(17a, 23a)을 형성하는 것은 상기 마스크 패턴(9)의 상기 제1 마스크 패턴(8a)이 노출될 때 까지 평탄화 공정을 진행하여, 상기 상부 절연성 막(23) 및 상기 하부 절연성 막(17)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다. 상기 평탄화 공정 동안에, 상기 제2 마스크 패턴(8b)은 제거되어 두께가 감소된 마스크 패턴(9a)이 형성될 수 있다.
실시예들에서, 상기 제1 마스크 패턴(8a)은 상기 하부 및 상부 절연 막들(17, 23)과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 제1 마스크 패턴(8a)은 실리콘 질화물로 형성될 수 있고, 상기 하부 및 상부 절연 막들(17, 23)은 실리콘 산화물로 형성될 수 있다.
도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 평탄화된 상부 절연성 막(23a) 및 상기 평탄화된 하부 절연성 막(21a)을 부분 식각하여 상부 절연성 패턴(24) 및 하부 절연성 패턴(18)을 형성하는 것을 포함할 수 있다. 상기 상부 절연성 패턴(24) 및 상기 하부 절연성 패턴(18)은 실질적으로 동일한 물질로 형성되어 같이 식각될 수 있다.
상기 평탄화된 하부 및 상부 절연성 막들(17a, 23a)의 상부면들은 실질적으로 평탄하기 때문에, 상기 상부 절연성 패턴(24) 및 상기 하부 절연성 패턴(18)의 상부면들은 평탄하게 형성될 수 있다.
상기 하부 절연성 패턴(18)은 상기 도전성 패턴(21)의 바닥 및 측면을 덮도록 형성될 수 있고, 상기 상부 절연성 패턴(24)은 상기 도전성 패턴(21)의 상부면을 덮도록 형성될 수 있다. 따라서, 상기 도전성 패턴(21)은 상기 하부 및 상부 절연성 패턴들(18, 24)에 의해 전체가 둘러싸일 수 있다.
상기 하부 및 상부 절연성 패턴들(18, 24)은 상기 활성 영역(15)의 상부면 보다 낮은 레벨에 형성될 수 있다. 따라서, 상기 활성 영역(15)의 상부 측면은 노출될 수 있다.
도 14a을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 활성 영역(15)의 노출된 측면 상에 희생 산화 막(45)을 형성할 수 있다. 상기 희생 산화 막(45)을 형성하는 것은 열 산화 공정을 진행하여 상기 활성 영역(15)의 노출된 측면 상에 열 산화막을 형성하는 것을 포함할 수 있다. 상기 희생 산화 막(45)은 상기 활성 영역(15)의 노출된 측면의 결함을 치유할 수 있다.
상기 트렌치 영역(12)에서, 상기 하부 및 상부 절연성 패턴들(18, 24), 및 상기 도전성 패턴(21)에 의해 채워진 부분은 제1 트렌치 영역(12a)으로 정의될 수 있고, 상기 하부 및 상부 절연성 패턴들(18, 24) 보다 높은 레벨에 위치하는 부분은 제2 트렌치 영역(12b)로 정의될 수 있다.
상기 희생 산화 막(45)을 형성하는 방법은 도 14a에서 설명한 방법에 한정되지 않는다. 상기 희생 산화 막(45)을 형성하는 다른 실시예에 대하여, 도 14b를 참조하여 설명하기로 한다.
도 14b를 참조하면, 상기 마스크 패턴(도 13의 9a)을 제거한 후에, 열 산화 공정을 진행하여 희생 산화 막(45')을 형성할 수 있다. 따라서, 상기 희생 산화 막(45')은 상기 활성 영역(15)의 노출된 측면 및 상부면 상에 형성될 수 있다.
도 15를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 식각 공정을 이용하여 상기 희생 산화 막(도 14a의 45 또는 도 14b의 45')을 제거하는 것을 포함할 수 있다. 상기 희생 산화 막(도 14a의 45)을 제거하는 것은 상기 마스크 패턴(도 14a의 9a)의 상기 제1 마스크 패턴(도 14b의 8b)을 제거하고, 상기 희생 산화 막(도 14a의 45) 및 상기 버퍼 패턴(7)을 제거하는 것을 포함할 수 있다.
도 16을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 게이트 유전 막(48) 및 게이트 도전성 막(50)을 형성하는 것을 포함할 수 있다. 상기 게이트 유전 막(48)을 형성하는 것은 열산화 공정을 진행하여 상기 활성 영역(15)의 노출된 부분 상에 열 산화 막을 형성하는 것을 포함할 수 있다. 상기 게이트 도전성 막(50)을 형성하는 것은 상기 게이트 유전 막(48)을 갖는 기판 상에 폴리 실리콘 등과 같은 도전성 물질을 증착하는 것을 포함할 수 있다.
도 17을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 게이트 도전성 막(50)을 평탄화하여 평탄화된 게이트 도전성 막(50a)을 형성하는 것을 포함할 수 있다.
상기 평탄화된 게이트 도전성 막(50a)을 형성하는 것은 상기 활성 영역(15)의 상부면 상에 위치하는 상기 게이트 유전 막(48)을 평탄화 정지막으로 이용하여 상기 게이트 도전성 막(50)을 평탄화하는 것을 포함할 수 있다. 상기 활성 영역(15)의 상부면 상에 위치하는 상기 게이트 유전 막(48)은 상기 평탄화 공정에 의하여 상기 활성 영역(15)의 상부면이 손상되는 것을 방지할 수 있다.
도 18을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 게이트 전극(51)을 형성하는 것을 포함할 수 있다.
상기 게이트 전극(51)을 형성하는 것은 상기 평탄화된 게이트 도전성 막(도 17의 50a)을 부분 식각하는 것을 포함할 수 있다. 상기 게이트 전극(51)은 상기 활성 영역(15)의 상부면 보다 낮은 레벨에 형성될 수 있다. 상기 게이트 전극(51)을 형성하는 것은 상기 게이트 도전성 막(도 16의 50)을 평탄화 공정으로 평탄화한 후에, 상기 평탄화된 게이트 도전성 막(도 17의 50a)을 식각 공정으로 부분 식각하는 것을 포함하기 때문에, 상기 게이트 전극(51)의 상부면은 실질적으로 평탄할 수 있다.
한편, 상기 게이트 전극(51)을 형성하기 전에, 평탄화 공정 및 식각 공정을 함께 이용하여 상기 도전성 패턴(21), 상기 하부 절연성 패턴(18) 및 상기 상부 절연성 패턴(24)을 형성하기 때문에, 상기 하부 및 상부 절연성 패턴들(18, 24)의 상부면은 실질적으로 평탄할 수 있고, 이러한 평탄한 상부면 상에 형성되는 상기 게이트 전극(51)의 하부면은 실질적으로 평탄할 수 있다.
따라서, 상부면 및 하부면이 실질적으로 평탄한 상기 게이트 전극(51)을 형성할 수 있기 때문에, 상기 게이트 전극(51)의 산포 특성을 향상시킬 수 있다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 게이트 전극(51) 상에 실리콘 산화 막(53)을 형성하는 것을 포함할 수 있다. 상기 실리콘 산화막(53)을 형성하는 것은 열 산화 공정을 진행하여 상기 게이트 전극(53)의 노출된 부분을 산화시키는 것을 포함할 수 있다.
상기 게이트 유전 막(48)을 열산화 공정으로 형성하고, 상기 실리콘 산화 막(53)을 열 산화 공정으로 형성하는 경우에, 상기 실리콘 산화 막(42)과 상기 게이트 유전 막(48)의 경계는 불분명해질 수 있다.
도 20을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 절연성 버퍼 막(54)을 형성하는 것을 포함할 수 있다. 상기 절연성 버퍼 막(54)을 형성하는 것은 등방성 식각 공정을 이용하여 상기 게이트 전극(53) 상의 실리콘 산화 막(53) 및 노출된 게이트 유전 막(48)을 부분 식각 하는 것을 포함할 수 있다.
도 21을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 활성 영역(15) 내에 소스 불순물 영역(60)을 형성하는 것을 포함할 수 있다.
상기 소스 불순물 영역(60)을 형성하는 것은 소스 이온 주입 공정(57)을 진행하여, 상기 활성 영역(15)의 상부 영역 내에 불순물을 주입하는 것을 포함할 수 있다. 상기 소스 불순물 영역(60)은 상기 활성 영역(15)의 상부 영역 내에 P 또는 As 등과 같은 장주기형 주기율표의 15족 원소를 주입하여 N형의 도전형을 갖도록 형성될 수 있다.
상기 소스 이온 주입 공정(57)은 경사 이온 주입 공정으로 진행될 수 있다. 따라서, 상기 소스 이온 주입 공정(59)은 P 또는 As 등과 같은 장주기형 주기율표의 15족 원소를 상기 반도체 기판(3) 또는 상기 활성 영역(15)의 상부면에 대하여 "θ" 각도로 경사지게 주입하는 것을 포함할 수 있다. 상기 소스 불순물 영역(60)은 상기 게이트 전극(51) 보다 높은 레벨에 위치하는 상기 활성 영역(15) 부분의 표면으로부터 실질적으로 일정한 깊이로 형성될 수 있다.
도 22를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 활성 영역(15) 내에 채널 불순물 영역(66)을 형성하는 것을 포함할 수 있다.
상기 채널 불순물 영역(66)을 형성하는 것은 채널 이온 주입 공정(63)을 진행하여 상기 활성 영역(15) 내에 보론(boron) 등과 같은 장주기형 주기율표의 13족 원소를 주입하는 것을 포함할 수 있다. 상기 채널 불순물 영역(66)은 상기 소스 불순물 영역(60) 하부의 상기 활성 영역(15) 내에 형성될 수 있다. 상기 채널 불순물 영역(66)의 바닥은 상기 게이트 전극(51)의 바닥 보다 높은 레벨에 위치하도록 형성될 수 있다.
상기 절연성 버퍼 막(54)은 상기 소스 이온 주입 공정(57) 및 상기 채널 이온 주입 공정(63)으로부터 상기 활성 영역(15)의 표면이 손상되는 것을 방지하는 역할을 할 수 있다.
도 23을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 절연성 캐핑 막(69)을 형성하는 것을 포함할 수 있다.
상기 절연성 캐핑 막(69)을 형성하는 것은 상기 채널 불순물 영역(66) 및 상기 소스 불순물 영역(60)을 갖는 기판 상에 실리콘 산화막을 형성하는 것을 포함할 수 있다.
도 24를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 활성 영역(15)의 상부 영역 내에 그루브 영역(72)을 형성하는 것을 포함할 수 있다.
상기 그루브 영역(72)을 형성하는 것은 상기 절연성 캐핑 막(69)을 패터닝하여 개구부를 형성하고, 상기 개구부 아래의 상기 절연성 버퍼 막(54) 및 상기 활성 영역(15)을 차례로 식각하는 것을 포함할 수 있다. 상기 그루브 영역(72)은 상기 절연성 캐핑 막(69) 및 상기 소스 불순물 영역(60)을 관통하며 상기 채널 불순물 영역(66) 내로 연장되도록 형성될 수 있다. 상기 그루부 영역(72)은 상기 채널 불순물 영역(66)의 일부를 노출시킬 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 바디 콘택 이온 주입 공정(75)을 진행하여 바디 콘택 불순물 영역(78)을 형성하는 것을 포함할 수 있다. 상기 바디 콘택 불순물 영역(78)은 상기 그루브 영역(72)에 의해 노출된 상기 채널 불순물 영역(66)의 표면 내에 형성될 수 있다.
일 실시예에서, 상기 바디 콘택 불순물 영역(78)은 상기 채널 불순물 영역(66)과 동일한 도전형이면서 상기 채널 불순물 영역(66) 보다 1 오더(order) 이상의 불순물 농도를 가질 수 있다.
일 실시예에서, 상기 바디 콘택 불순물 영역(78)은 상기 소스 불순물 영역(60)과 다른 도전형을 가지면서 상기 소스 불순물 영역(60) 보다 1 오더 이하의 불순물 농도를 가질 수 있다. 따라서, 상기 소스 불순물 영역(60)은 상기 추가 이온 주입 공정(75)에 의하여 도전형이 바뀌지 않을 수 있다.
도 25를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 전면 도전성 막(81)을 형성하는 것을 포함할 수 있다.
상기 전면 도전성 막(81)을 형성하는 것은 상기 바디 콘택 불순물 영역(78)을 갖는 기판 상에 도전성 막을 형성하는 것을 포함할 수 있다. 상기 전면 도전성 막(81)은 상기 바디 콘택 불순물 영역(78) 및 상기 소스 불순물 영역(60)과 오믹 콘택을 형성할 수 있다.
다시, 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 상기 반도체 기판(3)의 후면을 그라인딩하여 상기 반도체 기판(3)의 두께를 감소시키고, 상기 반도체 기판(3)의 후면 상에 후면 도전성 막(90)을 형성하는 것을 포함할 수 있다. 따라서, 도 1에서 설명한 것과 같은 본 발명의 기술적 사상의 일 실시예에 따른 상기 반도체 소자(1)를 형성할 수 있다.
다음으로, 도 26 내지 도 34를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 26을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 도 5 및 도 6에서 설명한 것과 같이, 상기 반도체 기판(3)의 상기 반도체 층(6) 상에 마스크 패턴(9)을 형성하고, 상기 활성 영역(15)을 한정하는 상기 트렌치 영역(12)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 트렌치 영역(12)을 갖는 기판 상에 하부 절연성 막(117)을 콘포멀하게 형성하고, 상기 하부 절연성 막(117) 상에 하부 도전성 막(120)을 형성하는 것을 포함할 수 있다. 상기 하부 절연성 막(117)은 실리콘 산화물로 형성될 수 있고, 상기 하부 도전성 막(120)은 폴리 실리콘 등과 같은 도전성 물질로 형성할 수 있다.
도 27을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 하부 도전성 패턴(121)을 형성하는 것을 포함할 수 있다.
상기 하부 도전성 패턴(121)을 형성하는 것은 도 9에서 설명한 것과 같은 방법을 이용하여 상기 하부 절연성 막(117)이 노출될 때까지 평탄화 공정을 진행하여 상기 하부 도전성 막(도 26의 120)을 평탄화하고, 도 10에서 설명한 것과 같은 방법을 이용하여 상기 평탄화된 하부 도전성 막을 식각하는 것을 포함할 수 있다.
도 28을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 하부 절연성 패턴(118)을 형성하는 것을 포함할 수 있다.
상기 하부 절연성 패턴(118)을 형성하는 것은 상기 하부 절연성 막(도 27의 117)을 식각하는 것을 포함할 수 있다. 상기 하부 절연성 패턴(118)은 상기 하부 도전성 패턴(121)의 하부면 및 측면들을 둘러싸도록 형성될 수 있다.
상기 하부 절연성 막(도 27의 117)을 식각하는 동안에, 상기 마스크 패턴(도 27의 9)의 상기 2 마스크 패턴(8c)이 같이 식각되어 제거될 수 있다. 따라서, 두께가 감소된 마스크 패턴(9a)이 형성될 수 있다.
도 29를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상기 하부 절연성 패턴(118)을 갖는 기판 상에 중간 절연성 막(126)을 콘포멀하게 형성하고, 상기 중간 절연성 막(126) 상에 상부 도전성 막(132)을 형성하는 것을 포함할 수 있다. 상기 중간 절연성 막(126)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 상부 도전성 막(132)은 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다.
도 30을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상부 도전성 패턴(133)을 형성하는 것을 포함할 수 있다.
상기 상부 도전성 패턴(133)을 형성하는 것은 도 9에서 설명한 것과 같은 방법을 이용하여 상기 중간 절연성 막(126)이 노출될때까지 평탄화 공정을 진행하여 상기 상부 도전성 막(도 29의 132)을 평탄화하고, 도 10에서 설명한 것과 같은 방법을 이용하여 상기 평탄화된 상부 도전성 막을 식각하는 것을 포함할 수 있다.
도 31을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상기 상부 도전성 패턴(133)을 갖는 기판 상에 상부 절연성 막(135)을 형성하는 것을 포함할 수 있다. 상기 상부 절연성 막(135)은 실리콘 산화물로 형성될 수 있다.
도 32를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상기 상부 절연성 막(도 31의 135) 및 상기 중간 절연성 막(도 31의 126)을 평탄화하여 평탄화된 상부 절연성 막(135a) 및 평탄화된 중간 절연성 막(126a)을 형성하는 것을 포함할 수 있다.
상기 평탄화된 상부 및 중간 절연성 막들(135a, 126a)을 형성하는 것은 상기 마스크 패턴(9)의 상기 제1 마스크 패턴(8a)이 노출될 때까지 평탄화 공정을 진행하여, 상기 상부 절연성 막(도 31의 135) 및 상기 중간 절연성 막(도 31의 126)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다.
도 33을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상기 평탄화된 상부 절연성 막(135a) 및 상기 평탄화된 중간 절연성 막(126a)을 부분 식각하여 상부 절연성 패턴(136) 및 중간 절연성 패턴(127)을 형성하는 것을 포함할 수 있다. 상기 평탄화된 상부 및 중간 절연성 막들(도 32의 135a, 126a)의 상부면들은 실질적으로 평탄하기 때문에, 상기 상부 절연성 패턴(136) 및 상기 중간 절연성 패턴(127)의 상부면들은 평탄하게 형성될 수 있다.
도 34를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 도 14a, 도 14b, 및 도 15~도 25에서 설명한 것과 동일한 공정을 진행하여 상기 게이트 유전 막(48), 상기 게이트 전극(51), 상기 절연성 버퍼 막(54), 상기 소스 불순물 영역(60), 상기 채널 불순물 영역(66), 상기 절연성 캐핑 막(69), 상기 그루브 영역(72), 상기 바디 콘택 불순물 영역(78), 및 상기 전면 도전성 막(81)을 형성하는 것을 포함할 수 있다.
다시, 도 3을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법은 상기 반도체 기판(3)의 후면을 그라인딩하여 상기 반도체 기판(3)의 두께를 감소시키고, 상기 반도체 기판(3)의 후면 상에 후면 도전성 막(90)을 형성하는 것을 포함할 수 있다. 따라서, 도 3에서 설명한 것과 같은 본 발명의 기술적 사상의 다른 실시예에 따른 상기 반도체 소자(100)를 형성할 수 있다.
다음으로, 도 35 내지 도 43을 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 35를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 도 5 및 도 6에서 설명한 것과 같이, 상기 반도체 기판(3)의 상기 반도체 층(6) 상에 마스크 패턴(9)을 형성하고, 상기 활성 영역(15)을 한정하는 상기 트렌치 영역(12)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 도 7에서 설명한 것과 같은 공정을 진행하여, 상기 트렌치 영역(12)을 갖는 기판 상에 하부 절연성 막(117)을 콘포멀하게 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 하부 도전성 패턴(221)을 형성하는 것을 포함할 수 있다.
상기 하부 도전성 패턴(221)은 도 8에서 설명한 것과 같이 상기 하부 절연성 막(117) 상에 하부 도전성 막을 형성하고, 도 9에서 설명한 것과 같은 방법으로 상기 하부 도전성 막을 평탄화하여 평탄화된 하부 도전성 막을 형성하고, 도 10에서 설명한 것과 같은 방법으로 상기 평탄화된 하부 도전성 막을 식각하는 것을 포함할 수 있다. 상기 하부 도전성 패턴(221)은 폴리 실리콘 등과 같은 도전성 물질로 형성할 수 있다.
도 36을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 하부 도전성 패턴(221)을 갖는 기판 상에 보조 절연성 막(223)을 형성하는 것을 포함할 수 있다. 상기 하부 절연성 막(117) 및 상기 보조 절연성 막(223)은 실리콘 산화물로 형성될 수 있다.
도 37을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 보조 절연성 막(도 36의 223) 및 상기 하부 절연성 막(도 36의 117)을 평탄화하여 평탄화된 보조 절연성 막(223a) 및 평탄화된 하부 절연성 막(217a)을 형성하는 것을 포함할 수 있다.
상기 평탄화된 보조 및 하부 절연성 막들(223a, 217a)을 형성하는 것은 상기 마스크 패턴(9)의 상기 제1 마스크 패턴(8a)이 노출될 때까지 평탄화 공정을 진행하여, 상기 보조 절연성 막(도 36의 223) 및 상기 하부 절연성 막(도 36의 117)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다. 상기 평탄화 공정 동안에, 상기 마스크 패턴(9)의 상기 제2 마스크 패턴(8b)이 제거되어 두께가 감소된 마스크 패턴(9a)이 형성될 수 있다.
도 38을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상기 평탄화된 보조 절연성 막(도 37의 223a) 및 상기 평탄화된 하부 절연성 막(도 37의 217a)을 부분 식각하여 보조 절연성 패턴(224) 및 하부 절연성 패턴(218)을 형성하는 것을 포함할 수 있다. 상기 평탄화된 보조 및 하부 절연성 막들(도 37의 223a, 217a)의 상부면들은 실질적으로 평탄하기 때문에, 상기 보조 절연성 패턴(224) 및 상기 하부 절연성 패턴(218)의 상부면들은 평탄하게 형성될 수 있다.
도 39를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상기 보조 절연성 패턴(224) 및 상기 하부 절연성 패턴(218)을 갖는 기판 상에 중간 절연성 막(226)을 콘포멀하게 형성하고, 상기 중간 절연성 막(226) 상에 상부 도전성 막(232)을 형성하는 것을 포함할 수 있다. 상기 중간 절연성 막(226)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 상부 도전성 막(232)은 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다.
도 40을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상부 도전성 패턴(233)을 형성하는 것을 포함할 수 있다.
상기 상부 도전성 패턴(233)을 형성하는 것은 도 9에서 설명한 것과 같은 방법을 이용하여 상기 중간 절연성 막(226)이 노출될 때까지 평탄화 공정을 진행하여 상기 상부 도전성 막(도 39의 232)을 평탄화하고, 도 10에서 설명한 것과 같은 방법을 이용하여 상기 평탄화된 상부 도전성 막을 식각하는 것을 포함할 수 있다.
도 41을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상기 상부 도전성 패턴(233)을 갖는 기판 상에 상부 절연성 막(235)을 형성하는 것을 포함할 수 있다. 상기 상부 절연성 막(235)은 실리콘 산화물로 형성될 수 있다.
도 42를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상기 마스크 패턴(9a)의 상기 제1 마스크 패턴(8a)이 노출될 때까지 평탄화 공정(예, CMP 공정)을 진행하여 상기 상부 절연성 막(도 41의 235) 및 상기 중간 절연성 막(도 41의 226)을 평탄화하여 평탄화된 상부 절연성 막 및 평탄화된 중간 절연성 막을 형성하고, 상기 평탄화된 상부 절연성 막 및 상기 평탄화된 중간 절연성 막을 식각하여 상부 절연성 패턴(236) 및 중간 절연성 패턴(227)을 형성할 수 있다.
도 43을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 도 14a, 도 14b, 및 도 15~도 25에서 설명한 것과 동일한 공정을 진행하여 상기 게이트 유전 막(48), 상기 게이트 전극(51), 상기 절연성 버퍼 막(54), 상기 소스 불순물 영역(60), 상기 채널 불순물 영역(66), 상기 절연성 캐핑 막(69), 상기 그루브 영역(72), 상기 바디 콘택 불순물 영역(78), 및 상기 전면 도전성 막(81)을 형성하는 것을 포함할 수 있다.
다시, 도 4를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법은 상기 반도체 기판(3)의 후면을 그라인딩하여 상기 반도체 기판(3)의 두께를 감소시키고, 상기 반도체 기판(3)의 후면 상에 후면 도전성 막(90)을 형성하는 것을 포함할 수 있다. 따라서, 도 4에서 설명한 것과 같은 본 발명의 기술적 사상의 다른 실시예에 따른 상기 반도체 소자(200)를 형성할 수 있다.
<실험 예>
도 44는 본 발명의 기술적 사상에 따른 반도체 소자를 구성하는 트랜지스터의 저항(On Resistace) 특성을 나타낸 다이아그램이다.
도 44에서, 샘플 1은 도 1에서 설명한 상기 반도체 소자(도 1의 1)를 구성하는 요소들 중 상기 도전성 구조체(도 1의 21) 및 상기 절연성 구조체(도 1의 37)를 제외한 나머지 구성요소들을 포함하도록 제작되었다. 샘플 2는 도 1에서 설명한 상기 반도체 소자(도 1의 1)이다.
샘플 2는 상기 절연성 구조체(도 1의 37)에 의하여 완전히 둘러싸인 상기 도전성 구조체(도 1의 21)를 갖도록 제작되었고, 샘플 1은 절연성 구조체에 의하여 완전히 둘러싸이지 않는 도전성 구조체를 갖도록 제작되었다. 샘플 1의 도전성 구조체는 접지 가능하도록 제작되었다.
도 44에서, 세로 축의 저항은 소스 영역의 저항, 채널 영역의 저항 및 드레인 영역의 저항을 모두 합한 것을 의미한다.
도 44를 볼 때, 본 발명의 기술적 사상에 따른 샘플 2는 샘플 1 보다 저항이 낮은 것을 알 수 있다. 따라서, 상기 절연성 구조체(도 1의 37)에 의하여 완전히 둘러싸인 상기 도전성 구조체(도 1의 21)를 포함하는 반도체 소자(1)는 접지될 수 있는 도전성 구조체를 포함하는 반도체 소자 보다 저항 특성이 좋은 것을 알 수 있다. 따라서, 상기 절연성 구조체(도 1의 37)에 의하여 완전히 둘러싸인 상기 도전성 구조체(도 1의 21)를 포함하는 반도체 소자(1)는 접지될 수 있는 도전성 구조체를 포함하는 반도체 소자 보다 성능이 우수한 것을 알 수 있다.
도 45를 참조하여, 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템(500)에 대하여 설명하기로 한다.
도 45를 참조하면, 전자 시스템(500)은 컨트롤러(340), 전자 부품(360) 및 본 발명의 기술적 사상에 따른 반도체 소자(1, 100, 200)을 포함하는 소자(350)를 포함할 수 있다. 상기 소자(350), 상기 컨트롤러(340), 및 상기 전자 부품(360)은 보드(300) 상에 배치되며 서로 전기적으로 연결될 수 있다.
상기 소자(350)는 파워 변환 장치 또는 DC/DC 컨버터를 포함할 수 있다. 상기 소자(350)는 접지 단자(GND) 및 VDD 단자에 전기적으로 연결될 수 있다. 상기 소자(350)는 두 개의 앤모스 트랜지스터들을 포함하는 DC/DC 컨버터를 포함할 수 있다. 본 발명의 기술적 사상에 따른 반도체 소자(1, 100, 200)는 DC/DC 컨버터를 구성하는 트랜지스터들 중 어느 하나일 수 있다.
상기 컨트롤러(340)는 상기 소자(350)와 전기적으로 연결되어 상기 소자(350)를 온 또는 오프 시키는 명령을 수행할 수 있다. 상기 컨트롤러(340)는 본 발명의 기술적 사상에 따른 반도체 소자(1, 100, 200)의 게이트 전극들(51)과 전기적으로 연결될 수 있다.
상기 전자 시스템(500)은 디스플레이 장치(510)를 포함할 수 있다. 상기 디스플레이 장치(510)는 컴퓨터 시스템의 디스플레이 또는 휴대용 전자 장치의 디스플레이 일 수 있다. 예를 들어, 상기 디스플레이 장치(510)는 데스크 탑 컴퓨터와 연결된 모니터 또는 노트북 PC의 모니터일 수 있다. 또는 상기 디스플레이 장치(510)는 테블릿 PC, 스마트 폰, 휴대할 수 있는 통신 시스템, 또는 인터넷 웹 서핑이 가능하며 휴대할 수 있는 전자 시스템의 디스플레이 장치일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6 : 반도체 층
7 : 버퍼 절연성 막 8a : 제1 마스크 패턴
8b : 제2 마스크 패턴 12a, 12b : 트렌치 영역
15 : 활성 영역 18, 118, 218 : 하부 절연성 패턴
121, 221 : 하부 도전성 패턴 24 : 상부 절연성 패턴
224 : 보조 절연성 패턴 127, 227 : 중간 절연성 패턴
133, 233 : 상부 도전성 패턴 136, 236 : 상부 절연성 패턴
37, 137, 237 : 절연성 구조체 21, 134, 234 : 도전성 구조체
48 : 게이트 유전 막 51 : 게이트 전극
60 : 소스 불순물 영역 66 : 채널 불순물 영역
TR : 트랜지스터 54 : 절연성 버퍼 패턴
69 : 절연성 캐핑 막 81 : 전면 도전성 막
90 : 후면 도전성 막

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  11. 활성 영역을 정의하는 트렌치를 갖는 기판;
    상기 트렌치 내부에 제공되는 게이트 전극;
    상기 활성 영역과 상기 게이트 전극 사이에 제공되는 게이트 유전막;
    상기 트렌치 내부에 제공되며, 상기 게이트 전극 아래에 배치되는 도전성 구조체; 및
    상기 도전성 구조체를 둘러싸며 상기 도전성 구조체를 전기적으로 절연시키는 절연성 구조체;
    상기 게이트 전극 및 상기 활성 영역을 덮는 절연성 캐핑막; 및
    상기 절연성 캐핑막과 상기 활성 영역 사이 및 상기 절연성 캐핑막과 상기 게이트 전극 사이에 개재되는 절연성 버퍼막을 포함하되,
    상기 도전성 구조체는:
    상기 도전성 구조체의 상면을 덮는 상부 절연성 패턴; 및
    상기 도전성 구조체의 측면들을 둘러싸는 하부 절연성 패턴을 포함하되,
    상기 상부 절연성 패턴의 상면은 평평하고,
    상기 절연성 버퍼막의 두께는 상기 게이트 유전막의 두께보다 작은 반도체 소자.
  12. 제11 항에 있어서,
    상기 게이트 전극의 하면과 상기 도전성 구조체의 상면 사이의 거리는 상기 도전성 구조체의 최하면과 상기 트렌치의 최하면 사이의 거리보다 큰 반도체 소자.
  13. 제11 항에 있어서,
    상기 도전성 구조체는 상부 도전성 패턴 및 하부 도전성 패턴을 포함하되,
    상기 상부 도전성 패턴 및 상기 하부 도전성 패턴은 상기 절연성 구조체에 의해 둘러싸인 반도체 소자.
  14. 제11 항에 있어서,
    상기 상부 절연성 패턴의 상면 및 하면은 서로 평행하고,
    상기 상부 절연성 패턴 및 상기 하부 절연성 패턴은 서로 동일한 물질을 포함하는 반도체 소자.
  15. 제11 항에 있어서,
    상기 도전성 구조체는 폴리 실리콘을 포함하는 반도체 소자.
  16. 제11 항에 있어서,
    상기 상부 절연성 패턴의 상면 및 상기 하부 절연성 패턴의 상면은 공면을 이루는 반도체 소자.

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