CN110098257B - 一种屏蔽栅功率mosfet器件及其制备方法 - Google Patents
一种屏蔽栅功率mosfet器件及其制备方法 Download PDFInfo
- Publication number
- CN110098257B CN110098257B CN201910385770.5A CN201910385770A CN110098257B CN 110098257 B CN110098257 B CN 110098257B CN 201910385770 A CN201910385770 A CN 201910385770A CN 110098257 B CN110098257 B CN 110098257B
- Authority
- CN
- China
- Prior art keywords
- electrode
- shielding electrode
- dielectric layer
- groove
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 39
- 238000000151 deposition Methods 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 24
- 230000009286 beneficial effect Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 11
- 238000002474 experimental method Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010923 batch production Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明涉及一种屏蔽栅功率MOSFET器件及其制备方法，属于功率半导体器件技术领域，解决了现有技术难以在不牺牲器件电学性能的情况下大幅减少器件转移电容的问题。该器件的导通区包括若干个周期性排列的原胞，每个所述原胞的栅极结构均包括沟槽、上屏蔽电极、下屏蔽电极和沟槽栅电极。其中，沟槽设置于半导体衬底上的第一导电类型的外延层中；下屏蔽电极、上屏蔽电极由下至上依次设置于所述沟槽中；沟槽栅电极设置于所述沟槽的顶部，下屏蔽电极、上屏蔽电极、沟槽栅电极均采用第二导电类型材料，彼此之间通过介质层隔离。
Description
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种屏蔽栅功率MOSFET器件及其制备方法。
背景技术
随着电子电力系统的迅速发展，功率MOSFET器件作为一种非常重要的半导体器件，广泛应用于交通运输、军事防御和能源转换等重要领域。功率MOSFET器件在电源管理电路中有着非常重要的作用，其对电源优化发挥了十分重要的作用，是开关电源电路的核心器件。
近年来，随着在开关速度、功率损耗等方面性能逐渐提升，功率MOSFET器件除了应用于传统领域，例如微处理器、微控制器等数位信号的控制，还在越来越多的模拟信号处理集成电路中发挥作用。在低压领域，由于功率MOSFET器件具有输入阻抗高、导通电阻低、开关速度快等优势，在低压功率开关电路中占有主导地位。对于低压功率MOSFET，降低功耗和提高抗干扰能力是两个重要指标。
现有的低压功率MOSFET一般通过在深槽下部加入一个连接源极电位的电极，该电极通过厚氧化层与旁边的漂移区隔隔开。由于屏蔽电极隔离了栅极和漏极，导致转移电容大大降低，但栅极与屏蔽电极未能完全重叠，导致器件转移电容仍然较大，并且，增加了器件的开关损耗。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种屏蔽栅功率MOSFET器件及其制备方法，用以解决现有技术难以在不牺牲器件电学性能的情况下大幅减少器件转移电容的问题。
一方面，本发明实施例提供了一种屏蔽栅功率MOSFET器件，其特征在于，其导通区包括若干个周期性排列的原胞，每个所述原胞的栅极结构均包括沟槽、上屏蔽电极、下屏蔽电极和沟槽栅电极；其中，
所述沟槽，设置于半导体衬底上的第一导电类型的外延层中；
所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极由下至上依次设置于所述沟槽中；
所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极均采用第二导电类型材料，彼此之间通过介质层隔离。
上述技术方案的有益效果如下：转移电容的大小主要由栅电极和漏电极重叠区域的面积大小决定，因此，上述技术方案在栅电极底部添加上屏蔽电极，可以有效降低栅漏重叠面积，进而减小转移电容。并且，击穿电压的大小主要由下屏蔽电极的长度决定，下屏蔽栅电极由介质层包覆，起到电荷平衡的作用，在不影响器件击穿电压和导通电阻等电学性能的同时，降低了器件的转移电容，并增强了器件的动态性能，降低了屏蔽栅功率MOSFET器件的开关损耗。
基于上述屏蔽栅功率MOSFET器件的进一步改进，所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极均沿沟槽中轴线轴对称设置；并且，
所述下屏蔽电极的设置方向为竖向，所述上屏蔽电极的设置方向为横向；所述上屏蔽电极的厚度为所述下屏蔽电极厚度的2％～10％，所述上屏蔽电极的宽度为所述下屏蔽电极宽度的4～8倍；所述上屏蔽电极的宽度为所述沟槽宽度的96％～98％；所述沟槽栅电极的宽度为所述沟槽宽度的90％～99％。
上述进一步改进方案的有益效果是：下屏蔽电极由较厚的介质层包覆，能够充分起到电荷平衡的作用；上屏蔽栅电极的厚度较薄，且宽度与沟槽栅电极的宽度相近，能够充分起到屏蔽转移电容的作用。击穿电压的大小主要由下屏蔽电极的长度决定，因此需要尽可能不影响下屏蔽电极的长度，上屏蔽电极尽可能的薄。
进一步，每个原胞的源电极设置于沟道区上方，与所述沟道区表面接触；所述沟道区设置于所述沟槽栅电极两侧，由所述第一导电类型的外延层上的第二导电类型阱区组成；
每个原胞的漏电极设置于半导体衬底下方，与所述半导体衬底表面接触。
上述进一步改进方案的有益效果是：设计方式简单，易实现，可同时对多个原胞的源电极和漏电极进行统一加工，有利于节省加工工序和加工成本。
进一步，所述半导体衬底采用硅或碳化硅材料中的至少一种；
所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；
所述下屏蔽电极、上屏蔽电极、沟槽栅电极采用金属钨硅或多晶硅中的至少一种；
所述介质层采用二氧化硅、氮化硅材料中的至少一种。
上述进一步改进方案的有益效果是：上述设置是发明人经过大量试验总结出的经验，直接应用能够缩短设计周期和成本。
进一步，所述第一导电类型的外延层厚度为16～18μm，所述沟槽宽度为2.6～2.8μm，所述下屏蔽电极的厚度为5～6μm，宽度为0.4～0.6μm，所述上屏蔽电极的厚度为0.2～0.5μm，宽度为2.6～2.8μm，所述上屏蔽电极和沟槽内侧之间的介质层宽度为50～100nm，所述沟槽栅电极的厚度为0.5～0.6μm，宽度为2.6～2.8μm。
上述进一步改进方案的有益效果是：上述参数的选择设置是发明人经过大量试验总结出的经验，直接应用能够缩短设计周期和成本。上述参数是在电荷平衡理论的基础上，加以仿真验证的结果，可以以最小的芯片使用面积达到预期的效果。
另一方面，本发明实施例提供了一种屏蔽栅功率MOSFET器件的制备方法，包括如下步骤：
在半导体衬底上淀积第一导电类型的外延层，在所述外延层上制备沟槽；
在所述沟槽内部由下至上依次制备下屏蔽电极、上屏蔽电极、沟槽栅电极，形成沟道区和漂移区；所述沟道区设置于所述沟槽栅电极两侧，由所述第一导电类型的外延层上的第二导电类型阱区组成；所述漂移区设置于所述沟道区下方，由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
在所述沟道区上方制备源电极，在所述半导体衬底下方制备漏电极。
上述技术方案的有益效果如下：转移电容的大小主要由栅电极和漏电极重叠区域的面积大小决定，因此，上述技术方案在栅电极底部添加上屏蔽电极，可以有效降低栅漏重叠面积，进而减小转移电容。并且，击穿电压的大小主要由下屏蔽电极的长度决定，下屏蔽栅电极由介质层包覆，起到电荷平衡的作用，在不影响器件击穿电压和导通电阻等电学性能的同时，降低了器件的转移电容，增强了器件的动态性能，降低了屏蔽栅功率MOSFET器件的开关损耗。
基于上述方法的进一步改进，屏蔽栅功率MOSFET器件的制备方法还包括如下步骤：
将所述在半导体衬底下方制备漏电极步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞，同时制备多个原胞，得到所述屏蔽栅功率MOSFET器件的导通区结构。
上述进一步改进方案的有益效果是：通过上述工艺步骤，可快速、方便地获得具有多个原胞的屏蔽栅功率MOSFET器件。
进一步，所述在沟槽内部由下至上依次制备下屏蔽电极、上屏蔽电极、沟槽栅电极，形成沟道区和漂移区，包括如下步骤：
在沟槽内表面淀积预设厚度的介质层一；
在沟槽底部的介质层一上淀积第二导电类型材料，获得下屏蔽电极；
在所述下屏蔽电极上淀积介质层二，至沟槽中上部位置；
在所述介质层二上淀积第二导电类型材料，获得上屏蔽电极；
在所述上屏蔽电极上淀积介质层三，在所述介质层三顶部的沟槽侧面热生长一层新的介质层，作为栅介质层；
在所述介质层三和沟槽两侧上表面上淀积第二导电类型材料，通过回刻获得沟槽栅电极，在所述沟槽栅电极两侧进行离子注入形成沟道区，在沟道区下方形成漂移区；所述沟道区位于所述沟槽栅电极两侧对称设置，由所述第一导电类型的外延层上的第二导电类型阱区组成；所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成。
上述进一步改进方案的有益效果是：上述工艺步骤设置是发明人经过大量试验总结出的经验，直接应用能够缩短设计周期和成本。上述工艺步骤与现有工艺步骤兼容，容易实现批量生产。
进一步，所述在沟道区上方制备源电极，在半导体衬底下方制备漏电极，包括如下步骤：
在沟槽栅电极上淀积介质层四，保证所述介质层四完全覆盖所述沟槽栅电极，但不完全覆盖沟道区；
在介质层四和沟道区上表面淀积正面金属层，通过所述正面金属层引出源电极；
在半导体衬底下方淀积背面金属层，通过所述背面金属层引出漏电极。
上述进一步改进方案的有益效果是：上述工艺步骤设置是发明人经过大量试验总结出的经验，直接应用能够缩短设计周期和成本。上述工艺步骤与现有工艺兼容，容易实现批量生产。
进一步，所述介质层一、二、三、四采用二氧化硅或氮化硅材料中的至少一种；
所述介质层一、二、四采用化学气相沉积工艺制备；
所述介质层三采用热氧化工艺制备。
上述进一步改进方案的有益效果是：上述工艺步骤设置是发明人经过大量试验总结出的经验，直接应用能够缩短设计周期和成本。热氧化工艺形成的介质层可靠性更好，致密度更高。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为本发明实施例1屏蔽栅功率MOSFET器件结构示意图；
图2为本发明实施例1电极布设位置示意图；
图3为本发明实施例2屏蔽栅功率MOSFET器件结构示意图；
图4为本发明实施例2多个原胞形成的屏蔽栅功率MOSFET器件；
图5为本发明实施例4工艺过程示意图；
图6为本发明实施例4屏蔽栅功率MOSFET器件的三维示意图。
附图标记：
100-漏电极(背面金属层)；101-第一导电类型的外延层；102-介质层；103-下屏蔽电极；104-上屏蔽电极；105-栅介质层；106-沟槽栅电极；107-沟道区；108-源区；109-接触孔；110-介质层四；111-源电极(正面金属层)。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
实施例1
本发明的一个具体实施例，公开了一种屏蔽栅功率MOSFET器件，如图1所示，其导通区包括若干个周期性排列的原胞，每个所述原胞的栅极结构均包括沟槽、上屏蔽电极104、下屏蔽电极103和沟槽栅电极106。
沟槽，设置于半导体衬底上的第一导电类型的外延层101中。
下屏蔽电极103、上屏蔽电极104、沟槽栅电极106由下至上依次设置于所述沟槽中。
下屏蔽电极103、上屏蔽电极104、沟槽栅电极106均采用第二导电类型材料，彼此之间通过介质层102隔离。下屏蔽电极103、上屏蔽电极104、沟槽栅电极106与沟槽侧面之间也通过介质层102隔离。
每个所述原胞的栅极结构还包括沟道区107、漂移区，二者结构独立。其中，沟道区107设置于所述沟槽栅电极106两侧，由所述第一导电类型的外延层101上的第二导电类型阱区组成。漂移区，设置于所述沟道区107下方，由从所述沟道区107底部至半导体衬底之间的第一导电类型的外延层101组成。
沟槽栅电极106、源电极111、漏电极100布设方式如图2所示。实施时，在栅电极加一定电压，达到阈值电压时，沟道区107会形成沟道，此时在漏极施加电压时，源漏级之间就会有电流通过，器件导通。
与现有技术相比，本实施例提供的屏蔽栅功率MOSFET器件在不影响该器件其他电学性能的同时，可以大大减小器件的转移电容。理由是转移电容大小主要由栅电极和漏电极重叠区域的面积大小决定，因此，在栅极底部添加屏蔽层(主要是上屏蔽电极)，可以有效降低栅漏重叠面积，进而减小转移电容。另一方面，大量试验表明，击穿电压的大小主要由下屏蔽电极的长度决定，因此还设计了下屏蔽电极。传统结构的耗尽区只在一维方向延伸，本实施例器件电荷平衡结构的耗尽区通过在二维方向的延伸增强了电压阻断能力，提高了器件的击穿电压。因此，屏蔽栅功率MOSFET器件拥有更高的抗漏极电压振荡对栅极影响的能力，且工艺流程简单，具有广阔的应用前景。
实施例2
在实施例1所述屏蔽栅功率MOSFET器件的基础上进行优化，如图3所示，下屏蔽电极103的设置方向为竖向，上屏蔽电极104的设置方向为横向；上屏蔽电极104的厚度为下屏蔽电极103厚度的2％～10％，上屏蔽电极104的宽度为下屏蔽电极103宽度的4～8倍；上屏蔽电极104的宽度为沟槽宽度的96％～98％；沟槽栅电极106的宽度为所述沟槽宽度的90％～99％。下屏蔽电极由较厚的介质层包覆，能够充分起到电荷平衡的作用；上屏蔽栅电极的厚度较薄，且宽度与沟槽栅电极的宽度相近，能够充分起到屏蔽转移电容的作用。击穿电压的大小主要由下屏蔽电极的长度决定，因此要尽可能不影响下屏蔽电极的长度，上屏蔽电极尽可能薄。
为了提高工艺制备效率，可以将下屏蔽电极103、上屏蔽电极104、沟槽栅电极106均沿沟槽中轴线轴对称设置，使其在工艺上易于实现，降低制作成本。
MOSFET器件还需将栅极、源极和漏极引出；优选地，每个原胞的源电极111设置于沟道区107上方，与所述沟道区107表面接触，通过所述源电极引出MOSFET器件的源极。每个原胞的漏电极100设置于半导体衬底下方，与所述半导体衬底表面接触，通过所述漏电极引出MOSFET器件的漏极。实际操作时，沟槽栅电极有一部分未覆盖正面金属层(图3的纵向方向上)，而裸露在空气中，通过所述裸露的正面金属层部分引出MOSFET器件的栅极。所述源电极111和漏电极100都采用金属材料，例如铜或者铝。多个原胞形成的屏蔽栅功率MOSFET器件如图4所示。
可选地，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；即可通过选择不同导电类型得到不同类型的屏蔽栅功率MOSFET器件；当第一导电类型为N型，第二导电类型为P型，得到的屏蔽栅功率MOSFET器件为PNP型器件；当第一导电类型为P型，第二导电类型为N型，得到的屏蔽栅功率MOSFET器件为NPN型器件。
优选地，所述半导体衬底可采用硅或碳化硅材料中的至少一种。所述第一导电类型的外延层101可采用硅外延层。
优选地，下屏蔽电极103、上屏蔽电极104、沟槽栅电极106采用金属钨硅或多晶硅中的至少一种。下屏蔽电极103、上屏蔽电极104、沟槽栅电极106采用同种材料，并呈轴线对称设置。优选地，介质层102采用二氧化硅、氮化硅材料中的至少一种。
优选地，下屏蔽电极103的厚度远大于所述上屏蔽电极104的厚度，所述上屏蔽电极104的厚度稍大于设置于上屏蔽电极104和沟槽栅电极106之间的介质层(栅介质层105)厚度。
优选地，本实施例还提供了一种原胞的优化选择参数，沟槽宽度为2.6～2.8μm，第一导电类型的外延层101厚度为16～18μm，下屏蔽电极103的厚度为5～6μm，宽度为0.4～0.6μm，上屏蔽电极104的厚度为0.2～0.5μm，宽度为2.6～2.8μm，上屏蔽电极104和沟槽内侧之间的介质层(栅介质层105)厚度为50～100nm，所述沟槽栅电极106的厚度为0.5～0.6μm，宽度为2.6～2.8μm，与沟槽宽度相同。
实施时，上述尺寸的屏蔽栅功率MOSFET器件的击穿电压为200V左右。屏蔽栅功率MOSFET器件在反向偏置状态下，下屏蔽电极103通过介质层102对漂移区进行横向耗尽，并实现所述屏蔽栅功率MOSFET器件耐压能力的提高。在屏蔽栅功率MOSFET器件的耐压要求确定的条件下，通过较薄的上屏蔽电极104可以大大减少转移电容，从而减少器件的开关损耗。
与实施例1相比，本实施例提供的屏蔽栅功率MOSFET器件的下屏蔽电极103由较厚的介质层102包覆，能够充分起到电荷平衡的作用，上屏蔽电极104的厚度较薄，宽度与沟槽栅电极106宽度相近，能够起到屏蔽转移电容的作用，在满足器件的耐压要求的条件下降低转移电容，从而提高开关速度，减小瞬态功率消耗。
实施例3
本发明的另一个具体实施例，公开了一种制备实施例1所述屏蔽栅功率MOSFET器件的制备方法，包括如下步骤：
S1.在半导体衬底上淀积第一导电类型的外延层101，在所述外延层上制备沟槽；
S2.在所述沟槽内部由下至上依次制备下屏蔽电极103、上屏蔽电极104、沟槽栅电极106，形成沟道区107和漂移区；
S3.在所述沟道区107上方制备源电极111，在所述半导体衬底下方制备漏电极100。
与现有技术相比，本实施例提供的制备方法获得的屏蔽栅功率MOSFET器件在不影响该器件其他电学性能的同时，可以大大减小器件的转移电容。理由是转移电容大小主要由栅电极和漏电极重叠区域的面积大小决定，因此，在栅极底部添加屏蔽层(主要是上屏蔽电极)，可以有效降低栅漏重叠面积，进而减小转移电容。另一方面，大量试验表明，击穿电压的大小主要由下屏蔽电极的长度决定，因此还设计了下屏蔽电极。传统结构的耗尽区只在一维方向延伸，本实施例器件电荷平衡结构的耗尽区通过在二维方向的延伸增强了电压阻断能力，提高了器件的击穿电压。因此，屏蔽栅功率MOSFET器件拥有更高的抗漏极电压振荡对栅极影响的能力，且工艺流程简单，具有广阔的应用前景。制备方法简单，与现有工艺兼容，可批量制造。
实施例4
在实施例3的基础上进行进一步优化，公开了一种实施例2所述屏蔽栅功率MOSFET器件的制备方法，该屏蔽栅功率MOSFET器件的制备方法还包括如下步骤：
S4.将所述在半导体衬底下方制备漏电极100步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞，同时制备多个原胞，得到所述屏蔽栅功率MOSFET器件的导通区结构。
优选地，步骤S1可进一步包括如下步骤：
S11.在半导体衬底上淀积第一导电类型的外延层101；
S12.采用光刻刻蚀工艺在所述外延层上制备宽度与栅电极宽度相近(稍大)的沟槽。所述沟槽底部与半导体衬底之间通过第一导电类型的外延层101隔离。
优选地，步骤S2可进一步划分为如下步骤：
S21.在沟槽内表面淀积预设厚度的介质层一。具体地，在沟槽底部以及侧面淀积预设厚度的介质层一。具体实施时，若淀积结果不符合预设要求的情况下，可以利用回刻工艺刻蚀掉多余的介质层一。
S22.在沟槽底部的介质层一上淀积第二导电类型材料，获得下屏蔽电极103。具体实施时，当淀积结果不符合预设要求的情况下，可以利用回刻工艺刻蚀掉多余的介质层一和第二导电类型材料。
S23.在所述下屏蔽电极103上淀积介质层二，至沟槽中上部位置。
S24.在所述介质层二上淀积第二导电类型材料，获得上屏蔽电极104。优选地，当淀积结果不符合预设要求的情况下，利用回刻工艺刻蚀掉多余的介质层二和第二导电类型材料。
S25.在所述上屏蔽电极104上淀积介质层三，在所述介质层三顶部的沟槽侧面热生长一层新的介质层，作为栅介质层105。优选地，当淀积结果不符合预设要求的情况下，可利用回刻工艺刻蚀掉多余的介质层三，使得介质层三刻蚀至稍深于设定的阱区位置，然后，在介质层三顶部的所述沟槽侧面热生长一层新的氧化层，形成栅介质层105。栅介质层105的厚度为50nm～80nm。
S26.在所述介质层三和沟槽两侧上表面上淀积第二导电类型材料，通过回刻获得沟槽栅电极106，在所述沟槽栅电极106两侧进行离子注入形成沟道区107，在沟道区107下方形成漂移区；所述沟道区107位于所述沟槽栅电极106两侧对称设置，由所述第一导电类型的外延层101上的第二导电类型阱区组成；所述漂移区由从所述沟道区107底部至半导体衬底之间的第一导电类型的外延层101组成。
下屏蔽电极103的厚度远大于所述上屏蔽电极104的厚度，所述上屏蔽电极104的厚度稍大于设置于上屏蔽电极104和沟槽栅电极106之间的介质层厚度。理由是下屏蔽电极103通过所述屏蔽介质层主要实现对漂移区的横向耗尽，上屏蔽电极104主要实现屏蔽转移电容，因而所述下屏蔽电极103的介质层厚度要远大于所述上屏蔽电极104，所述上屏蔽电极104的介质层要稍厚于栅介质层105，且所述上屏蔽电极104的厚度要尽可能的薄。
优选地，介质层一、二、三、四采用二氧化硅或氮化硅材料中的至少一种。介质层一、二、四采用化学气相沉积工艺制备。介质层三采用热氧化工艺制备。
优选地，步骤S3可进一步划分为如下步骤：
S31.在沟槽栅电极106上淀积介质层四110，保证所述介质层四110完全覆盖所述沟槽栅电极106，但不完全覆盖沟道区107。
S32.在介质层四110和沟道区107上表面淀积正面金属层，通过所述正面金属层引出源电极111。在源区位置利用干刻的方式形成接触孔109，本领域技术人员能够理解，不再赘述。
S33.在半导体衬底下方淀积背面金属层，通过所述背面金属层引出漏电极100。
沟槽栅电极106侧面覆盖的沟道区107的表面形成沟道，在沟道中形成源区108。正面金属层通过接触孔109和源区108接触引出源电极111。在半导体衬底的背面通过背面金属层引出漏电极100。优选地，当第一导电类型为P型(磷)，沟道区选择注入硼(B)，源区注入砷(As)；当第一导电类型为N型(硼)，沟道区选择注入磷(P)，源区注入二氟化硼(B)。
优选地，沟槽宽度为2.6～2.8μm，第一导电类型的外延层101厚度为16～18μm，下屏蔽电极103的厚度为5～6μm，宽度为0.4～0.6μm，上屏蔽电极104的厚度为0.2～0.5μm，宽度为2.6～2.8μm，上屏蔽电极104和沟槽内侧之间的介质层(栅介质层105)厚度为50～100nm，所述沟槽栅电极106的厚度为0.5～0.6μm，宽度为2.6～2.8μm，与沟槽宽度相近。
上述制备方法的工艺过程如图4所示，工艺的先后顺序为从左到右，从上到下。获得的屏蔽栅功率MOSFET器件如图5所示。
与实施例3相比，实施例提供的制备方法获得的屏蔽栅功率MOSFET器件下屏蔽电极103由较厚的介质层102包覆，能够充分起到电荷平衡的作用，上屏蔽电极104的厚度较薄，宽度与沟槽栅电极106宽度相近，能够起到屏蔽转移电容的作用，在满足器件的耐压要求的条件下降低转移电容，从而提高开关速度，减小瞬态功率消耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种屏蔽栅功率MOSFET器件，其特征在于，其导通区包括若干个周期性排列的原胞，每个所述原胞的栅极结构均包括沟槽、上屏蔽电极、下屏蔽电极和沟槽栅电极；其中，
所述沟槽，设置于半导体衬底上的第一导电类型的外延层中；
所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极由下至上依次设置于所述沟槽中；
所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极均采用第二导电类型材料，彼此之间通过介质层隔离；所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极均沿沟槽中轴线轴对称设置；并且，
所述下屏蔽电极的设置方向为竖向，所述上屏蔽电极的设置方向为横向；所述上屏蔽电极的厚度为所述下屏蔽电极厚度的2％～10％，所述上屏蔽电极的宽度为所述下屏蔽电极宽度的4～8倍；所述上屏蔽电极的宽度为所述沟槽宽度的96％～98％；所述沟槽栅电极的宽度为所述沟槽宽度的90％～99％。
2.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征在于，每个原胞的源电极设置于沟道区上方，与所述沟道区表面接触；所述沟道区设置于所述沟槽栅电极两侧，由所述第一导电类型的外延层上的第二导电类型阱区组成；
每个原胞的漏电极设置于半导体衬底下方，与所述半导体衬底表面接触。
3.根据权利要求1或2所述的屏蔽栅功率MOSFET器件，其特征在于，所述半导体衬底采用硅或碳化硅材料中的至少一种；
所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；
所述下屏蔽电极、上屏蔽电极、沟槽栅电极采用多晶硅材料；
所述介质层采用二氧化硅、氮化硅材料中的至少一种。
4.根据权利要求3所述的屏蔽栅功率MOSFET器件，其特征在于，所述第一导电类型的外延层厚度为16～18μm，所述沟槽宽度为2.6～2.8μm，所述下屏蔽电极的厚度为5～6μm，宽度为0.4～0.6μm，所述上屏蔽电极的厚度为0.2～0.5μm，宽度为2.6～2.8μm，所述上屏蔽电极和沟槽内侧之间的介质层宽度为50～100nm，所述沟槽栅电极的厚度为0.5～0.6μm，宽度为2.6～2.8μm。
5.一种屏蔽栅功率MOSFET器件的制备方法，其特征在于，包括如下步骤：
在半导体衬底上淀积第一导电类型的外延层，在所述外延层上制备沟槽；
在所述沟槽内部由下至上依次制备下屏蔽电极、上屏蔽电极、沟槽栅电极，形成沟道区和漂移区；所述沟道区设置于所述沟槽栅电极两侧，由所述第一导电类型的外延层上的第二导电类型阱区组成；所述漂移区设置于所述沟道区下方，由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；所述下屏蔽电极、所述上屏蔽电极、所述沟槽栅电极均沿沟槽中轴线轴对称设置；并且，所述下屏蔽电极的设置方向为竖向，所述上屏蔽电极的设置方向为横向；所述上屏蔽电极的厚度为所述下屏蔽电极厚度的2％～10％，所述上屏蔽电极的宽度为所述下屏蔽电极宽度的4～8倍；所述上屏蔽电极的宽度为所述沟槽宽度的96％～98％；所述沟槽栅电极的宽度为所述沟槽宽度的90％～99％；
在所述沟道区上方制备源电极，在所述半导体衬底下方制备漏电极。
6.根据权利要求5所述的屏蔽栅功率MOSFET器件的制备方法，其特征在于，还包括如下步骤：
将所述在半导体衬底下方制备漏电极步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞，同时制备多个原胞，得到所述屏蔽栅功率MOSFET器件的导通区结构。
7.根据权利要求5或6所述的屏蔽栅功率MOSFET器件的制备方法，其特征在于，所述在沟槽内部由下至上依次制备下屏蔽电极、上屏蔽电极、沟槽栅电极，形成沟道区和漂移区，包括如下步骤：
在沟槽内表面淀积预设厚度的介质层一；
在沟槽底部的介质层一上淀积第二导电类型材料，获得下屏蔽电极；
在所述下屏蔽电极上淀积介质层二，至沟槽中上部位置；
在所述介质层二上淀积第二导电类型材料，获得上屏蔽电极；
在所述上屏蔽电极上淀积介质层三，在所述介质层三顶部的沟槽侧面热生长一层新的介质层，作为栅介质层；
在所述介质层三和沟槽两侧上表面上淀积第二导电类型材料，通过回刻获得沟槽栅电极，在所述沟槽栅电极两侧进行离子注入形成沟道区，在沟道区下方形成漂移区；所述沟道区位于所述沟槽栅电极两侧对称设置，由所述第一导电类型的外延层上的第二导电类型阱区组成；所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成。
8.根据权利要求7所述的屏蔽栅功率MOSFET器件的制备方法，其特征在于，所述在沟道区上方制备源电极，在半导体衬底下方制备漏电极，包括如下步骤：
在沟槽栅电极上淀积介质层四，保证所述介质层四完全覆盖所述沟槽栅电极，但不完全覆盖沟道区；
在介质层四和沟道区上表面淀积正面金属层，通过所述正面金属层引出源电极；
在半导体衬底下方淀积背面金属层，通过所述背面金属层引出漏电极。
9.根据权利要求8所述的屏蔽栅功率MOSFET器件的制备方法，其特征在于，所述介质层一、二、三、四采用二氧化硅或氮化硅材料中的至少一种；
所述介质层一、二、四采用化学气相沉积工艺制备；
所述介质层三采用热氧化工艺制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910385770.5A CN110098257B (zh) | 2019-05-09 | 2019-05-09 | 一种屏蔽栅功率mosfet器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910385770.5A CN110098257B (zh) | 2019-05-09 | 2019-05-09 | 一种屏蔽栅功率mosfet器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110098257A CN110098257A (zh) | 2019-08-06 |
| CN110098257B true CN110098257B (zh) | 2020-11-27 |
Family
ID=67447538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910385770.5A Active CN110098257B (zh) | 2019-05-09 | 2019-05-09 | 一种屏蔽栅功率mosfet器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110098257B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111933710B (zh) * | 2020-08-03 | 2023-04-07 | 株洲中车时代半导体有限公司 | 碳化硅器件的元胞结构、其制备方法及碳化硅器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847880A (zh) * | 2017-01-23 | 2017-06-13 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体器件及其制备方法 |
| CN109119468A (zh) * | 2018-08-29 | 2019-01-01 | 电子科技大学 | 一种屏蔽栅dmos器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102156130B1 (ko) * | 2014-04-10 | 2020-09-15 | 삼성전자주식회사 | 반도체 소자 형성 방법 |
| CN108257869A (zh) * | 2016-12-28 | 2018-07-06 | 中航（重庆）微电子有限公司 | 屏蔽栅沟槽mosfet的制备方法 |
-
2019
- 2019-05-09 CN CN201910385770.5A patent/CN110098257B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847880A (zh) * | 2017-01-23 | 2017-06-13 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体器件及其制备方法 |
| CN109119468A (zh) * | 2018-08-29 | 2019-01-01 | 电子科技大学 | 一种屏蔽栅dmos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110098257A (zh) | 2019-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105914230A (zh) | 一种超低功耗半导体功率器件及制备方法 | |
| CN109065621A (zh) | 一种绝缘栅双极晶体管及其制备方法 | |
| CN116110944A (zh) | 一种基于Resurf效应的屏蔽栅沟槽型MOSFET器件及其制备方法 | |
| CN114823872A (zh) | 一种全隔离衬底耐压功率半导体器件及其制造方法 | |
| CN114496761B (zh) | 一种圆形栅纵向mosfet功率器件的制造方法 | |
| CN105895671A (zh) | 超低功耗半导体功率器件及制备方法 | |
| CN110098257B (zh) | 一种屏蔽栅功率mosfet器件及其制备方法 | |
| CN108336133B (zh) | 一种碳化硅绝缘栅双极型晶体管及其制作方法 | |
| CN105957893A (zh) | 屏蔽栅功率mosfet及其制造方法 | |
| CN106158927A (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN219286406U (zh) | 高静电防护能力的分离栅mosfet器件 | |
| CN207474468U (zh) | 一种具有渐变氧化层的屏蔽栅mos结构 | |
| CN208045509U (zh) | 低漏电流深沟槽功率mos器件 | |
| CN103022155A (zh) | 一种沟槽mos结构肖特基二极管及其制备方法 | |
| CN205564757U (zh) | 一种超低功耗半导体功率器件 | |
| CN111916497B (zh) | 一种具有浮空电极的屏蔽栅功率mosfet及其制造方法 | |
| CN110047935B (zh) | 一种双分裂栅功率mosfet器件及其制备方法 | |
| CN104600119A (zh) | 能实现电流双向流通的功率mosfet器件及其制造方法 | |
| CN110085666B (zh) | 一种具有屏蔽层的屏蔽栅mosfet器件及其制备方法 | |
| CN209626226U (zh) | 一种新型屏蔽栅功率mos的器件 | |
| CN204375757U (zh) | 能实现电流双向流通的功率mosfet器件 | |
| CN207925474U (zh) | 一种具有渐变深槽的屏蔽栅mos结构 | |
| CN105428316B (zh) | 金属氧化物半导体场效应管及其制造方法 | |
| CN110676312A (zh) | 具有阶梯型氧化层的屏蔽栅mos器件终端结构及制作方法 | |
| CN113130628B (zh) | 一种鲁棒性高的半导体装置及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |