CN110047935B - 一种双分裂栅功率mosfet器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种双分裂栅功率MOSFET器件及其制备方法，属于功率半导体器件技术领域，解决了现有技术无法实现在不增加导通电阻的情况下提高击穿电压的问题。一种双分裂栅功率MOSFET器件，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极、浮空电极、沟槽栅电极和源极；其中，所述沟槽，设置于半导体衬底上的第一导电类型的外延层中；所述屏蔽电极、浮空电极和沟槽栅电极由下至上依次平行设置于所述沟槽中，彼此之间通过介质层隔离；所述屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料；所述屏蔽电极与所述源极电位连接。本发明中的MOSFET器件能够在不增加导通电阻的情况下提高击穿电压。

Description

一种双分裂栅功率MOSFET器件及其制备方法
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种双分裂栅功率MOSFET器件及其制备方法。
背景技术
随着电力电子系统的发展，功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)器件由于其优异的性能扮演的角色越来越重要，成为微电子领域中不可替代的重要器件之一。
击穿电压和导通电阻是功率MOSFET器件两个重要的指标。但是提高击穿的同时，导通电阻也会相应的提高，成为阻碍功率MOSFET发展的一个难题。因此，很多新的结构不断被设计出来。陈星弼院士提出一种N和P柱交替的超结结构，采用电荷平衡的原理，第一次打破了硅限理论，但是这种结构存在一个问题，就是N柱和P柱的相互扩散污染，制造工艺难度较大。且一般应用于高压领域。在中低压领域B.J.Baliga于1997年报道了一种利用电荷平衡效应来降低导通电阻的电荷耦合功率MOSFET。这种器件结构突破了“硅限”，但其栅漏电容较大，进而影响了器件的性能。为了弥补这个不足，研究人员对这种结构进行了改进，并把这种改进的结构称为沟槽有源极的CC结构，也有人称为分裂栅沟槽MOSFET。然而这种结构的漂移区电场分布并没有超结的理想。因此如何调节沟槽内电场的分布，进而在不增加导通电阻的情况下提高击穿电压成为一个急需要解决的问题。
发明内容
鉴于上述的分析，本发明旨在提供一种双分裂栅功率MOSFET器件及其制备方法，用以解决现有技术无法实现在不增加导通电阻的情况下提高击穿电压的问题。
本发明的目的主要是通过以下技术方案实现的：
一种双分裂栅功率MOSFET器件，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极、浮空电极、沟槽栅电极和源极；其中，
所述沟槽，设置于半导体衬底上的第一导电类型的外延层中；
所述屏蔽电极、浮空电极和沟槽栅电极由下至上依次平行设置于所述沟槽中，彼此之间通过介质层隔离；所述屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料；
所述屏蔽电极与所述源极电位连接。
在上述方案的基础上，本发明还做了如下改进：
进一步，所述浮空电极与所述屏蔽电极的厚度比为1～30。
进一步，所述屏蔽电极、浮空电极、沟槽栅电极均沿沟槽中轴线轴对称设置；并且，所述浮空电极的厚度为5～5.5μm，宽度为1.2～1.6μm；所述屏蔽电极的厚度为0.15～0.3μm，宽度为1～1.2μm。
进一步，所述浮空电极与所述屏蔽电极之间的介质层厚度为1.0～1.2μm；所述屏蔽电极与所述沟槽底部之间的介质层厚度为1.0～1.2μm。
进一步，所述第一导电类型的外延层厚度为16～18μm，所述沟槽的宽度为2.6～2.8μm、深度为7～9um，所述沟槽栅电极和沟槽内侧之间的介质层厚度为50～100nm，所述沟槽栅电极的厚度为0.5～0.6μm，宽度为2.6～2.8μm。
本发明还提供了一种双分裂栅功率MOSFET器件的制备方法，步骤如下：
在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；
在所述沟槽内部依次平行制备屏蔽电极、浮空电极，所述屏蔽电极位于所述沟槽的下部，所述浮空电极位于所述沟槽的中上部，彼此之间通过介质层隔离；
在所述沟槽顶部制备沟槽栅电极；
所述屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料。
在上述方案的基础上，本发明还做了如下改进：
进一步，在所述沟槽两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；
在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触。
进一步，所述在所述沟槽内部依次制备屏蔽电极、浮空电极，在所述沟槽顶部制备沟槽栅电极，包括：
在所述沟槽的侧壁和底部沉积预设厚度介质层一；
在介质层一上沉积第二导电类型材料，并回刻至所述沟槽的下部，形成屏蔽电极；
在沟槽内沉积介质层二，在所述介质层二表面沉积第二导电类型材料，并回刻至所述沟槽的中上部，形成浮空电极；其中，所述介质层二的厚度大于所述屏蔽电极的厚度；
在所述浮空电极表面沉积介质层三，并回刻至深于阱区的位置；
在所述介质层三顶部的所述沟槽侧面热氧化生长一层介质层四，形成栅介质层；
在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述介质层四和所述浮空电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层进一步，从所述源区引出源极，所述源极与所述屏蔽电极电位连接。
进一步，所述介质层一、二、三、四为二氧化硅或氮化硅材料中的一种，所述介质层一、二、三采用化学气相沉积工艺制备，所述介质层四采用热氧化工艺制备。
本发明有益效果如下：
本发明提供的双分裂栅功率MOSFET器件中，屏蔽电极通过介质层实现对漂移区的横向耗尽，使得现MOSFET的耐压能力提高，起到了电荷平衡的作用；同时，利用浮空电极调节槽内电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压。并通过进一步优化参数，达到了更优的性能。本发明还提供了一种双分裂栅功率MOSFET器件的制备方法，通过该方法得到的MOSFET器件均能实现上述功能；同时，本发明中的制备工艺步骤的直接应用，能够有效缩短设计周期和成本，提高生产效率。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书、权利要求书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为本发明实施例1中双分裂栅功率MOSFET器件结构示意图；
图2为本发明实施例1中多个原胞形成的双分裂栅功率MOSFET器件结构示意图；
图3为本发明实施例2中双分裂栅功率MOSFET器件的制备方法流程图。
附图标记：
101-第一导电类型的外延层；102-屏蔽介质层；103-屏蔽电极；104-浮空电极；105-栅介质层；106-沟槽栅电极；107-沟道区；108-源区；109接触孔；110-层间层；111-正面金属层。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
实施例1
本发明的一个具体实施例，公开了一种双分裂栅功率MOSFET器件，如图1所示，其导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极103、浮空电极104、沟槽栅电极106和源极；其中，沟槽设置于半导体衬底上的第一导电类型的外延层中；屏蔽电极、浮空电极和沟槽栅电极由下至上依次平行设置于沟槽中，彼此之间通过介质层隔离；屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料；屏蔽电极与源极电位连接。
与现有技术相比，在本实施例提供的双分裂栅功率MOSFET器件中，屏蔽电极与源极电位连接，通过介质层实现对漂移区的横向耗尽，使得现MOSFET的耐压能力提高，起到了电荷平衡的作用；同时，浮空电极在电场中可以看做等势体，浮空电极表面的电势是相等的，电场线均垂直于浮空电极的表面，因而可以调整漂移区的电场分布，在不增加通态电阻的情况下进一步提高器件的击穿电压。
大量的试验表明，浮空电极与屏蔽电极的长度比与器件调节电场分布的能力在一定范围内成正比，拥有较长的浮空电极的器件对电场的调节能力更强。为更好地调节电场分布，将浮空电极与屏蔽电极的厚度比设置在1～30范围内。考虑到实际应用过程中MOSFET原胞尺寸的限制，以及目前对芯片的小型化要求越来越高，为了降低硬件成本，以较小的芯片面积达到预期效果，并实现更好地调节电场分布的目的，本实施例还给出了具体的优化选择参数，具体为：浮空电极的厚度为5～5.5μm，宽度为1.2～1.6μm；屏蔽电极的厚度为0.15～0.3μm，宽度为1～1.2μm。浮空电极与屏蔽电极之间的介质层厚度为1.0～1.2μm；屏蔽电极与沟槽底部之间的介质层厚度为1.0～1.2μm。还给出了以下优选参数的范围：第一导电类型的外延层厚度为16～18μm，所述沟槽的宽度为2.6～2.8μm、深度为7～9um，所述沟槽栅电极和沟槽内侧之间的介质层厚度为50～100nm，所述沟槽栅电极的厚度为0.5～0.6μm，宽度为2.6～2.8μm。经过大量实验表明，按照以上参数设置的MOSFET，具备更优的电场调节能力，MOSFET器件的耐压能力也有进一步提高。
优选地，每个原胞还包括沟道区107、漂移区、第一导电类型的源区108；其中，沟道区对称设置于沟槽栅电极两侧，由外延层上经离子注入形成的第二导电类型阱区组成，阱区位于外延层中；漂移区设置于沟道区下方，由从沟道区底部至半导体衬底之间的第一导电类型的外延层组成；在MOSFET为反向偏置状态下，所述屏蔽电极通过屏蔽介质层对漂移区进行横向耗尽，并实现该分裂栅功率MOSFET器件耐压能力的提高。源区设置于沟道区上方并与沟道区表面接触；源区位于所述第三外延层中。
可选地，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；即可通过选择不同导电类型得到不同类型的屏蔽栅功率MOSFET器件；当第一导电类型为N型，第二导电类型为P型，得到的屏蔽栅功率MOSFET器件为N型器件；当第一导电类型为P型，第二导电类型为N型，得到的屏蔽栅功率MOSFET器件为P型器件。
优选地，所述半导体衬底可采用硅材料中的至少一种。所述第一导电类型的外延层可采用硅外延层。屏蔽电极、沟槽栅电极采用金属钨硅或多晶硅中的至少一种。优选地，介质层采用氧化物、碳化硅材料中的至少一种。
优选地，本实施还给出了两种优选的材料设置方式，具体为：
(1)衬底选择As砷，外延层为P型(磷)，沟道区选择注入的离子为硼(B)，源区选择注入的离子为砷(As)；(2)衬底和外延层选择硼(B)，沟道区选择注入的离子为磷(P)，源区选择注入的离子为二氧化硼(BF2)。上述关于导电类型以及电极材料的设置是经过大量试验总结得到的，将其直接应用能够缩短器件设计周期和成本。
优选地，所述MOSFET器件还包括层间层、正面金属层和背面金属层；其中，利用层间层将所有原胞覆盖，并在所述层间层中设置接触孔(未示出)；在层间层上设置正面金属层，正面金属层通过层间层中的接触孔与所有原胞的源区接触，并统一引出所有原胞的源极；在半导体衬底背面设置背面金属层(未示出)，形成各原胞的漏区，通过背面金属层统一引出所有原胞的漏极，从而节省加工工序和成本。每个原胞的屏蔽电极通过版图排布实现与该原胞内源极的电位连接。此外，MOSFET器件还需将栅极引出，实际操作时，沟槽栅电极有一部分未覆盖正面金属层，而裸露在空气中，通过所述裸露的正面金属层部分引出MOSFET器件的栅极。多个原胞形成的MOSFET器件如图2所示。实施时，在栅极加一定电压，当达到阈值电压时，沟道区会形成沟道，此时在漏极施加电压，源漏极之间就会有电流通过，器件导通。
实施例2
本发明的另一个具体实施例，公开了一种制备实施例1所述双分裂栅功率MOSFET器件的方法，流程图如图3所示，步骤如下：
步骤S1：在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；考虑到芯片小型化要求，以较小的芯片面积达到预期效果，第一导电类型的外延层厚度优选为16～18μm；沟槽的宽度优选为2.6～2.8μm、深度为7～9um。
步骤S2：在沟槽内部依次平行制备屏蔽电极、浮空电极，屏蔽电极位于所述沟槽的下部，浮空电极位于所述沟槽的中上部；具体地：
步骤S21：在所述沟槽的侧壁和底部沉积预设厚度介质层一，形成屏蔽介质层；将屏蔽介质层的厚度优选设置为1.0～1.2μm，利用较厚的屏蔽介质层能够保证击穿电压达到预期值；具体实施时，在沟槽侧壁和底部沉积预设厚度的第一层介质材料，若沉积的第一层介质材料超过预设厚度，则利用回刻刻蚀掉多余的第一层介质材料，使其满足预设厚度。
步骤S22：在介质层一上沉积第二导电类型材料，并回刻至沟槽的下部，形成屏蔽电极；优选地，可将屏蔽电极的厚度设定为0.15～0.3μm，宽度为1～1.2μm。
步骤S23：在沟槽内沉积介质层二，在介质层二表面沉积第二导电类型材料，利用回刻刻蚀掉多余的介质层二和和第二导电类型材料，回刻至所述沟槽的中上部，形成浮空电极；其中，所述介质层二的厚度大于所述屏蔽电极的厚度；为保证屏蔽电极更够更好地实现其功能，需要用较厚的介质层将其覆盖，优选地，将介质层二的厚度设定为1.0～1.2μm，即，浮空电极与屏蔽电极之间的介质层厚度为1.0～1.2μm。设计浮空电极时的优选参数为：浮空电极的厚度为5～5.5μm，宽度为1.2～1.6μm。
步骤S24：在所述浮空电极表面沉积介质层三，并回刻至深于阱区的位置；在所述介质层三顶部的所述沟槽侧面热氧化生长一层介质层四，形成栅介质层；栅介质层的厚度优选为50～100nm。
步骤S3：在所述沟槽顶部制备沟槽栅电极，具体地：
在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述介质层四和所述浮空电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层。所述沟槽栅电极的厚度优选为0.5～0.6μm，宽度优选为2.6～2.8μm。
其中，屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料。
与现有技术相比，本实施例提供的制备方法获得的双分裂栅功率MOSFET器件在不影响该器件其他电学性能的同时，屏蔽电极通过介质层实现对漂移区的横向耗尽，使得现MOSFET的耐压能力提高，起到了电荷平衡的作用；同时，利用浮空电极调节槽内电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压。经过大量实验表明，按照以上参数设置的MOSFET，具备更优的电场调节能力，MOSFET器件的耐压能力也有进一步提高。将该工艺步骤直接应用能够缩短器件的制造周期和成本。
优选地，介质层一、二、三、四为二氧化硅或氮化硅材料中的一种。其中，所述介质层一、二、三均可称为屏蔽介质层，采用化学气相沉积工艺制备；而介质层四称为栅介质层，采用热氧化工艺制备。这种工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本；需要说明的是，本实施例中的栅极间隔离介质层亦称为屏蔽介质层。
优选地，分裂栅功率MOSFET器件的制备方法还包括如下步骤：
步骤S4：在所述沟槽两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；
步骤S5：在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
步骤S6：在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触。
优选地，采用步骤S1-S6，能够同时得到周期性排列的多个原胞，并获得分裂栅功率MOSFET器件的导通区结构。通过这种工艺步骤，可快速、方便地获得具有多个原胞的屏蔽栅功率MOSFET器件。
得到分裂栅功率MOSFET器件的导通区后，继续执行以下操作，得到整个分裂栅功率MOSFET器件：
步骤S7：在所述多个原胞结构上方覆盖层间层110，层间层中设有接触孔109；在层间层上设置正面金属层111；正面金属层通过层间层中的接触孔与所有原胞的源区接触，并统一引出所有原胞的源极；每个原胞的屏蔽电极通过版图排布实现与该原胞内源极的电位连接。
步骤S8：在半导体下方设置背面金属层，形成各原胞的漏区，通过背面金属层统一引出所有原胞的漏极。
此外，MOSFET器件还需将栅极引出，实际操作时，沟槽栅电极有一部分未覆盖正面金属层，而裸露在空气中，通过所述裸露的正面金属层部分引出MOSFET器件的栅极。
上述工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本。
上述器件实施例和方法实施例，基于相同的原理，其相关之处可相互借鉴，且能达到相同的技术效果。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种双分裂栅功率MOSFET器件，其特征在于，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极、浮空电极、沟槽栅电极和源极；其中，
所述沟槽，设置于半导体衬底上的第一导电类型的外延层中；
所述屏蔽电极、浮空电极和沟槽栅电极由下至上依次平行设置于所述沟槽中，彼此之间通过介质层隔离；所述屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料；
所述屏蔽电极与所述源极电位连接；
所述浮空电极与所述屏蔽电极的厚度比为1～30。
2.根据权利要求1项所述的双分裂栅功率MOSFET器件，其特征在于，所述屏蔽电极、浮空电极、沟槽栅电极均沿沟槽中轴线轴对称设置；并且，所述浮空电极的厚度为5～5.5μm，宽度为1.2～1.6μm；所述屏蔽电极的厚度为0.15～0.3μm，宽度为1～1.2μm。
3.根据权利要求1所述的双分裂栅功率MOSFET器件，其特征在于，所述浮空电极与所述屏蔽电极之间的介质层厚度为1.0～1.2μm；所述屏蔽电极与所述沟槽底部之间的介质层厚度为1.0～1.2μm。
4.根据权利要求1-3中任一项所述的双分裂栅功率MOSFET器件，其特征在于，所述第一导电类型的外延层厚度为16～18μm，所述沟槽的宽度为2.6～2.8μm、深度为7～9um，所述沟槽栅电极和沟槽内侧之间的介质层厚度为50～100nm，所述沟槽栅电极的厚度为0.5～0.6μm，宽度为2.6～2.8μm。
5.一种双分裂栅功率MOSFET器件的制备方法，其特征在于，步骤如下：
在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；
在所述沟槽内部依次平行制备屏蔽电极、浮空电极，所述屏蔽电极位于所述沟槽的下部，所述浮空电极位于所述沟槽的中上部，彼此之间通过介质层隔离；
在所述沟槽顶部制备沟槽栅电极；
所述屏蔽电极、浮空电极和沟槽栅电极均采用第二导电类型材料；
源极与所述屏蔽电极电位连接；
所述浮空电极与所述屏蔽电极的厚度比为1～30。
6.根据权利要求 5所述的双分裂栅功率MOSFET器件的制备方法，其特征在于，
在所述沟槽两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；
在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触。
7.根据权利要求6所述的双分裂栅功率MOSFET器件的制备方法，其特征在于，所述在所述沟槽内部依次制备屏蔽电极、浮空电极，在所述沟槽顶部制备沟槽栅电极，包括：
在所述沟槽的侧壁和底部沉积预设厚度介质层一；
在介质层一上沉积第二导电类型材料，并回刻至所述沟槽的下部，形成屏蔽电极；
在沟槽内沉积介质层二，在所述介质层二表面沉积第二导电类型材料，并回刻至所述沟槽的中上部，形成浮空电极；其中，所述介质层二的厚度大于所述屏蔽电极的厚度；
在所述浮空电极表面沉积介质层三，并回刻至深于阱区的位置；
在所述介质层三顶部的所述沟槽侧面热氧化生长一层介质层四，形成栅介质层；
在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述介质层四和所述浮空电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层。
8.根据权利要求6所述的双分裂栅功率MOSFET器件的制备方法，从所述源区引出源极。
9.根据权利要求7所述的双分裂栅功率MOSFET器件的制备方法，其特征在于，所述介质层一、二、三、四为二氧化硅或氮化硅材料中的一种，所述介质层一、二、三采用化学气相沉积工艺制备，所述介质层四采用热氧化工艺制备。
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