CN102468337B - 半导体器件 - Google Patents

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Abstract

根据本发明的超结半导体器件包括有源部分中的第一交替导电型层和包围有源部分的边缘端接部分中的第二交替导电型层，并且第二交替导电型层中的第二导电型区的宽度从有源部分的一侧的边缘向边缘端接部分的边缘以预定比率变窄，该第一交替导电型层在器件的导通状态中使电流流动且在器件的截止状态中维持偏压。根据本发明的超结半导体器件便于通过呈现高批量生产率的工艺来制造呈现出高击穿电压和击穿电压的高可靠性的其边缘端接部分。

Description

半导体器件
技术领域
本发明涉及具有超结结构的半导体器件，它呈现出高击穿电压和高电流性能，并且可应用于MOS型场效应晶体管(在下文中称为“MOSFET”)、绝缘栅双极晶体管(在下文中称为“IGBT”)和双极晶体管。在下文中，具有超结结构的半导体器件有时将称为“超结半导体器件”。
背景技术
在以下描述中，超结半导体器件是包括交替导电型层的半导体器件，该交替导电型层包括平行于半导体衬底的主表面反复相互邻接的柱状或层状p型区和柱状或层状n型区。换言之，交替导电型层是漂移层，它包括垂直于半导体衬底的主表面延伸的pn结。包括交替导电型层的漂移层在器件的导通状态中使电流流动且在器件的截止状态中维持偏压。
一般而言，半导体器件可归类成横向半导体器件和纵向半导体器件。在横向半导体器件中，在半导体衬底的一个主表面上形成其电极并且主电流沿着主表面流动。在纵向半导体器件中，其电极分布在半导体衬底的主表面上并且主电流在主表面上的电极之间流动。
在纵向半导体器件中，在器件的导通状态中漂移电流流动的方向与在器件的截止状态中耗尽层通过偏压扩展的方向相同。例如，通常的平面型n沟道纵向MOSFET中的高电阻率n-漂移层用作在MOSFET的导通状态中使漂移电流垂直流动且被耗尽以在MOSFET的截止状态中维持偏压的区域。
如果高电阻率n-漂移层中的电流路径短，则在MOSFET的导通状态中漂移电阻将是低的。因此，短电流路径对于降低MOSFET的实质导通状态电阻是有效的。然而，如果高电阻率n-漂移层中的电流路径短，则在MOSFET的截止状态中从p型基区和n-漂移层之间的pn结延伸的耗尽层扩展的宽度将是窄的，从而导致低击穿电压。为了获得具有高击穿电压的半导体器件，n-漂移层设为厚。厚n-漂移层不可避免地导致高导通电阻和损耗增加。换言之，存在导通电阻和击穿电压之间的折衷关系。众所周知，在诸如IGBT、双极晶体管和二极管之类的半导体器件中保持折衷关系。通常还在漂移电流流动的方向与耗尽层扩展的方向彼此不同的横向半导体器件中保持折衷关系。
解决折衷关系问题的一种方式是增加漂移层中的杂质浓度并且提供具有包括交替导电型层的超结结构的漂移层，该交替导电型层包括交替排列的n型半导体区和p型半导体区。超结半导体器件形成以上所述的交替导电型层的其漂移层以降低导通电阻并且在截止状态中快速地耗尽漂移层，从而进一步使耗尽的漂移层维持偏压。因此，超结半导体器件有助于改善以上描述的折衷关系。
超结半导体器件与通常的平面型n沟道纵向MOSFET的不同之处在于超结半导体器件中的漂移层不是一种导电类型的均匀层，而是包括柱状或层状n型漂移区和柱状或层状p型分隔区的交替导电型层，n型漂移区和p型分隔区平行于半导体衬底的主表面反复相互邻接以在其间形成pn结且垂直于半导体衬底的主表面延伸pn结。包括n型漂移区和p型分隔区的漂移层中的杂质浓度设置成高于呈现出几乎相等击穿电压的普通纵向MOSFET中的漂移区中的杂质浓度。n型漂移区和p型分隔区的宽度被控制成足够窄以通过较低偏压耗尽。
为了提供具有高击穿电压的半导体器件，必需形成圆形地包围有主电流流动的有源部分的边缘端接部分。如果未形成边缘端接部分，则由于漂移层的边缘区中的高电场击穿电压将是低的，并且难以获得高击穿电压。此外，即使通过提供边缘端接部分来维持初始高击穿电压，呈现低抗感生电荷鲁棒性的半导体器件也难以保证击穿电压的长期可靠性。
在呈现低抗表面电荷鲁棒性的半导体器件中，感生到边缘端接部分上的绝缘膜表面上的空间电荷不利地影响耗尽层扩展并且随着时间的流逝降低击穿电压。在以下描述中，呈现高的或优良的抗感生电荷鲁棒性的半导体器件是有助于抑制从外部感生到边缘端接部分上的绝缘膜表面上的电荷对边缘端接部分中的耗尽层扩展的不利影响，并且即使在预定操作时间流逝之后也保持初始击穿电压的半导体器件。换言之，呈现高的或优良的抗感生电荷鲁棒性的半导体器件是呈现击穿电压的高可靠性的半导体器件。
作为改善其击穿电压的可靠性的半导体器件，包括边缘端接部分中的保护环的半导体器件是已知的。在半导体器件中，保护环电连接到在正向和反向电压方向上连接的导电场板。即使正电荷和负电荷存在于边缘端接部分上，包括如上所述的边缘端接部分的半导体器件将削弱正电荷和负电荷对器件表面附近的耗尽层扩展的不利影响。因此，防止击穿电压变化并且改善了抗感生电荷鲁棒性。
以下专利文献1描述了在边缘端接部分中包括交替导电型层上的场板和交替导电型层的表面部分中的保护环的超结半导体器件。以下专利文献2描述了在边缘端接部分中包括交替导电型层上的场板的超结半导体器件。专利文献1和2中所公开的超结半导体器件呈现了高击穿电压。
以下专利文献3描述了第一超结半导体器件，如下所述。在有源部分中的第一交替导电型层周围的边缘端接部分中，第二交替导电型层中的间距和杂质浓度设置成与有源部分中的第一交替导电型层中的间距和杂质浓度相同。在边缘端接部分中的第二交替导电型层中的各个p型和n型区的表面部分中形成轻掺杂p型和n型区。
在专利文献3所公开的第二超结半导体器件中，在边缘端接部分中的第二交替导电型层上形成第三交替导电型层。第三交替导电型层中的轻掺杂p型和n型区的交替排列方向垂直于第二交替导电型层中的p型和n型区的交替排列的方向，并且在第三交替导电型层的表面部分中形成重掺杂p型区。
以下专利文献4描述了超结半导体器件，如下所述。在有源部分中的第一交替导电型层周围的边缘端接部分中，第二交替导电型层中的间距和杂质浓度设置成与有源部分中的第一交替导电型层中的间距和杂质浓度相同。在第二交替导电型层的表面部分中形成轻掺杂n型区，并且在轻掺杂n型区的表面部分中形成重掺杂p型区。
以上描述的结构驰豫有源部分附近的边缘端接部分中的表面电场并且保持高击穿电压。
[描述现有技术的文献]
[专利文献]
[专利文献1]日本未审查专利申请公开No.2003-204056(第0038段)
[专利文献2]日本未审查专利申请公开No.2005-203565(第0013段)
[专利文献3]日本未审查专利申请公开No.2003-224273(摘要)
[专利文献4]日本未审查专利申请公开No.2003-115589(摘要)
虽然最初维持了所设计的击穿电压，但是如果正电荷(正离子)由于以下描述的原因而被感生到专利文献3和4中所公开的超结半导体器件中的边缘端接部分上，则有时击穿电压将逐渐地降低。
现在考虑包括在边缘端接部分的表面部分中排列的轻掺杂交替导电型层的器件。因为耗尽层容易在交替导电型层的表面中扩展并且驰豫电场，所以可能获得更高的击穿电压。然而，由于带正电离子感生在边缘端接部分中的绝缘膜上，因此耗尽层趋向于很难逐渐地扩展、场板边缘周围的电场变高并且击穿电压随着时间的流逝而降低。因此，尚未考虑到抗感生电荷鲁棒性。
此外，为了保持击穿电压特性，专利文献4中所公开的超结半导体器件必需形成跨在交替导电型层上的均匀轻掺杂n型表面区。由于用于形成n型表面区的附加步骤，超结半导体器件的制造成本增加。n型表面区必需比有源部分中的n型漂移区掺杂得更轻。然而，可控地使n型表面区比有源部分中的n型漂移区掺杂得更轻是很难的。
鉴于上述内容，期望解决以上描述的问题。还期望提供有助于通过呈现高批量生产率的工艺来制造呈现出高击穿电压和击穿电压的高可靠性的其边缘端接部分的超结半导体器件。
发明内容
根据本发明的一方面，提供了一种半导体器件，其包括：
第一导电类型的重掺杂半导体衬底；
包括第一导电类型的柱状或层状第一半导体区和第二导电类型的柱状或层状第二半导体区的第一交替导电型层，第一和第二半导体区平行于半导体衬底表面反复相互邻接以在其间形成pn结，pn结垂直于半导体衬底表面延伸；
第一交替导电型层用作漂移层，第一交替导电型层在半导体器件的导通状态中使电流流动且在半导体器件的截止状态中维持电压；
第一交替导电型层的表面侧上的表面结构，该表面结构构成使电流流动的有源部分；
包围有源部分的边缘端接部分；
边缘端接部分中的第二交替导电型层，第二交替导电型层包括第一导电类型的第三半导体区中的第二导电类型的柱状第四半导体区，第三和第四半导体区平行于半导体衬底表面反复相互邻接以在其间形成pn结，pn结垂直于半导体衬底表面延伸；以及
第二交替导电型层中的第四半导体区的宽度从有源部分的一侧的边缘向边缘端接部分的边缘以预定比率变窄。
有利的是，半导体器件还包括保护环，保护环在第二交替导电型层的表面部分中，并且保护环彼此间隔开。
有利的是，半导体器件还包括保护环上的导电场板，并且该场板与保护环电接触。
在根据本发明的半导体器件中，排列成网格图案的边缘端接部分的第一导电类型的半导体区中的第二导电类型的半导体区的宽度从有源部分的一侧向边缘端接部分的边缘逐渐变窄。以上描述的结构有助于由于感生到边缘端接部分中的绝缘膜上的正电荷而扩展耗尽层，并且防止耗尽层由于感生到边缘端接部分中的绝缘膜上的负电荷而扩展。因此，改善了抗感生电荷鲁棒性。通过使边缘端接部分中的p型半导体区宽度向器件的周边以预定比率变窄，很容易控制归因于感生电荷的耗尽层扩展并且改善了抗感生电荷鲁棒性。
根据本发明，以高批量生产率制造半导体器件，这种半导体器件包括呈现出高击穿电压和击穿电压的高可靠性的边缘端接部分。
附图说明
图1是示出根据本发明的第一实施例的纵向超结MOSFET的四分之一的俯视平面图。
图2是沿着图1中的虚线A-A’切割的截面图。
图3是根据第一实施例的纵向超结MOSFET的击穿电压的表面电荷依赖性。
图4是示出根据本发明的第二实施例的纵向超结MOSFET的四分之一的俯视平面图。
图5是沿着图4中的虚线B-B’切割的截面图。
图6是根据本发明的第三实施例的纵向超结MOSFET的截面图。
具体实施方式
现在将参考示出本发明的优选实施例的附图，在下文中具体描述本发明。虽然将结合其优选实施例来描述本发明，但是改变和修改对于本领域的技术人员而言是显而易见的，而不脱离本发明的真实精神。因此，本发明并非通过此处的具体描述来进行理解，而是通过其所附权利要求来进行理解。
[第一实施例]
现在将参考图1到3来描述根据本发明的第一实施例的超结半导体器件。
图1是示出根据本发明的第一实施例的纵向超结MOSFET的四分之一的俯视平面图。为了容易理解起见，示出了交替导电型层50a和50b、n型沟道终止区13、边缘端接部分S的边缘区中的p型表面区14以及有源部分K的周边区中的p型保护环32a、32b和32c的最上层表面图案。未示出其他表面结构图案。
有源部分K中的交替导电型层50a的表面图案被成形为条纹。排列在边缘端接部分S中的网格状表面图案中的交替导电型层50b包围有源部分K中的交替导电型层50a。n型沟道终止区13和p型表面区14包围交替导电型层50b。在边缘端接部分S中的交替导电型层50b中，n型半导体区21中的p型半导体区22以平面网格图案有规律地排列，以使耗尽层可从有源部分K的一侧向边缘端接部分S均匀地扩展。
图2是沿着图1中的虚线A-A’切割的截面图。
如图2所示，边缘端接部分S中的交替导电型层50b中的p型半导体区22向边缘端接部分的边缘变窄。换言之，n型半导体区21向边缘端接部分的边缘变宽。然而，有源部分K中的n型和p型区的交替排列的间距P 1与边缘端接部分S的间距P1相同。
根据本发明的第一实施例的纵向超结MOSFET呈现出600V的额定电压。主要组成元件的尺寸和杂质浓度的优选示例如下。
漂移层的厚度T1为44.0μm。有源部分K中的n型漂移区1和p型分隔区2的宽度为6.0μm。(有源部分K中的交替导电型层中的12.0μm的间距P1与边缘端接部分S的间距P1相同。)有源部分K中的n型漂移区1和p型分隔区2中的杂质浓度为2.0×1015cm-3。边缘端接部分S中的p型半导体区22的宽度从有源部分K的一侧到边缘端接部分S的边缘分别为8.5μm、8.3μm、8.1μm和7.9μm。边缘端接部分S中的p型半导体区22和n型半导体区21中的杂质浓度为2.0×1015cm-3。p型保护环区32a、32b和32c的扩散深度为3.0μm。p型保护环区32a、32b和32c的表面杂质浓度为3.0×1017cm-3。
根据第一实施例，通过将边缘端接部分S中的p型半导体区22的宽度设置成从有源部分K向边缘端接部分S的边缘变窄来维持对击穿电压的抗感生电荷鲁棒性。通过将p型半导体区22设置成从有源部分K向边缘端接部分S的边缘变窄，p型杂质量逐渐变少，并且通过将n型半导体区21设置成从有源部分K向边缘端接部分S的边缘变宽，n型杂质量逐渐变多，从而维持对击穿电压的抗感生电荷鲁棒性。
p型和n型半导体区22和21的宽度由于以下描述的原因而被如下所述地设置。以上描述的结构使得耗尽层由于正电荷而更容易在有源部分的一侧上扩展并且使得耗尽层由于负电荷而更难以在边缘端接部分S的边缘的一侧上扩展。
在图3中，描述了根据包括四个保护环的第一实施例的纵向超结MOSFET的抗感生电荷鲁棒性的仿真结果。例如，图3的水平轴上的“7.5E+11”表示“7.5×1011”。图3中描述的结果指示即使在±5×1011cm-2的表面电荷存在时，根据第一实施例的纵向超结MOSFET也维持与没有电荷情况下的击穿电压相等的击穿电压。如上所述通过将p型半导体区22的宽度设置成向边缘端接部分的边缘变窄，获得包括极可靠并且低成本的边缘端接部分S的超结MOSFET。
[第二实施例]
现在将参考图4和5来描述根据本发明的第二实施例的纵向超结MOSFET。图4是示出根据本发明的第二实施例的纵向超结MOSFET的四分之一的俯视平面图。图5是沿着图4中的虚线B-B’切割的截面图。
根据第二实施例的纵向超结MOSFET与根据第一实施例的纵向超结MOSFET的不同之处在于：在根据第二实施例的纵向超结MOSFET中，边缘端接部分S中的交替导电型层50b的间距P2小于有源部分K中的交替导电型层50a中的间距P1。根据第二实施例的纵向超结MOSFET与根据第一实施例的纵向超结MOSFET的不同之处还在于：在根据第二实施例的纵向超结MOSFET中，交替导电型层50b中的区域的宽度不是逐渐地改变而是每区域组地改变。换言之，在边缘端接部分S的中间，p型半导体区的宽度变得比n型半导体区的宽度窄。
根据第二实施例的纵向超结MOSFET与根据第一实施例的纵向超结MOSFET的不同之处进一步在于：在根据第二实施例的纵向超结MOSFET中，导电(金属)场板33a、33b和33c与所有p型保护环32a、32b和32c的表面电接触。
如果如上所述交替导电型层50b的间距从交替导电型层50a的间距P1变小成间距P2，则p型半导体区22之间的距离变窄并且电场容易驰豫。因此，容易获得更高的击穿电压。
与p型保护环32a、32b和32c的表面电接触的导电(金属)场板33a、33b和33c驰豫p型保护环32a、32b和32c的电场并且防止耗尽层扩展。此外，导电(金属)场板33a、33b和33c收集从外部引起的电荷。因此，导电(金属)场板33a、33b和33c抑制击穿电压变化并且改善对击穿电压的抗感生电荷鲁棒性。因为p型半导体区22宽度从有源部分K的一侧向边缘端接部分S的边缘变窄(尽管是逐步的)，所以根据第二实施例的纵向参考MOSFET也呈现出与根据第一实施例的纵向超结MOSFET呈现的相同的效果。
[第三实施例]
现在将参考图6来在以下描述根据本发明的第三实施例的纵向超结MOSFET。图6是根据本发明的第三实施例的纵向超结MOSFET的截面图。
根据第三实施例的纵向超结MOSFET与根据第二实施例的纵向超结MOSFET的不同之处在于：根据第三实施例的纵向超结MOSFET包括多晶硅场板34a、34b和34c而不是与保护环32a、32b和32c电接触的金属场板33a、33b和33c。为了对多晶硅进行图案化，采用诸如反应离子蚀刻(RIE)之类的干法蚀刻技术。因为干法蚀刻有助于改善尺寸精度，所以有效地稳定了初始击穿电压和对击穿电压的抗感生电荷鲁棒性。
根据本发明的第一到第三实施例，其中p型半导体区宽度从有源部分的一侧向边缘端接部分的边缘变窄的交替导电型层被排列在边缘端接部分中，其有助于极大地改善导通电阻和击穿电压之间的折衷关系。因此，根据本发明的超结MOSFET包括低成本边缘端接部分，其有助于简化制造工艺并且抑制归因于感生电荷的击穿电压变化。

Claims (4)

1.一种半导体器件，包括：
第一导电类型的重掺杂半导体衬底；
包括所述第一导电类型的柱状或层状第一半导体区和第二导电类型的柱状或层状第二半导体区的第一交替导电型层，所述第一半导体区和所述第二半导体区平行于所述半导体衬底的表面反复相互邻接以在所述第一半导体区和所述第二半导体区之间形成pn结，所述pn结垂直于所述半导体衬底的表面延伸；
所述第一交替导电型层用作漂移层，所述第一交替导电型层在所述半导体器件的导通状态中使电流流动且在所述半导体器件的截止状态中维持电压；
所述第一交替导电型层的表面侧上的表面结构，所述表面结构构成使所述电流流动的有源部分；
包围所述有源部分的边缘端接部分；
所述边缘端接部分中的第二交替导电型层，所述第二交替导电型层包括所述第一导电类型的第三半导体区中的第二导电类型的柱状第四半导体区，所述第三半导体区和所述第四半导体区平行于所述半导体衬底的表面反复相互邻接以在所述第三半导体区和所述第四半导体区之间形成pn结，所述pn结垂直于所述半导体衬底的表面延伸；以及
所述第二交替导电型层中的第四半导体区的宽度从所述有源部分的一侧的边缘向所述边缘端接部分的边缘变窄，所述第三半导体区的宽度从所述有源部分的一侧的边缘向所述边缘端接部分的边缘变宽，
所述半导体器件还包括保护环，所述保护环在所述第二交替导电型层的表面部分中，并且所述保护环彼此间隔开。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括所述保护环上的导电场板，所述场板与所述保护环电接触。
3.如权利要求1所述的半导体器件，其特征在于，所述有源部分的所述第一半导体区和所述第二半导体区的反复间距与所述边缘端接部分的所述第三半导体区和所述第四半导体区的反复间距相同。
4.如权利要求1所述的半导体器件，其特征在于，所述边缘端接部分的所述第三半导体区和所述第四半导体区的反复间距小于所述有源部分的所述第一半导体区和所述第二半导体区的反复间距。
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