CN101826554A - 具有超结结构的半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及一种具有超结结构的半导体器件及其制造方法。其包括位于半导体基板上的元件区域和周边区域；周边区域内设置有超结结构，在周边区域最外侧形成最外PN柱对，邻近元件区域处形成最内PN柱对；最外PN柱对的深度小于周边区域内其余任意PN柱对深度；最外PN柱对的第二柱宽度小于周边区域内其余任意PN柱对的第二柱宽度；在沿由最外PN柱对指向最内PN柱对的方向上，任意一对PN柱对的深度不大于所述PN柱对与最内PN柱对间任意一对PN柱对的深度；任意一对PN柱对相对应第二柱的宽度不大于所述PN柱对与最内PN柱对间的任意一对PN柱对相对应第二柱的宽度。本发明反向耐压特性好、制造简单，制造成本低。

Description

具有超结结构的半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件，尤其是一种具有超结结构的半导体器件及其制造方法。

背景技术

为了打破具有传统结构的垂直双扩散金属氧化物半导体功率器件(VDMOSFET)的正向导通电阻与反向耐压之间的“硅限”，一种公知的半导体结构，即超结结构(Super Junction)被提出和广泛应用。超结结构设置于器件外延层内，通过交替设置包括具有N导电类型柱与P导电类型柱的PN柱对形成超结结构。

此外，功率半导体器件通常包括提供电流流通通道的元件区域和降低元件区域边缘强电场，保证器件耐压的周边区域。传统的具有超结结构的功率半导体器件，在器件周边区域也采用了超结结构，亦是通过交替设置包括具有N导电类型柱与P导电类型柱的PN柱对而形成。并且所述周边区域内对应于P柱的深度，即在电流流通方向上由半导体基板上部向半导体基板内延伸的距离，与元件区域P柱的深度相同且有一定距离的深度，例如N型650V超结构VDMOSFET中，元件区域与周边区域的P柱深度会达到35-45微米。当器件处于反向耐压状态时(对于N型器件，漏极施加正电位，栅极与源极设置为零电位)，元件区域的PN柱对迅速耗尽，耗尽层沿着垂直于电流流通方向由元件区域向周边区域延伸，由于周边区域亦是采用与元件区域相同深度的PN柱对，因此耗尽层继续沿着垂直于电流流通方向由紧邻元件区域的周边区域向远离元件区域的周边区域延伸，直至周边区域最外边界处相对应的一对PN柱。因为上述周边区域最外边界处一对PN柱的外侧，即远离元件区域的方向，是N型半导体基板上部的N型外延层，其与N型半导体基板下部的N型衬底层具有相等的电位，所以耗尽层会由周边区域边界处的一对PN柱下方转变原有延伸方向，沿着电流流通的方向向半导体外延层上表面延伸，直至其表面，同时，位于耗尽层内的电势线也指向耗尽层终止的位置。

此外，由于传统的具有超结结构的高压功率半导体器件，其周边区域结构特征包括：1)、周边区域PN柱对深度与元件区域PN柱对深度相同，且深度较深；2)、周边区域各对PN柱对的深度相同。因此，上述超结结构的半导体器件会带来以下弊端：耗尽层在由周边区域边界处一对PN柱下方向外延层表面延伸，所述耗尽层的弯曲度较大，在耗尽层转角处及沿着电流流通方向上的一侧，耗尽层宽度较水平方向的耗尽层宽度收窄许多，导致上述耗尽层内包围的电势线密度增大，降低了周边区域对元件区域的耐压可靠性；而如果降低半导体器件中对应周边区域的PN柱对深度，又会影响超结结构的耐压效果，无法满足器件耐压要求。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有超结结构的半导体器件及其制造方法，其反向耐压特性好、制造简单，制造成本低。

按照本发明提供的技术方案，所述具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域；所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件的截面上，在第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板内延伸；在垂直电流流通的方向，由第一柱与第二柱所述构成的多对PN柱交替连接设置，形成超结结构；所述超结结构存在于元件区域与周边区域；其创新在于：

在所述半导体器件的截面上，所述周边区域内设置有超结结构，在周边区域最外侧形成最外PN柱对，在所述周边区域对应于邻近元件区域处形成最内PN柱对；所述最外PN柱对远离元件区域，最内PN柱对邻近元件区域；所述最外PN柱对的深度小于周边区域内其余任意PN柱对深度；最外PN柱对的第二柱宽度小于周边区域内其余任意PN柱对的第二柱宽度；

在沿由最外PN柱对指向最内PN柱对的方向上，任意一对PN柱对的深度不大于所述PN柱对与最内PN柱对间任意一对PN柱对的深度；任意一对PN柱对相对应第二柱的宽度不大于所述PN柱对与最内PN柱对间的任意一对PN柱对相对应第二柱的宽度；所述第一导电类型层包括第一导电类型衬底与第一导电类型外延层，所述第一导电类型外延层邻接第一导电类型衬底。

在所述半导体器件的截面上，所述最内PN柱对的深度不小于周边区域内其余任意一对PN柱对的深度；所述最内PN柱对的第二柱宽度不小于周边区域内其余任意一对PN柱对的第二柱宽度。在所述半导体器件的截面上，所述最内PN柱对的深度与元件区域相对应的PN柱对深度相同；所述最内PN柱对的第二柱宽度与元件区域的PN柱对的第二柱宽度相同。在所述半导体器件的截面上，所述PN柱对沿电流流通方向在半导体基板内的延伸距离不大于半导体基板上部的第一导电类型外延层厚度。

在所述半导体器件的截面上，所述元件区域包括平面型MOS结构或沟槽型MOS结构。在所述半导体器件的截面上，所述元件区域内任意PN柱对深度和宽度均相同。

所述具有超结结构的半导体器件的制造方法包括如下步骤：

a、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；b、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；c、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，通过所述硬掩膜开口，利用各项异性刻蚀方法在第一导电类型外延层上形成多个沟槽；e、在第一导电类型外延层表面上淀积第二导电类型杂质，形成第二导电类型外延层，所述外延层填充在上述沟槽内；f、对覆盖在第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化；g、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。

所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。所述半导体基板的材料包括硅。

所述“第一导电类型”和“第二导电类型”两者中，对于N型半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型半导体器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本发明的优点：

1、通过适当设置器件周边区域内对应的超结结构的PN柱对深度，使周边区域对应于在靠近元件区域的PN柱对深度，在向远离元件区域的方向上，PN柱对深度逐渐减小，从而降低反向耐压时所产生的耗尽层弯曲度，大大改善了器件的反向耐压特性。

2、通过设置具有不同硬掩膜开口距离，在第一导电类型外延层内来实现对应的不同PN柱深度，利用了沟槽各项异性干法刻蚀的机理特性，在第一导电类型外延层内得到不同深度和宽度的沟槽，并未增加工艺制造步骤和困难度，实现了在不增加成本的前提下，优化器件性能的目的。

3、通过缩小硬掩膜开口距离的方式，在第一导电类型外延层内得到了不同宽度和深度的沟槽，既达到了减小PN柱对深度的目的，同时又缩小了器件周边区域的尺寸，为降低成本提供了空间。

附图说明

图1为本发明的结构示意图。

图2～图7为本发明具体实施工艺步骤剖视图，其中：

图2为半导体基板的结构示意图。

图3为形成不同硬掩膜开口后的剖视图。

图4为形成不同深度沟槽后的剖视图。

图5为形成第二导电类型外延层后的剖视图。

图6为对第二导电类型外延层后的剖视图。

图7为形成完整MOS结构后的剖视图。

图8a为现有结构半导体器件的反向耐压仿真示意图。

图8b为本发明的半导体器件的反向耐压仿真示意图。

图8c为另一种超结结构的半导体器件反向耐压的仿真示意图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1～图7所示：以N型半导体器件为例，本发明包括绝缘介质层1、MOS结构2、导电多晶硅3、绝缘氧化层4、N柱5、P柱6、N型外延层7、N+衬底8、硬掩膜9、硬掩膜开口10、沟槽11及P型外延层12。

如图1和图7所示：在所述具有超结结构的半导体器件的截面上，包括元件区域和周边区域，所述元件区域位于半导体基板的中心区域，周边区域位于元件区域的外围，并环绕所述元件区域。所述半导体基板包括N型外延层7与N+衬底8，所述N型外延层7邻接所述N+衬底8。在所述具有超结结构的半导体器件的截面上，所述N型外延层7内包括多对具有N型第一柱和具有P型的第二柱，即分别为N柱5和P柱6，所述N柱5和P柱6交替设置，形成超结结构；所述第一柱与第二柱沿着电流流通的方向在半导体基板对应于N型外延层7内延伸；在垂直于电流流通的方向上，第一柱与第二柱交替连接设置超结结构，所述超结结构设置于器件元件区域及周边区域。

在所述半导体器件横截面上，所述半导体器件的周边区域包括超结结构，所述超结结构由多对N柱5和P柱6所构成的多对PN柱对在垂直于电流流通的方向上交替连接设置。所述周边区域对应于最外侧形成最外PN柱对，在周边区域紧邻元件区域处形成最内PN柱对，所述最外PN柱对远离元件区域。最外PN柱对深度，即最外PN柱对沿电流流通方向在半导体基板内的延伸距离，小于周边区域内其余任意PN柱对深度；最外PN柱对的第二柱宽度小于周边区域内对应于任意PN柱对的第二柱宽度。

此外，在沿由最外PN柱对指向最内PN柱对的方向上，任意一对PN柱对的深度不大于所述PN柱对与最内PN柱对间的任意一对PN柱对深度；任意一对PN柱对的第二柱宽度不大于其与最内PN柱对间的任意一对PN柱对的第二柱宽度。在所述半导体器件的截面上，所述最内PN柱对的深度不小于周边区域内其余任意一对PN柱对的深度；所述最内PN柱对的第二柱宽度不小于周边区域内其余任意一对PN柱对的第二柱宽度。，所述最内PN柱对的深度与元件区域相对应的PN柱对深度相同；所述最内PN柱对的第二柱宽度与元件区域的PN柱对的第二柱宽度相同。在所述半导体器件的截面上，所述PN柱对沿电流流通方向在半导体基板内的延伸距离不大于半导体基板上部的第一导电类型外延层厚度。

在所述半导体器件的截面上，所述元件区域的元件包括MOSFET结构2，所述MOSFET结构2包括平面型MOSFET或沟槽型MOSFET结构；元件区域内电流在纵向流动，即垂直于设置MOSFET的方向。

在所述半导体器件的截面上，在所述元件区域中超结结构的上部形成相互独立的P型阱区，所述相邻的两个P型阱区由N柱5所隔离，P型阱区连接其下面的P柱6；所述P型阱区利用N柱5相隔离，保证MOS结构中电流流通的通道。在P型阱区的上部，设置相互独立的N型源区。部分的N型源区、P型阱区与N型源区的横向结深差、隔离P型阱区的N柱5被绝缘氧化层4所覆盖，绝缘氧化层4上面覆盖有导电多晶硅3，绝缘氧化层4和导电多晶硅3被绝缘介质层1所包覆。绝缘介质层1上面和相邻绝缘介质层1间的区域覆盖填充有源极金属13，源极金属13与曝露出来的N型源区和P型阱区电性连接成等电位。所述绝缘介质层1还覆盖周边区域超结结构的上表面，所述源极金属1还延伸覆盖于部分周边区域绝缘介质层1的上表面。

上述结构的半导体器件结构，采用下述工艺步骤实现：

a、提供具有第一导电类型的半导体基板，所述半导体基板的材料包括硅；所述半导体基板包括N型外延层7与N+衬底8，其中N型外延层7用于提供超结结构中的N柱5，其中N+衬底层8具有高掺杂浓度的N+导电类型；如图3所示；

b、在所述半导体基板对应的N型外延层7表面淀积硬掩膜层9；所述硬掩膜层9可以采用LPTEOS(低压化学气相沉积四乙基原硅酸盐)、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；

c、在N型外延层7上形成一层硬掩膜层9，通过选择性的掩蔽和刻蚀，形成具有多个用于沟槽刻蚀的硬掩膜开口10，包括位于元件区域的硬掩膜开口10和位于周边区域的硬掩膜开口10，其中周边区域的硬掩膜开口10包括靠近元件区域的内周边硬掩膜开口10和远离元件区域的外周边硬掩膜开口10；所述元件区域的硬掩膜开口距离为指定恒定值，所述元件区域指向周边区域的方向上，所述硬掩膜开口10具有不断减小的趋势，如图4所示；

d、利用各项异性干法刻蚀，形成沟槽11；所述沟槽11由N型外延层7表面向下在N型外延层7内延伸指定距离，并将N型外延层7分隔为多个N柱5；然后，去除所述硬掩膜层9；由于沟槽开口距离在前述工艺中已被适当限定，根据各项异性干法刻蚀的机理特性，开口宽度越小的沟槽11，其在相同刻蚀条件下，刻蚀形成的深度也越浅，因此元件区域内沟槽深度相同，所述由元件区域指向周边区域的方向上，所述N型外延层7内沟槽11的深度不由不断减小的趋势，如图5所示；

e、在N型外延层7表面上淀积P型杂质，在N型外延层7上形成P型外延层12，所述P型外延层12填充在上述沟槽11内，在N型外延层7内形成交替设置的N柱5和P柱5，形成超结构；如图6所示；

f、对覆盖在N型外延层7表面的P外延层12进行抛光和平坦化；

在一些实施例中，也可去除部分该P型外延层12，即在器件表面保留适当厚度的P型外延层12；

g、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构；所述平面型MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法；所述沟槽型MOS结构的制造方法可以参考ZL200510110709.8中所公开的制造方法；通过在元件区域形成平面MOS结构或沟槽型MOS结构，得到具有超结结构的半导体器件结构。

本发明具有超结结构的半导体器件的工作机理为：所述周边区域部分设置超结结构，所述超结结构包括位于紧邻元件区域的最内PN柱对和位于周边区域最外侧的最外PN柱对，最外PN柱对的深度小于周边区域内任意一对PN柱对的深度，最外PN柱对的P柱宽度小于周边区域内任意一对PN柱对的P柱宽度；在由最内PN柱对指向最外PN柱对的方向上，PN柱对的深度和PN柱对的P柱宽度在靠近最外PN柱对的一段区域范围内，呈现递减趋势。当器件反向耐压时，即漏电极施加正电压(对应于N型器件)，栅电极与源电极连接零电位，由元件区域沿着垂直于电流流通方向向周边区域扩展的耗尽层，扩展至周边区域内PN柱对深度发生改变的首对PN柱对底部时，具体来讲耗尽层扩展至首对深度减小的PN柱对底部时，保持原有水平扩展方向的耗尽层将发生弯曲，具体来讲向上弯曲，随着所述PN柱对随后的每对PN柱对深度逐渐减小，已经开始向上弯曲的耗尽层也将随之逐渐缓变向上弯曲扩展，直至经过拥有最短深度的最外周边PN柱对底部和外侧，到达硅表面。由于缓变抬升的耗尽层避免了原有传统结构中耗尽层突变抬升的情况，耗尽层弯曲度大幅降低，位于耗尽层内的电势线密集度也随之减小，从而相当程度上避免了局部电场过强，容易过早击穿的不利现象。

图8a、图8b和图8c所示，对比了三种具有不同周边区域超结结构的半导体器件及其反向耐压仿真图，其中14表示耗尽层，15表示电势线。其中图8.a为具有传统的周边区域SJ结构的器件，其特征为在周边区域，构成超结结构的PN柱对深度恒定；其中图8.b为根据本发明具有周边区域SJ结构的器件，在周边区域，构成超结结构的PN柱对在靠近周边区域外侧边界的一段区域内，在对应于远离元件区域的方向上，深度逐渐递减；其中图8.c的特征为在周边区域，构成SJ结构的PN柱对在靠近周边区域外侧的一段区域内，在对应于远离元件区域的方向上，深度逐渐增加。从三种结构的反向耐压仿真图中可以对比看出，图8.b中周边区域最外侧PN柱对底部和外侧的耗尽层14弯曲度最小，电势线15密集度最低；图8.c中此处耗尽层14弯曲度最大，电势线15最密集；图8.a介乎于上述两者之间。因此，当施加适当的反向电压时，电场强度局部过强的现象将最早出现于图8.c结构中，导致最早的出现器件击穿，而图8.b将获得三者中的最高反向耐压。

本发明通过适当设置器件周边区域内对应的超结结构的PN柱对深度，使周边区域对应于在靠近元件区域的PN柱对深度，在向远离元件区域的方向上，PN柱对深度逐渐减小，从而降低反向耐压时所产生的耗尽层弯曲度，大大改善了器件的反向耐压特性。

通过设置具有不同硬掩膜开口10距离，在N型外延层7内来实现对应的不同PN柱深度，利用了沟槽各项异性干法刻蚀的机理特性，在N型外延层7内得到不同深度和宽度的沟槽11，并未增加工艺制造步骤和困难度，实现了在不增加成本的前提下，优化器件性能的目的。

通过缩小硬掩膜开口10距离的方式，在N型外延层7内得到了不同宽度和深度的沟槽11，既达到了减小PN柱对深度的目的，同时又缩小了器件周边区域的尺寸，为降低成本提供了空间。

Claims (9)

1.一种具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域；所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件的截面上，在第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板内延伸；在垂直电流流通的方向，由第一柱与第二柱所述构成的多对PN柱交替连接设置，形成超结结构；所述超结结构存在于元件区域与周边区域；其特征是：

在所述半导体器件的截面上，所述周边区域内设置有超结结构，在周边区域最外侧形成最外PN柱对，在所述周边区域对应于邻近元件区域处形成最内PN柱对；所述最外PN柱对远离元件区域，最内PN柱对邻近元件区域；所述最外PN柱对的深度小于周边区域内其余任意PN柱对深度；最外PN柱对的第二柱宽度小于周边区域内其余任意PN柱对的第二柱宽度；

在沿由最外PN柱对指向最内PN柱对的方向上，任意一对PN柱对的深度不大于所述PN柱对与最内PN柱对间任意一对PN柱对的深度；任意一对PN柱对相对应第二柱的宽度不大于所述PN柱对与最内PN柱对间的任意一对PN柱对相对应第二柱的宽度；所述第一导电类型层包括第一导电类型衬底与第一导电类型外延层，所述第一导电类型外延层邻接第一导电类型衬底。

2.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述最内PN柱对的深度不小于周边区域内其余任意一对PN柱对的深度；所述最内PN柱对的第二柱宽度不小于周边区域内其余任意一对PN柱对的第二柱宽度。

3.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述最内PN柱对的深度与元件区域相对应的PN柱对深度相同；所述最内PN柱对的第二柱宽度与元件区域的PN柱对的第二柱宽度相同。

4.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述PN柱对沿电流流通方向在半导体基板内的延伸距离不大于半导体基板上部的第一导电类型外延层厚度。

5.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述元件区域包括平面型MOS结构或沟槽型MOS结构。

6.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述元件区域内任意PN柱对深度和宽度均相同。

7.一种具有超结结构的半导体器件的制造方法，其特征是，所述半导体器件的制造方法包括如下步骤：

(a)、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；

(b)、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；

(c)、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，通过所述硬掩膜开口，利用各项异性刻蚀方法在第一导电类型外延层上形成多个沟槽；

(e)、在第一导电类型外延层表面上淀积第二导电类型杂质，形成第二导电类型外延层，所述外延层填充在上述沟槽内；

(f)、对覆盖在第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化；

(g)、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。

8.根据权利要求7所述具有超结结构的半导体器件的制造方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

9.根据权利要求7所述具有超结结构的半导体器件的制造方法，其特征是：所述半导体基板的材料包括硅。

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