JP2010219224A - 電力用半導体装置 - Google Patents

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Abstract

【課題】比較的短い終端長と浅いトレンチで低いオン抵抗と高耐圧とを実現可能な電力用半導体装置を提供する。
【解決手段】電力用半導体装置は、第１又は第２導電型の第１の半導体層１０１と、第１の半導体層上に形成された第１導電型の第２の半導体層１０２と、第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層１０３と、第２の半導体層の表面において第３の半導体層の外周に形成された１つ以上のトレンチ１１１と、トレンチ内に埋め込まれた絶縁膜１２１と、第１の半導体層に電気的に接続された第１の主電極１３１と、第３の半導体層に電気的に接続された第２の主電極１３２とを備え、トレンチの底面の深さは、第３の半導体層の下面よりも深く、第１の半導体層の上面よりも浅くなっており、一部又は全てのトレンチは、第３の半導体層の側面に接している。
【選択図】図１

Description

本発明は、電力用半導体装置に関し、例えば、縦型ダイオードや縦型トランジスタ等の縦型パワーデバイスに使用されるものである。
縦型パワーデバイスは一般に、チップの上面と下面に電極を有し、オフ状態では、上面の電極にマイナスの電圧を印加し、下面の電極にプラスの電圧を印加する。縦型パワーデバイスの例である縦型ダイオードでは、上面の電極はアノード電極であり、下面の電極はカソード電極である。また、別の例である縦型ＭＯＳＦＥＴや縦型ＩＧＢＴ（Integrated Gate Bipolar Transistor）では、上面の電極はソース電極又はエミッタ電極であり、下面の電極はドレイン電極又はコレクタ電極である。
縦型パワーデバイスでは、縦型ダイオードや縦型トランジスタが素子部に設けられると共に、チップの側面に電圧が印加されないように、素子部の外周に終端部が設けられる。終端部では、縦方向だけでなく、横方向にも電界が発生する。そのため、横方向電界により耐圧が低下しないよう、終端部には、耐圧を保持するドリフト層の厚さの２〜４倍の終端長が必要となる。しかしながら、終端長が長いと、チップ内の有効面積比率が下がり、チップのオン抵抗又はオン電圧が増加してしまう。
終端長を短縮し、有効面積比率を上げる構造として、半導体層表面から高濃度基板まで到達する深いトレンチが形成された構造が知られている（例えば、特許文献１を参照）。この構造では、深いトレンチにより素子部とチップ側面とを絶縁分離することで、終端部での耐圧低下を防ぐことができ、また、終端長をトレンチ幅程度まで短縮することで、有効面積比率を向上させることができる。
しかしながら、深いトレンチを形成するには長いエッチング時間がかかり、トレンチ幅が狭いほど時間が長くなる。逆に、トレンチ幅が広いと、トレンチの体積が大きくなり、トレンチ内に均一に絶縁膜を埋め込むことが困難となる。これにより、絶縁膜にボイドが発生し、終端部の絶縁性劣化によるリーク電流が増加してしまう。
特開２００６−４１２２３号公報
本発明は、比較的短い終端長と浅いトレンチで低いオン抵抗と高耐圧とを実現可能な電力用半導体装置を提供することを課題とする。
本発明の一の態様は例えば、第１又は第２導電型の第１の半導体層と、前記第１の半導体層上に形成された第１導電型の第２の半導体層と、前記第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第２の半導体層の表面において前記第３の半導体層の外周に形成された１つ以上のトレンチと、前記トレンチ内に埋め込まれた絶縁膜と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第３の半導体層に電気的に接続された第２の主電極とを備え、前記トレンチの底面の深さは、前記第３の半導体層の下面よりも深く、前記第１の半導体層の上面よりも浅くなっており、一部又は全ての前記トレンチは、前記第３の半導体層の側面に接していることを特徴とする電力用半導体装置である。
本発明によれば、比較的短い終端長と浅いトレンチで低いオン抵抗と高耐圧とを実現可能な電力用半導体装置を提供することが可能になる。
第１実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。 第１実施形態の変形例の構成を模式的に示す平面図及び側方断面図である。 第１実施形態の変形例の構成を模式的に示す平面図である。 第１実施形態の変形例の構成を模式的に示す平面図及び側方断面図である。 第１実施形態の変形例の構成を模式的に示す平面図及び側方断面図である。 第１実施形態の変形例の構成を模式的に示す側方断面図である。 第１実施形態の変形例の構成を模式的に示す平面図である。 第２実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。 第２実施形態の変形例の構成を模式的に示す平面図及び側方断面図である。 第３実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。 第３実施形態の変形例の構成を模式的に示す平面図及び側方断面図である。 第４実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。 第５実施形態の電力用半導体装置の構成を模式的に示す平面図である。 第５実施形態の変形例の構成を模式的に示す平面図である。 第５実施形態の変形例の構成を模式的に示す平面図である。 第６実施形態の電力用半導体装置の構成を模式的に示す平面図である。 第６実施形態の変形例の構成を模式的に示す平面図である。
本発明の実施形態を、図面を参照しながら説明する。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型とするが、これらを逆にしても構わない。また、図面中の同一部分には同一符号を付している。
（第１実施形態）
図１は、第１実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。側方断面図は、平面図に示すＡ−Ａ’線に沿った断面を示す。
図１の電力用半導体装置は、縦型ダイオードであり、第１の半導体層の例であるｎ＋半導体基板１０１と、第２の半導体層の例であるｎ−半導体層１０２と、第３の半導体層の例であるｐアノード層１０３と、第４の半導体層の例であるガードリング層１０４と、トレンチ１１１と、絶縁膜１２１と、第１の主電極の例であるカソード電極１３１と、第２の主電極の例であるアノード電極１３２とを備える。
図１の電力用半導体装置は更に、フィールドストップ層１４１と、フィールドストップ電極１４２と、フィールド絶縁膜１４３とを備える。
図１では、ｎ＋半導体基板１０１上にｎ−半導体層１０２が形成され、ｎ−半導体層１０２の表面にｐアノード層１０３が選択的に形成されている。また、カソード電極１３１は、ｎ＋半導体基板１０１と電気的に接続され、アノード電極１３２は、ｐアノード層１０３と電気的に接続されている。本実施形態では、ｎ＋層１０１を基板とし、ｎ−層１０２を、結晶成長により当該基板の片側に形成するが、逆にｎ−層１０２を基板とし、ｎ＋層１０１を、不純物拡散により当該基板の片側に形成してもよい。
図１の電力用半導体装置は、オン状態で電流を流す領域である素子部と、素子部の外周の領域である終端部とを有する。図１では、ｐアノード層１０３が設けられた領域が素子部であり、ｐアノード層１０３の外周の領域が終端部である。
終端部には、空乏層がチップ側壁まで伸びないように、フィールドストップ層１４１とフィールドストップ電極１４２が形成されている。また、フィールドストップ電極１４２とアノード電極１３２との間には、フィールド絶縁膜１４３が形成されている。
トレンチ１１１は、ｎ−半導体層１０２の表面において、ｐアノード層１０３の外周に形成されている。トレンチ１１１は、ｎ−半導体層１０２の上方から見て、ｐアノード層１０３を取り囲むように渦巻状に形成されている。トレンチ１１１内には、絶縁膜１２１が埋め込まれている。側方断面図に示すように、トレンチ１１１の底面の深さは、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅くなっている。また、平面図及び側方断面図に示すように、トレンチ１１１は、ｐアノード層１０３の側面に接している。本実施形態では、トレンチ１１１の先端付近の部分が、ｐアノード層１０３を取り囲むような形で、ｐアノード層１０３の側面に接している。
図１では、トレンチ１１１は、渦巻状に形成されている。そのため、ｎ−半導体層１０２は、トレンチ１１１に挟まれた領域、詳細には、トレンチ１１１を構成する部分同士に挟まれた領域を有している。この領域では、ｎ−半導体層１０２の表面に、複数のガードリング層１０４が選択的に形成されている。そして、この領域では、ｎ−半導体層１０２とガードリング層１０４とが交互に表面に露出している。ガードリング層１０４は、ｐアノード層１０３と同様、ｐ型半導体層である。
本実施形態では、このような渦巻状のトレンチ１１１を形成することで、高耐圧を維持しながら、終端長を短くすることができる。図１では、終端長がＬTで示されている。図１の電力用半導体装置では、オフ状態において、縦型ダイオードに高電圧を印加すると、空乏層がｐアノード層１０３から終端部へと伸びる。終端部では、ｎ−半導体層（ドリフト層）１０２の縦方向に空乏層が伸びるだけでなく、チップ側壁に向かって横方向にも空乏層が伸びる。
本実施形態では、トレンチ１１１に挟まれた領域は、ｐアノード層１０３からチップ側壁まで、渦巻状の半導体層（ｎ−半導体層１０２及びガードリング層１０４）で繋がっている。そのため、図１の電力用半導体装置では、オフ状態で高電圧が印加されると、当該半導体層に沿って空乏層が伸び、電位分布は渦巻状の分布となる。この際、トレンチ１１１を介して隣り合うガードリング層１０４同士の電位差は、トレンチ１１１内の絶縁膜１２１で保持される。そして、内側のトレンチ１１１の側壁にも電界が発生し、電圧が保持される。上記の渦巻状の半導体層では、ｎ−半導体層１０２とガードリング層１０４とが渦巻きに沿って交互に周期的に配置されている。
従来の終端構造では、フィールド絶縁膜と半導体層との界面のみで電圧を保持する。これに対し、本実施形態の終端構造では、トレンチ１１１内の絶縁膜１２１と、トレンチ１１１と半導体層との界面とで電圧を保持する。よって、本実施形態では、電圧を保持する空乏層距離は、トレンチ１１１の長さの分だけ長くなり得る。電圧を保持する空乏層が、トレンチ１１１に沿って伸びるからである。よって、本実施形態では、終端長ＬTを短くしても、空乏層が伸びることが可能な距離である実効的な終端長は長くなるため、高耐圧を得ることができる。そして、本実施形態では、トレンチ１１１に挟まれた領域に複数のガードリング層１０４を形成することで、当該領域内には、複数のｐ型層が形成され、渦巻きの伸びる方向に垂直なｐｎ接合面が、渦巻きに沿って周期的に多数形成される。これにより、本実施形態では、ガードリング層１０４を形成しない場合に比べ、トレンチ１１１に沿った方向の電界集中を抑制し、高電圧を実現することができる。
また、本実施形態では、実効的な終端長が長いため、終端部に発生する電界が小さくなる。これにより、終端部におけるリーク電流が小さくなる。本実施形態では更に、終端部に発生する電界が小さくなることで、ホットキャリアの発生や可動イオンの移動等が抑制される。これにより、特性変動が起こりにくく、高い信頼性を持つ電力用半導体装置を実現することができる。
また、上述のように、本実施形態では、トレンチ１１１に挟まれた領域は、ｐアノード層１０３からチップ側壁まで、渦巻状の半導体層（ｎ−半導体層１０２及びガードリング層１０４）で繋がっている。
そのため、本実施形態では、オン状態でｐアノード層１０３からｎ−半導体層１０２に注入されたホールが、オフ状態では、メサ部（渦巻状の半導体層）を通してｐアノード層１０３へ速やかに排出される。これにより、本実施形態では、高速なリカバリー動作が可能となる。また、本実施形態では、排出キャリアが蓄積されないことで、終端部の電界分布がダイナミックな状態でも変化せず、高リカバリー耐量を得ることができる。また、本実施形態では、アバランシェ降伏により終端部でホールが発生しても、メサ部を通してｐアノード層１０３へ速やかに排出されるため、終端部にホールが蓄積されにくい。これにより、本実施形態では、高いアバランシェ耐量を得ることができる。このような効果は、ｐアノード層の側面の一部に接する渦巻状のトレンチを設ける代わりに、ｐアノード層の側面全体に接する同心円状のトレンチを設ける場合には、得ることができない。
また、本実施形態では、終端長を短くすることができるため、チップのオン抵抗を低くすることができる。また、本実施形態では、終端長を短くしても、実効的な終端長を長くすることができるため、浅いトレンチを採用するにも拘らず、終端長を短く設定し、チップ内の有効面積比率を高くすることができる。本実施形態では、トレンチ１１１の底面の深さは、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅く設定される。
以下、本実施形態の電力用半導体装置の種々の変形例を、図２から図７を参照しながら説明する。図２から図７は、これら変形例の構成を模式的に示す平面図及び側方断面図である。
図１では、渦巻状のトレンチ１１１の内側にのみ、ガードリング層１０４が形成されている。これに対し、本実施形態では、図２に示すように、渦巻状のトレンチ１１１の外側にも、ガードリング層１０４を形成してもよい。
図３では、トレンチ１１１に沿ったガードリング層１０４の間隔がａで示され、トレンチ１１１に沿ったガードリング層１０４の長さがｂで示されている。本実施形態では、トレンチ１１１に沿って空乏層が伸びる際に、１つのガードリング層１０４から隣接するガードリング層１０４に空乏層が到達しやすいように、ガードリング層１０４の間隔ａは、ガードリング層１０４の長さｂよりも小さいことが望ましい。ａの値を相対的に小さく、ｂの値を相対的に大きくすることで、ガードリング層１０４の個数を減らさずに、ガードリング層１０４の間隔を狭くすることが可能になるからである。また、絶縁膜１２１の破壊電界は通常、シリコンの臨界電界の１０倍以上であるため、渦巻きが１周する間に、ガードリング層１０４は１０個以上形成されていることが望ましい。
また、ガードリング層１０４同士に挟まれた絶縁膜１２１で保持する電圧と、トレンチ１１１の側壁で保持する電圧は等しい。一方、上述のように、絶縁膜１２１の破壊電界は通常、シリコンの臨界電界の１０倍以上である。そのため、絶縁膜１２１での絶縁破壊が起きないように、トレンチ１１１の幅は、トレンチ１１１の深さの１／１０以上であることが望ましい。
また、図１〜図３では、ガードリング層１０４同士がトレンチ１１１を挟んで対向するように、ガードリング層１０４が配置されているが、上記の効果は、その他の配置を採用する場合にも得ることができる。本実施形態では例えば、図４に示すように、ガードリング層１０４がオフセット状に配置されていてもよい。即ち、各ガードリング層１０４は、トレンチ１１１を挟んでｎ−半導体層１０２と対向するよう配置してもよい。
また、本実施形態の電力用半導体装置は、図５に示すように、ガードリング層１０４に電気的に接続された複数のフィールドプレート電極１４４を備えていてもよい。これにより、電力用半導体装置では、フィールド絶縁膜１４３中のチャージやチップ表面のチャージの影響による電界分布の変化が起こりにくくなり、高耐圧及び高信頼性を得ることができる。図５では、各ガードリング層１０４上に、１つのフィールドプレート電極１４４が設けられている。
図６では、トレンチ１１１の深さがｄで示され、トレンチ１１１の本数がｎで示され、ｎ−半導体層１０２の厚さがｔで示されている。ただし、ｎは、ｐアノード層１０３を横切る任意の側方断面において、ｐアノード層１０３の片側に存在するトレンチ断面の最小本数を表す。図６では、ｐアノード層１０３の左側に３本のトレンチ断面が存在し、右側に２本のトレンチ断面が存在しており、ｎは２である。
本実施形態では、トレンチ深さｄが深いほど、トレンチ１１１の側壁で保持される電圧が大きくなる。よって、本実施形態では、トレンチ深さｄが深いほど、トレンチ本数ｎを少なくすることが可能である。電圧は、トレンチ１１１の側壁と、最外周のトレンチ１１１の外側で保持されるため、電圧を保持する箇所の数は、トレンチ本数ｎに１を足したものとなる。
本実施形態では、ｎ−半導体層１０２の縦方向での電圧を、終端部の横方向で分割して保持するため、縦方向電界よりも横方向電界を小さくすることで、高耐圧を保持することができる。そのため、トレンチ深さｄは、ｎ−半導体層１０２の厚さｔを電圧保持箇所の数（ｎ＋１）で割ったものよりも、大きくすることが望ましい。すなわち、ｄ、ｔ、ｎの間には、ｄ＞ｔ／（ｎ＋１）の関係が成り立つことが望ましい。
また、図１〜図６では、電力用半導体装置に、渦巻状のトレンチ１１１が１個だけ形成されている。これに対し、本実施形態では、図７に示すように、電力用半導体装置に、渦巻状のトレンチ１１１を２個以上形成しても構わない。図７には、全部で４個のトレンチ１１１が示されている。なお、図７では、全てのトレンチ１１１が、ｐアノード層１０３の側面に接しているが、一部のトレンチ１１１のみが、ｐアノード層１０３の側面に接していても構わない。図１に関連して説明した上記の効果は、図７の場合にも得ることができる。
以上のように、本実施形態の電力用半導体装置は、渦巻状のトレンチ１１１を１つ以上備え、トレンチ１１１の底面の深さは、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅くなっており、一部又は全てのトレンチ１１１が、ｐアノード層１０３の側面に接している。これにより、本実施形態では、比較的短い終端長と浅いトレンチ１１１で、低いオン抵抗と高耐圧とを実現することができる。
以下、第２から第６実施形態の電力用半導体装置について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図８は、第２実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
図８の電力用半導体装置は、縦型パワーＭＯＳＦＥＴであり、第１の半導体層の例であるｎ＋半導体基板１０１と、第２の半導体層の例であるｎ−半導体層１０２と、第３の半導体層の例であるｐベース層２０１と、ｐ＋コンタクト層２０２と、ｎ＋ソース層２０３と、第４の半導体層の例であるガードリング層１０４と、トレンチ１１１と、絶縁膜１２１と、ゲート絶縁膜２１１と、制御電極であるゲート電極２２１と、第１の主電極の例であるドレイン電極２３１と、第２の主電極の例であるソース電極２３２とを備える。
図８の電力用半導体装置は更に、フィールドストップ層１４１と、フィールドストップ電極１４２と、フィールド絶縁膜１４３とを備える。
図８では、ｎ＋半導体基板１０１上にｎ−半導体層１０２が形成され、ｎ−半導体層１０２の表面にｐベース層２０１が選択的に形成されている。図８では更に、ｐベース層２０１の表面にｐ＋コンタクト層２０２が選択的に形成され、ｐベース層２０１及びｐ＋コンタクト層２０２の表面にｎ＋ソース層２０３が選択的に形成されている。また、ゲート電極２２１は、ゲート絶縁膜２１１を介して、ｎ−半導体層１０２、ｐベース層２０１、及びｎ＋ソース層２０３上に形成されている。また、ドレイン電極２３１は、ｎ＋半導体基板１０１と電気的に接続されており、ソース電極２３２は、ｐベース層２０１及びｐ＋コンタクト層２０２と電気的に接続されている。
図８では、トレンチ１１１が、ｎ−半導体層１０２の表面において、終端部、即ち、ｐベース層２０１の外周に形成されている。また、トレンチ１１１は、渦巻状に形成されている。そのため、ｎ−半導体層１０２は、トレンチ１１１に挟まれた領域を有している。この領域では、ｎ−半導体層１０２の表面に、複数のガードリング層１０４が選択的に形成されている。本実施形態では、第１実施形態と同様、このような渦巻状のトレンチ１１１を形成することで、高耐圧を保持しながら、終端長を短くすることができる。
また、本実施形態では、トレンチ１１１が渦巻状であるため、トレンチ１１１に挟まれた領域が、ｐベース層２０１からチップ側壁まで、渦巻状の半導体層（ｎ−半導体層１０２及びガードリング層１０４）で繋がっている。そのため、縦型パワーＭＯＳＦＥＴに高電圧が印加され、アバランシェ降伏が起きても、終端部のホールが渦巻状の半導体層に沿って速やかに排出される。これにより、本実施形態では、高アバランシェ耐量を得ることができる。上記の渦巻状の半導体層では、ｎ−半導体層１０２とガードリング層１０４とが渦巻きに沿って交互に周期的に配置されている。その結果、当該半導体層内では、渦巻きの伸びる方向に垂直なｐｎ接合面が、渦巻きに沿って周期的に多数形成されている。
本実施形態は、図８の電力用半導体装置だけでなく、図９の電力用半導体装置にも適用可能である。図９は、図８の電力用半導体装置の変形例の構成を模式的に示す平面図及び側方断面図である。
図９の電力用半導体装置は、縦型ＩＧＢＴであり、第１の半導体層の例であるｐ＋半導体基板３０１と、第２の半導体層の例であるｎ−半導体層１０２と、第３の半導体層の例であるｐベース層２０１と、ｐ＋コンタクト層２０２と、ｎ＋ソース層２０３と、第４の半導体層の例であるガードリング層１０４と、トレンチ１１１と、絶縁膜１２１と、ゲート絶縁膜２１１と、制御電極であるゲート電極２２１と、第１の主電極の例であるコレクタ電極３１１と、第２の主電極の例であるエミッタ電極３１２とを備える。
コレクタ電極３１１及びエミッタ電極３１２の配置はそれぞれ、ドレイン電極２３１及びソース電極２３２と同様である。
以上のように、本実施形態の電力用半導体装置は、渦巻状のトレンチ１１１を１つ以上備え、トレンチ１１１の底面の深さは、ｐベース層２０１の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅くなっており、一部又は全てのトレンチ１１１が、ｐベース層２０１の側面に接している。これにより、本実施形態では、比較的短い終端長と浅いトレンチ１１１で、低いオン抵抗と高耐圧とを実現することができる。
（第３実施形態）
図１０は、第３実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。図１０の電力用半導体装置は、図１の電力用半導体装置と同様、縦型ダイオードとなっている。
第１実施形態では、トレンチ１１１に挟まれた領域に、ガードリング層１０４が形成されているのに対し、本実施形態では、トレンチ１１１の側壁に、高電圧の印加により空乏化するリサーフ層４０１が形成されている。リサーフ層４０１は、ｐ型半導体層であり、第５の半導体層の例である。
リサーフ層４０１は、高電圧が印加されると、空乏化して電圧を保持する。第１実施形態のトレンチ１１１の側壁が電圧を保持するのと同様、本実施形態のリサーフ層４０１も電圧を保持するため、本実施形態によれば、高耐圧を維持しながら、終端長を短くすることができる。また、本実施形態では、トレンチ１１１が渦巻状であるため、高リカバリー耐量や高アバランシェ耐量を得ることができる。
本実施形態では、リサーフ層４０１内の不純物濃度を最適化することにより、リサーフ層４０１内の電位分布を平坦にすることができる。これにより、トレンチ１１１に沿った方向では、ガードリング層１０４を形成する場合よりも、平坦な電界分布を得ることができる。これにより、本実施形態では、電界集中が抑制され、高耐圧が得られやすくなる。
リサーフ層４０１は、トレンチ１１１を形成した後、斜め方向からイオン注入を行うことで形成することができる。図１０では、リサーフ層４０１が、トレンチ１１１の側壁のみに形成されている。これに対し、本実施形態では、図１１に示すように、リサーフ層４０１を、トレンチ１１１の側壁及び底部に形成してもよい。図１１は、図１０の電力用半導体装置の変形例の構成を模式的に示す平面図及び側方断面図である。
本実施形態では、第１実施形態と同様に、比較的短い終端長と浅いトレンチ１１１で、低いオン抵抗と高耐圧とを実現することができる。なお、リサーフ層４０１には、ガードリング層１０４に比べ、形成するのが容易という利点がある。一方、ガードリング層１０４には、リサーフ層４０１に比べ、製造プロセスのばらつきの影響を受けにくいという利点がある。
（第４実施形態）
図１２は、第４実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。図１２の電力用半導体装置は、図１の電力用半導体装置と同様、縦型ダイオードとなっている。
第１から第３実施形態では、電力用半導体装置に、ガードリング層１０４やリサーフ層４０１が設けられているのに対し、本実施形態では、電力用半導体装置に、複数のフローティング電極５０１が設けられている。フローティング電極５０１は、トレンチ１１１内に選択的に形成されており、フローティング電極５０１の側面及び底面は、絶縁膜１２１に覆われている。そのため、フローティング電極５０１の電位は、フローティング状態になっている。
本実施形態では、このようなフローティング電極５０１を形成することで、ガードリング層１０４を形成したのと同様に、高電圧が印加された際にトレンチ１１１に沿って空乏層が伸びやすくなる。これにより、本実施形態では、高耐圧を得ることができる。
本実施形態では、第１実施形態と同様に、比較的短い終端長と浅いトレンチ１１１で、低いオン抵抗と高耐圧とを実現することができる。
（第５実施形態）
図１３は、第５実施形態の電力用半導体装置の構成を模式的に示す平面図である。図１３の電力用半導体装置は、図１の装置と同様、縦型ダイオードとなっている。
図１の電力用半導体装置が、渦巻状に形成された１つのトレンチ１１１を備えているのに対し、図１３の電力用半導体装置は、直線状に形成された複数のトレンチ６０１を備えている。
図１３では、これらのトレンチ６０１は、ｎ−半導体層１０２の表面において、ｐアノード層１０３の外周に形成されている。これらのトレンチ６０１は、ｎ−半導体層１０２の上方から見て、ｐアノード層１０３を取り囲むように直線状に形成されている。図１のトレンチ１１１内に絶縁膜１２１が埋め込まれているのと同様に、図１３のトレンチ６０１内には、絶縁膜６１１が埋め込まれている。
なお、トレンチ６０１の底面の深さは、トレンチ１１１と同様、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅く設定される。また、図１３に示すように、トレンチ６０１の内の一部のトレンチは、トレンチ１１１と同様、ｐアノード層１０３の側面に接している。本実施形態では、これらのトレンチの一端が、ｐアノード層１０３の側面に接している。図１３では、トレンチ６０１の内の全てのトレンチが、ｐアノード層１０３の側面に接していても構わない。
図１３では、トレンチ６０１の各々は、ｐアノード層１０３の側面の近傍から外周に向けて伸びるよう形成されており、トレンチ６０１の各々が伸びる方向は、この側面の法線方向に対し傾いている。例えば、図１３において、Ｔで示すトレンチは、Ｓで示す側面から外周に伸びており、トレンチＴの伸びる方向は、側面Ｓの法線に対し平行でも垂直でもなく傾いている。
このように、トレンチ６０１は、ｐアノード層１０３からフィールドストップ層１４３に向けて垂直ではなく、斜めに形成されている。その結果、本実施形態では、電圧は、ｐアノード層１０３及びフィールドストップ層１４３の垂直方向にかかるのに対して、空乏層は、トレンチ６０１に沿って斜め方向に伸びる。これにより、本実施形態では、終端長が短い場合にも空乏層距離が長くなり、高耐圧を得ることできる。
また、本実施形態では、空乏層距離が長いため、終端部に発生する電界が小さくなる。これにより、終端部におけるリーク電流が小さくなる。本実施形態ではさらに、終端部に発生する電界が小さくなることで、ホットキャリアの発生や可動イオンの移動等が抑制される。これにより、特性変動が起こりにくく、高い信頼性を持つ電力用半導体装置を実現することができる。
また、本実施形態では、トレンチ６０１は、ｐアノード層１０３の側面全体には接しておらず、ｐアノード層１０３の側面の一部のみに接するよう形成されている。
そのため、本実施形態では、オン状態でｐアノード層１０３からｎ−半導体層１０２に注入されたホールが、オフ状態では、メサ部（トレンチ６０１間に挟まれたｎ−半導体層１０２及びガードリング層１０４）を通してｐアノード層１０３へ速やかに排出される。第１実施形態等において、ホールが、渦巻き状の半導体層を通じて排出されるのと同様である。これにより、本実施形態では、高速なリカバリー動作が可能となる。また、本実施形態では、排出キャリアが蓄積されないことで、終端部の電界分布がダイナミックな状態でも変化せず、高リカバリー耐量を得ることができる。また、本実施形態では、アバランシェ降伏により終端部でホールが発生しても、メサ部を通してｐアノード層１０３へ速やかに排出されるため、終端部にホールが蓄積されにくい（これも、第１実施形態等と同様である）。これにより、本実施形態では、高いアバランシェ耐量を得ることができる。このような効果は、ｐアノード層の側面の一部のみに接するトレンチを設ける代わりに、ｐアノード層の側面全体に接するトレンチを設ける場合には、得ることができない。
なお、本実施形態のトレンチ構造には、第１から第４実施形態のトレンチ構造に比べ、ホールが抜けやすいという利点がある。
以下、本実施形態の電力用半導体装置の種々の変形例を、図１４及び図１５を参照しながら説明する。図１４及び図１５は、これら変形例の構成を模式的に示す平面図である。
図１３では、トレンチ６０１に挟まれた領域に、ガードリング層１０４が形成されているのに対し、図１４では、トレンチ６０１の側壁に、高電圧の印加により空乏化するリサーフ層４０１が形成されている。図１４では、トレンチ６０１に沿って空乏層が伸びるため、図１３の場合と同様の効果が得られる。リサーフ層４０１は、各トレンチ６０１の４つの側面全体に形成されている。なお、図１４では、リサーフ層４０１は、各トレンチ６０１の側壁及び底部に形成してもよい。また、図１４では、リサーフ層４０１は、終端部全体に形成されていてもよい。
本実施形態では、電力用半導体装置は、図１５に示すように、曲線状に形成された複数のトレンチ６０１を備えていてもよい。図１５のトレンチ６０１は、詳細には、階段状に形成されている。
図１５では、トレンチ６０１の各々は、ｐアノード層１０３の側面の近傍から外周に向けて伸びるよう形成されており、トレンチ６０１の各々が平均的に伸びる方向は、この側面の法線方向に対し傾いている。例えば、図１５において、τで示すトレンチは、σで示す側面から外周に伸びており、トレンチτが平均的に伸びる方向は、側面τの法線に対し平行でも垂直でもなく傾いている。図１５では、トレンチτが平均的に伸びる方向が、Ｘで示されている。
なお、本実施形態は、縦型ダイオードだけではなく、縦型パワーＭＯＳＦＥＴや縦型ＩＧＢＴにも適用可能である。また、図１〜図１２に関連して説明した事項は、本実施形態にも適用可能である。
以上のように、本実施形態の電力用半導体装置は、直線状又は曲線状のトレンチ６０１を複数備え、トレンチ６０１の底面の深さは、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅くなっており、一部又は全てのトレンチ６０１が、ｐアノード層１０３の側面に接している。これにより、本実施形態では、比較的短い終端長と浅いトレンチ６０１で、低いオン抵抗と高耐圧とを実現することができる。
（第６実施形態）
図１６は、第６実施形態の電力用半導体装置の構成を模式的に示す平面図である。図１６の電力用半導体装置は、図１の装置と同様、縦型ダイオードとなっている。
図１の電力用半導体装置が、渦巻状に形成された１つのトレンチ１１１を備えているのに対し、図１６の電力用半導体装置は、破線状に形成された複数のトレンチ７０１を備えている。
図１６では、これらのトレンチ７０１は、ｎ−半導体層１０２の表面において、ｐアノード層１０３の外周に形成されている。これらのトレンチ７０１は、ｎ−半導体層１０２の上方から見て、ｐアノード層１０３を取り囲むように破線状に形成されている。図１のトレンチ１１１内に絶縁膜１２１が埋め込まれているのと同様に、図１６のトレンチ７０１内には、絶縁膜７１１が埋め込まれている。
なお、トレンチ７０１の底面の深さは、トレンチ１１１と同様、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅く設定される。また、図１６に示すように、トレンチ７０１の内の一部のトレンチは、トレンチ１１１と同様、ｐアノード層１０３の側面に接している。本実施形態では、これらのトレンチの長手方向の側面が、ｐアノード層１０３の側面に接している。
図１６では、トレンチ７０１は、ｐアノード層１０３を取り囲むように破線状に形成されている。図１６の電力用半導体装置では、縦型ダイオードに高電圧が印加された際、空乏層が、ｐアノード層１０３からフィールドストップ層１４１に向かって伸びていく。本実施形態では、空乏層がｐアノード層１０３及びフィールドストップ層１４３の垂直方向に伸びる場合には、必ず絶縁膜７１１とぶつかるよう、トレンチ７０１のパターンを設定する。これにより、本実施形態では、絶縁膜７１１においても電圧が保持される。
また、本実施形態では、トレンチ７０１を破線状に形成することで、トレンチ７０１に接しているシリコンには蓄積層を形成せずに、トレンチ７０１に沿って縦方向にも電圧を保持させる。その結果、本実施形態では、終端部の表面距離が伸びたことになる。これにより、本実施形態は、平均電界を下げて、高耐圧と高信頼を実現することができる。
以下、本実施形態の電力用半導体装置の変形例を、図１７を参照しながら説明する。図１７は、当該変形例の構成を模式的に示す平面図である。
図１６では、トレンチ７０１に挟まれた領域に、ガードリング層１０４が形成されているのに対し、図１７では、トレンチ７０１の側壁に、高電圧の印加により空乏化するリサーフ層４０１が形成されている。図１７では、トレンチ７０１に沿って空乏層が伸びるため、図１６の場合と同様の効果が得られる。リサーフ層４０１は、各トレンチ７０１の４つの側面全体に形成されている。なお、図１７では、リサーフ層４０１は、各トレンチ７０１の側壁及び底部に形成してもよい。また、図１７では、リサーフ層４０１は、終端部全体に形成されていてもよい。
なお、本実施形態は、縦型ダイオードだけではなく、縦型パワーＭＯＳＦＥＴや縦型ＩＧＢＴにも適用可能である。また、図１〜図１２に関連して説明した事項は、本実施形態にも適用可能である。
以上のように、本実施形態の電力用半導体装置は、破線状のトレンチ７０１を複数備え、トレンチ７０１の底面の深さは、ｐアノード層１０３の下面よりも深く、ｎ＋半導体基板１０１の上面よりも浅くなっており、一部のトレンチ７０１が、ｐアノード層１０３の側面に接している。これにより、本実施形態では、比較的短い終端長と浅いトレンチ７０１で、低いオン抵抗と高耐圧とを実現することができる。
なお、第２実施形態において、ゲート電極２２１は、ストライプ状のゲートパターンを有しているが、その他のゲートパターンを有していても構わない。このようなゲートパターンの例としては、メッシュ状、オフセットメッシュ状、ハニカム状のゲートパターンが挙げられる。
また、第２実施形態において、ゲート電極２２１は、プレナーゲート構造を有しているが、その他のゲート構造を有していても構わない。このようなゲート構造の例としては、トレンチゲート構造が挙げられる。
また、第１実施形態において、トレンチ１１１の幅は、トレンチ１１１の深さの１／１０以上が望ましいことを述べた。この条件は、ガードリング層１０４を有する電力用半導体装置のみに適用されるものではなく、リサーフ層４０１やフローティング電極５０１を有する電力用半導体装置にも適用可能である。
以上、本発明の具体的な態様の例を、第１から第６実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
１０１ ｎ＋半導体基板
１０２ ｎ−半導体層
１０３ ｐアノード層
１０４ ガードリング層
１１１、６０１、７０１ トレンチ
１２１、６１１、７１１ 絶縁膜
１３１ カソード電極
１３２ アノード電極
２０１ ｐベース層
２０２ ｐ＋コンタクト層
２０３ ｎ＋ソース層
２１１ ゲート絶縁膜
２２１ ゲート電極
２３１ ドレイン電極
２３２ ソース電極
３０１ ｐ＋半導体基板
３１１ コレクタ電極
３１２ エミッタ電極
４０１ リサーフ層
５０１ フローティング電極

Claims (5)

  1. 第１又は第２導電型の第１の半導体層と、
    前記第１の半導体層上に形成された第１導電型の第２の半導体層と、
    前記第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、
    前記第２の半導体層の表面において前記第３の半導体層の外周に形成された１つ以上のトレンチと、
    前記トレンチ内に埋め込まれた絶縁膜と、
    前記第１の半導体層に電気的に接続された第１の主電極と、
    前記第３の半導体層に電気的に接続された第２の主電極とを備え、
    前記トレンチの底面の深さは、前記第３の半導体層の下面よりも深く、前記第１の半導体層の上面よりも浅くなっており、
    一部又は全ての前記トレンチは、前記第３の半導体層の側面に接していることを特徴とする電力用半導体装置。
  2. 前記トレンチは、前記第２の半導体層の上方から見て渦巻状に形成された１つ以上のトレンチを含むことを特徴とする請求項１に記載の電力用半導体装置。
  3. 前記トレンチは、前記第２の半導体層の上方から見て直線状又は曲線状に形成された複数のトレンチを含み、
    前記複数のトレンチの各々は、前記第３の半導体層の側面の近傍から外周に向けて伸びるよう形成されており、前記複数のトレンチの各々が伸びる方向は、前記側面の法線方向に対し傾いていることを特徴とする請求項１に記載の電力用半導体装置。
  4. 更に、前記トレンチに挟まれた領域において前記第２の半導体層の表面に選択的に形成された複数の第２導電型の第４の半導体層を備えることを特徴とする請求項１から３のいずれか１項に記載の電力用半導体装置。
  5. 更に、前記トレンチの側壁に形成され、所定の電圧の印加により空乏化する第２導電型の第５の半導体層を備えることを特徴とする請求項１から３のいずれか１項に記載の電力用半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243811A (ja) * 2010-05-19 2011-12-01 Fuji Electric Co Ltd 半導体装置
WO2013140572A1 (ja) * 2012-03-22 2013-09-26 トヨタ自動車株式会社 半導体装置
US8847278B2 (en) 2011-01-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device comprising a breakdown withstanding section
WO2014208201A1 (ja) * 2013-06-27 2014-12-31 三菱電機株式会社 半導体装置およびその製造方法
JP2019033148A (ja) * 2017-08-07 2019-02-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7174702B2 (ja) 2016-12-08 2022-11-17 ウルフスピード インコーポレイテッド イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
JP2011159903A (ja) * 2010-02-03 2011-08-18 Rohm Co Ltd 半導体装置
JP4500892B1 (ja) * 2010-02-17 2010-07-14 株式会社三社電機製作所 Ｐｉｎダイオード
JP5665567B2 (ja) * 2011-01-26 2015-02-04 株式会社東芝 半導体素子
US8680645B2 (en) 2011-08-09 2014-03-25 Infineon Technologies Austria Ag Semiconductor device and a method for forming a semiconductor device
US8466492B1 (en) * 2012-01-31 2013-06-18 Infineon Technologies Austria Ag Semiconductor device with edge termination structure
US20130200499A1 (en) * 2012-02-03 2013-08-08 Inergy Technology Inc. Semiconductor device
CN103515416B (zh) * 2012-06-26 2016-11-23 比亚迪股份有限公司 一种芯片结构及其制作方法
US9590067B2 (en) 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
JP6375176B2 (ja) 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US10020362B2 (en) * 2015-09-04 2018-07-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9997510B2 (en) * 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure
US9991338B2 (en) * 2015-09-17 2018-06-05 Semiconductor Components Industries, Llc Electronic device including a conductive structure surrounded by an insulating structure
TWI613812B (zh) 2015-12-18 2018-02-01 敦南科技股份有限公司 超接面半導體元件
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN105514149B (zh) * 2015-12-24 2018-08-03 张家港意发功率半导体有限公司 一种沟槽型frd芯片及制备方法
CN109346511A (zh) * 2018-10-15 2019-02-15 北京工业大学 一种应用于功率半导体器件的横向电阻结构
JP7208875B2 (ja) * 2019-09-05 2023-01-19 株式会社東芝 半導体装置
CN112531026B (zh) * 2019-09-17 2022-06-21 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5635463A (en) * 1979-08-31 1981-04-08 Toshiba Corp Semiconductor device
JPS6459873A (en) * 1987-08-31 1989-03-07 Toshiba Corp Semiconductor device
JPH01272151A (ja) * 1988-04-25 1989-10-31 Matsushita Electric Works Ltd ガードリングを有する半導体素子及びその製造方法
JPH065841A (ja) * 1992-06-19 1994-01-14 Fuji Electric Co Ltd 半導体素子の製造方法
JP2005093550A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体装置
JP2005294772A (ja) * 2004-04-06 2005-10-20 Renesas Technology Corp 半導体装置
JP2008103530A (ja) * 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603185B1 (en) * 1999-02-01 2003-08-05 Fuji Electric Co., Ltd. Voltage withstanding structure for a semiconductor device
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP3875245B2 (ja) 2004-07-26 2007-01-31 株式会社東芝 半導体装置
JP2008147361A (ja) 2006-12-08 2008-06-26 Toyota Central R&D Labs Inc 半導体装置
JP4564516B2 (ja) 2007-06-21 2010-10-20 株式会社東芝 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5635463A (en) * 1979-08-31 1981-04-08 Toshiba Corp Semiconductor device
JPS6459873A (en) * 1987-08-31 1989-03-07 Toshiba Corp Semiconductor device
JPH01272151A (ja) * 1988-04-25 1989-10-31 Matsushita Electric Works Ltd ガードリングを有する半導体素子及びその製造方法
JPH065841A (ja) * 1992-06-19 1994-01-14 Fuji Electric Co Ltd 半導体素子の製造方法
JP2005093550A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体装置
JP2005294772A (ja) * 2004-04-06 2005-10-20 Renesas Technology Corp 半導体装置
JP2008103530A (ja) * 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243811A (ja) * 2010-05-19 2011-12-01 Fuji Electric Co Ltd 半導体装置
US8847278B2 (en) 2011-01-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device comprising a breakdown withstanding section
WO2013140572A1 (ja) * 2012-03-22 2013-09-26 トヨタ自動車株式会社 半導体装置
JP5686203B2 (ja) * 2012-03-22 2015-03-18 トヨタ自動車株式会社 半導体装置
CN104170090B (zh) * 2012-03-22 2017-02-22 丰田自动车株式会社 半导体装置
WO2014208201A1 (ja) * 2013-06-27 2014-12-31 三菱電機株式会社 半導体装置およびその製造方法
US9704947B2 (en) 2013-06-27 2017-07-11 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP7174702B2 (ja) 2016-12-08 2022-11-17 ウルフスピード インコーポレイテッド イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法
JP2019033148A (ja) * 2017-08-07 2019-02-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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