TWI613812B - 超接面半導體元件 - Google Patents

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Abstract

一種超接面半導體元件，其包括基板、設置於基板上的漂移層、場絕緣層、浮接電極層、隔離層及至少一電晶體結構。漂移層內的多個n型及p型摻雜柱交替地排列，而形成超接面結構。漂移層定義出元件區、過渡區及位於元件區外圍的終止區，過渡區位於元件區與終止區之間。場絕緣層設置於漂移層的表面上，並覆蓋終止區以及部分過渡區。浮接電極層設置於場絕緣層上，並具有一部分位於終止區內。電晶體結構包括由元件區延伸到過渡區的源極導電層，其中源極導電層由元件區延伸至過渡區，並通過隔離層與浮接電極層電性絕緣。

Description

超接面半導體元件
本發明是關於一種半導體元件，且特別是關於一種具有超接面結構的半導體元件。
在中高壓功率半導體元件領域中，超接面結構(Super Junction)已經被廣泛採用。超接面電晶體可以在維持很高的關斷狀態(off state)崩潰電壓(breakdown voltage,BV)的同時，具有低的導通電阻(R ds-on)。
超接面元件含有形成在漂移區中的交替的P-型和N-型摻雜柱。在金氧半場效電晶體(MOSFET)於關斷狀態時，在相對很低的電壓下，P-型和N-型摻雜柱在垂直電流導通方向完全形成空乏區(depletion region)，從而在漂流區內達成電荷平衡(charge balance)，並能夠維持很高的崩潰電壓。
由於超接面元件中，導通電阻(Rds-on)的增加與崩潰電壓(BV)的增加成正比，比傳統的半導體結構增加地更加緩慢。因此，相較於不具有超接面結構的金氧半場效電晶體(MOSFET)，在相同的崩潰電壓(BV)下，超接面元件具有更低的導通電阻(Rds-on)。換言之，在特定的導通電阻(Rds-on)值，超接面元件比傳統的金氧半場效電晶體具有更高的崩潰電壓。
在美國公開專利案(US 20100230745 A1)中揭示，超接面元件通常會具有主動區以及位於主動區周圍的終止區。當超接面元件在關斷狀態時，在終止區的垂直方向與水平方向皆會有電場分布。
由於終止區在水平方向的電場過大，也會導致超接面元件的 崩潰電壓降低。因此，終止區在水平方向的長度是磊晶層厚度的2至4倍。然而，若是終止區在水平方向的長度太長，會降低超接面元件的有效區域比，且導通電阻也會隨之提高。該案並提出在不降低超接面元件的有效區域比的情況下，在終止區設計環形保護層(guard ring layer)，以防止超接面元件的崩潰電壓降低。然而，環形保護層具有複雜的圖案，也使超接面元件的製程複雜度與困難度大幅提升。
本發明提供一種超接面半導體元件，通過在終止區設置浮接電極層，可擴張終止區內的電場分布的範圍，提供超接面半導體元件在關斷狀態時的崩潰電壓。
本發明其中一實施例提供一種超接面半導體元件，其包括基板、漂移層、場絕緣層、浮接電極層、隔離層以及至少一電晶體結構。漂移層設置於基板上，並具有相反於基板的一表面，其中漂移層內形成多個n型摻雜柱及多個p型摻雜柱，且多個n型摻雜柱與多個p型摻雜柱由表面朝基板的方向延伸，並交替地排列，以形成一超接面結構。漂移層定義一元件區、一過渡區及一終止區，終止區位於元件區的外圍，且過渡區位於元件區與終止區之間。場絕緣層設置於漂移層的表面上，並覆蓋終止區以及部分過渡區。浮接電極層設置於場絕緣層上，其中浮接電極層至少一部份位於終止區內。隔離層設置於浮接電極層上。電晶體結構形成於元件區內，其中電晶體結構包括至少一源極導電層，其中源極導電層由元件區延伸到過渡區，並通過隔離層與浮接電極層電性絕緣。
綜上所述，本發明所提供的超接面半導體元件，通過在終止區設置浮接電極層，來擴大終止區內的電場分布範圍，可提高超接面半導體元件整體的崩潰電壓。相較於先前技術而言，本發明之超接面半導體元件的浮接電極層結構更簡單，且可和元件區的閘極層在同一製程步驟中完成。據此，本發明之超接面半導體元件 在終止區中不需要利用複雜的製程，來製作終止區內的浮接電極層，即可達到增加終止區的崩潰電壓的功效。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1‧‧‧超接面半導體元件
10‧‧‧基板
10a‧‧‧上表面
10b‧‧‧背面
16‧‧‧汲極接觸墊
11‧‧‧漂移層
11a‧‧‧表面
AR‧‧‧元件區
T1‧‧‧過渡區
T2‧‧‧終止區
110n、111n、112n‧‧‧n型摻雜柱
110p、111p、112p‧‧‧p型摻雜柱
112a‧‧‧第一p型摻雜柱
112b‧‧‧第二p型摻雜柱
112c‧‧‧第三p型摻雜柱
113‧‧‧p型井區
W‧‧‧終止區寬度
12‧‧‧場絕緣層
13‧‧‧浮接電極層
14‧‧‧隔離層
15‧‧‧電晶體結構
150‧‧‧基體區
151‧‧‧源極區
153‧‧‧閘極絕緣層
154‧‧‧閘極層
155‧‧‧介電層
156‧‧‧源極導電層
152‧‧‧接觸摻雜區
h1‧‧‧第一接觸窗
h2‧‧‧第二接觸窗
156e‧‧‧源極導電層末端
13e‧‧‧浮接電極層末端
L‧‧‧距離
圖1A繪示本發明實施例的超接面半導體元件的底視示意圖。
圖1B繪示圖1A中沿線IB-IB的剖面示意圖。
圖2繪示本發明實施例的終止區寬度與崩潰電壓的關係圖。
圖3繪示浮接電極層突出於源極導電層的長度與終止區寬度之間的比值與崩潰電壓的關係曲線圖。
請參照圖1A與圖1B，其中圖1A繪示本發明實施例的超接面半導體元件的底視示意圖，且圖1B繪示圖1A中沿線IB-IB的剖面示意圖。
本發明實施例的超接面半導體元件1包括基板10、漂移層11、場絕緣層12、浮接電極層13、隔離層14、至少一電晶體結構15以及汲極接觸墊16。
在圖1A中，基板10為半導體基板，並具有一上表面10a及一與所述上表面10a相反的背面10b。基板10具有高濃度的第一型導電性雜質，而形成第一重摻雜區。第一重摻雜區可分布於基板100的局部區域或是分布於整個基板10中，以用來作為汲極接觸層。在本實施例的第一重摻雜區是分布於整個基板10內，但僅用於舉例而非用以限制本發明。前述的汲極接觸墊16形成於基板10的背面10b，以用來電性連接於外部的控制電路。
前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基板10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
漂移層(drift layer)11位於基板10的上表面10a上，並具有低濃度的第一型導電性雜質。在本實施例中，基板10為高濃度的N型摻雜(N+)，而漂移層11則為低濃度的N型摻雜(N-)。漂移層11並具有相反於基板10的表面11a。
如圖1A與圖1B所示，在本實施例中，漂移層11被定義出一元件區AR、一過渡區(transition region)T1以及一位於與主動區AR相鄰的終止區(termination area)T2。進一步而言，終止區T2是位於主動區AR的外圍，且過渡區T1是位於元件區AR與終止區T2之間。
請參照圖1B，漂移層11內具有多個n型摻雜柱110n、111n、112n以及多個p型摻雜柱110p、111p、112p。這些n型摻雜柱110n、111n、112n以及p型摻雜柱110p、111p、112p交替式地並列，以形成超接面結構。另外，這些n型摻雜柱110n、111n、112n以及p型摻雜柱110p、111p、112p沿著電流流通方向延伸，也就是由漂移層11的表面11a朝基板10的方向延伸，並分布於元件區AR、過渡區T1以及終止區T2內。
在超接面半導體元件1處於開啟狀態(On state)時，這些n型摻雜柱110n、111n、112n以及p型摻雜柱110p、111p、112p可提供電荷，而當超接面半導體元件1處於關斷狀態(Off state)，會這些n型摻雜柱110n、111n、112n以及p型摻雜柱110p、111p、112p會在水平方向被空乏(或耗盡)，以在漂移層11內達到電荷平衡。因此，超接面半導體元件1可在相對較低的導通電阻下，具有較高的崩潰電壓。
過渡區T1內具有至少一p型摻雜柱111p。在圖1B所示的實施例中，在過渡區T1內具有三組p型摻雜柱111p與n型摻雜柱111n交替地並列。此外，在本實施例中，漂移層11在過渡區T1內更具有一鄰近漂移層11表面11a的p型井區113，且p型井區113連接於這些p型摻雜柱111p之間。換言之，p型井區113是位於p型摻雜柱111p靠近漂移層11表面11a的一側。在過渡區T1內的p型井區113的數量及位置可根據實際應用需求而更改，因此，前述的實施例並非用以 限制本發明的範圍。
需說明的是，終止區T2在水平方向上的寬度W也會影響超接面半導體元件1的崩潰電壓。請先參照圖2，顯示在超接面半導體元件中終止區的寬度與崩潰電壓的模擬關係圖。由圖2中可以看出，當終止區T2的寬度W小於30μm時，終止區T2的寬度對崩潰電壓的影響較大。也就是隨著終止區T2的寬度W增加，超接面半導體元件的崩潰電壓也會增加。當終止區T2的寬度W大於30μm以上時，即便終止區T2的寬度W持續增加，崩潰電壓持續增加的幅度並不明顯。
因此，在一實施例中，終止區T2的寬度大約介於30μm至70μm之間，使超接面半導體元件1的崩潰電壓可大於650V。在圖1B所示的實施例中，終止區T2內至少具有三組p型摻雜柱112p與n型摻雜柱112n。在另一較佳實施例中，終止區T2內至少具有五組p型摻雜柱112p與n型摻雜柱112n。
在圖1B所示的實施例中，終止區T2內具有從靠近過渡區T1往遠離過渡區T1的方向依序排列的第一p型摻雜柱112a、第二p型摻雜柱112b及第三p型摻雜柱112c。且任意兩相鄰的第一p型摻雜柱112a與第二p型摻雜柱112b(及第二p型摻雜柱及第三p型摻雜柱112c)之間，是通過n型摻雜柱112n彼此間隔一預定距離。
須說明的是，在過渡區T1與終止區T2形成多組n型與p型摻雜柱111n、111p、112n、112p，多組n型與p型摻雜柱111n、111p、112n、112p之間可以延伸電場的分布範圍，以提升超接面半導體元件1整體的崩潰電壓。
另外，在形成前述漂移層11的超接面結構時，可先將具有第一導電型的輕摻雜層形成於基板10的上表面11a。之後，再於漂移層11中形成多個垂直於表面11a的溝渠，再於溝渠中填入第二導電型的半導體層而形成多個n型摻雜柱110n、111n、112n與多個p型摻雜柱110p、111p、112p。
場絕緣層12設置於漂移層11的表面11a上，並覆蓋終止區T2 以及部分過渡區T1。浮接電極層13設置於場絕緣層12上，並由過渡區T1延伸至終止區T2內。隔離層14是設置於浮接電極層13上。也就是說，浮接電極層13是被夾設在隔離層14與場絕緣層12之間。在一實施例中，場絕緣層12以及隔離層14皆為氧化層。
在本實施例中，位於過渡區T1內的部分場絕緣層12、部分浮接電極層13以及部分隔離層14重疊設置於過渡區T1內最靠近終止區T2的兩組p型摻雜柱111p以及n型摻雜柱111n上。
另外，位於終止區T2內的部分浮接電極層13以及部分隔離層14是重疊設置於第一p型摻雜柱112a及與第一p型摻雜柱112a相鄰的n型摻雜柱112n上。須說明的是，經模擬測試，結果顯示浮接電極層13設置的位置以及延伸終止區T2內的長度，皆會影響超接面半導體元件1的崩潰電壓。浮接電極層13延伸至終止區T2的長度，以及對超接面半導體元件1的崩潰電壓的影響將於後文中詳細描述。
多個電晶體結構15位於元件區AR內，並包括基體區150、源極區151、閘極絕緣層153、閘極層154、介電層155以及源極導電層156。
基體區150具有和基板10以及漂移層11相反的導電型。舉例而言，基板10和漂移層11為n型摻雜，則基體區150為p型摻雜。並且，每一個基體區150是連接位於元件區AR內的每一個p型摻雜柱110p。詳細而言，基體區150連接於p型摻雜柱110p靠近漂移層11表面11a的一端部。
至少一源極區151形成於每一個基體區150內，且源極區151具有和基體區150相反的導電型，而和漂移層11與基板10具有相同的導電型。在圖1B所繪示的實施例中，每一個基體區150內設有兩個源極區151。源極區151並通過基體區150和元件區AR內的n型摻雜柱110n相互隔離。
在本實施例中，每一電晶體結構15更包括一接觸摻雜區152，具有和源極區151相反的導電型。舉例而言，在圖1B的實施例中。源極區151為n型重摻雜區，而接觸摻雜區152為p型重摻雜區。接觸摻 雜區152是位於同一基體區150內的兩個源極區151之間。
閘極絕緣層153與閘極層154皆設置於漂移層11的表面11a上，且閘極層154通過閘極絕緣層153和漂移層11電性絕緣。進一步而言，在本實施例中，閘極層154是對應於元件區AR內的n型摻雜柱110n的位置設置在閘極絕緣層153上。另外，閘極層154和位於基體區150內的源極區151部分重疊。
介電層155覆蓋於閘極層154上，並具有多個第一接觸窗h1(圖1B中繪示2個)以及第二接觸窗h2(圖1B中繪示1個)。多個第一接觸窗h1是分別對應於接觸摻雜區152的位置，而第二接觸窗h2是對應於過渡區T1內的p型井區113的位置。也就是說，在尚未形成源極導電層156之前，部分接觸摻雜區152以及部分源極區151會通過第一接觸窗h1被暴露於漂移層11的表面11a上，而部分p型井區113會通過第二接觸窗h2被暴露於漂移層11的表面11a上。
源極導電層156覆蓋於介電層155上，並由元件區AR延伸至過渡區T1內。源極導電層156是通過第一接觸窗h1和每一個源極區151以及每一個接觸摻雜區152電性連接。另外，源極導電層156通過第二接觸窗h2接觸漂移層11的表面，並和位於過渡區T1內的p型井區113電性連接。
須說明的是，延伸到過渡區T1的部分源極導電層156會覆蓋於隔離層14上，並和浮接電極層13部分重疊。然而，源極導電層156並未和浮接電極層13接觸，而是通過隔離層14與浮接電極層13電性絕緣。
源極導電層156延伸至過渡區T1並超過p型井區113。具體而言，源極導電層156的末端156e靠近過渡區T1與終止區T2的交界。在本實施例中，源極導電層156的末端156e所在的垂直平面是位於過渡區T1內的p型摻雜柱111p與終止區T2內的第一p型摻雜柱112a之間。
在一實施例中，源極導電層156可選自由鈦、鉑、鎢、鎳、鉻、鉬、錫及其金屬矽化物所組成的群組其中之一種。
如圖1B所示，部分浮接電極層13並未和源極導電層156重疊，並位於終止區T2內。因此，由源極導電層156的末端156e至浮接電極層13的末端13e的距離L，即為浮接電極層13突出於源極導電層156的長度。
須說明的是，當超接面半導體元件1被施加反向偏壓而處於關斷狀態時，由於浮接電極層13會與源極導電層156的電壓相互耦合，而可擴大終止區T2內的電場分布的範圍，從而增加超接面半導體元件1的崩潰電壓。
若浮接電極層13的末端13e太靠近過渡區T1，電場被延伸的範圍太小，無法有效地提升超接面半導體元件1的崩潰電壓。
此外，終止區T2中靠近浮接電極層13的末端13e的區域的電場強度也會因浮接電極層13與源極導電層156的電壓耦合效應而增強。因此，若浮接電極層13的末端13e太深入終止區T2，也就是浮接電極層13的末端13e距離終止區T2與過渡區T1的交界太遠時，當超接面半導體元件在操作過程中，反而容易使靠近浮接電極層13的末端13e下方的終止區T2被擊穿，從而降低超接面半導體元件的耐壓程度。
據此，在一實施例中，浮接電極層13的末端13e所在的垂直平面是位於第一p型摻雜柱112a與第二p型摻雜柱112b之間，可避免在終止區T2被擊穿，並可提高超接面半導體元件的崩潰電壓。
請參照圖3。圖3顯示浮接電極層突出於源極導電層的長度L與終止區寬度W之間的比值(L/W)與超接面半導體元件的崩潰電壓的關係曲線圖。在圖3的實施例中，是在終止區T2的寬度大約33μm的條件下，模擬在不同的比值時，超接面半導體元件的崩潰電壓。
如圖3所示，隨著比值增加，也就是浮接電極層13在終止區T2內的長度L越大，超接面半導體元件的崩潰電壓也隨之提高。當比值大於0.3時，可有效地將崩潰電壓提高到超過660V。然而，當比值超過0.75時，又會使崩潰電壓下降至600V以下。甚至當比值大於0.95時，會使崩潰電壓下降至低於550V，且超接面半導體元件會在終止區 T2內發生崩潰現象。
當終止區T2的寬度W增加時，曲線的峰值也會向左偏移(shift)。因此，可根據超接面半導體元件所應用的領域及所需承受的電壓，來設計浮接電極層13位於終止區T2的長度L以及終止區T2的寬度W。
舉例而言，浮接電極層13突出於源極導電層156的長度L與終止區T2的寬度W的比值(L/W)可介於0.1至0.8之間，使超接面半導體元件的崩潰電壓可大於660V，前述的比值大小可依據終止區T2的寬度W而決定。
另外，須說明的是，當超接面半導體元件未設置浮接電極層13時，場絕緣層12的厚度需至少2.5μm，才能避免終止區T2內的電場強度過強而被擊穿。但在設置浮接電極層13之後，場絕緣層12的厚度可以降低至少一半。在本發明實施例中，場絕緣層12的厚度可介於0.6μm至2.0μm之間。
在一實施例中，在製造本發明實施例的超接面半導體元件1時，浮接電極層13和元件區AR的閘極層154可在經由沉積製程及蝕刻製程，而同步完成。據此，浮接電極層13和閘極層154由相同的材料，如：多晶矽構成，且具有大致相同的厚度。相似地，隔離層14可和元件區AR的介電層155經由沉積製程及蝕刻製程而同步完成。因此，隔離層14和介電層155的材料相同，且具有大致相同的厚度。
綜上所述，本發明所提供的超接面半導體元件，通過設置延伸到終止區內的浮接電極層，可擴大終止區內的電場分布範圍，從而提高超接面半導體元件整體的崩潰電壓。相較於先前技術而言，本發明之超接面半導體元件的浮接電極層結構更簡單，卻仍可達到提高崩潰電壓的功效。
此外，由於浮接電極層和閘極層可同步形成，因此在製作本發明實施例之超接面半導體元件時，不需要再額外新增其他的製程步驟。因此，本發明實施例之超接面半導體元件的製程相較於先前技術而言更為簡單。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。
1‧‧‧超接面半導體元件
10‧‧‧基板
10a‧‧‧上表面
10b‧‧‧背面
16‧‧‧汲極接觸墊
11‧‧‧漂移層
11a‧‧‧表面
AR‧‧‧元件區
T1‧‧‧過渡區
T2‧‧‧終止區
110n、111n、112n‧‧‧n型摻雜柱
110p、111p、112p‧‧‧p型摻雜柱
112a‧‧‧第一p型摻雜柱
112b‧‧‧第二p型摻雜柱
112c‧‧‧第三p型摻雜柱
113‧‧‧p型井區
W‧‧‧終止區寬度
12‧‧‧場絕緣層
13‧‧‧浮接電極層
14‧‧‧隔離層
15‧‧‧電晶體結構
150‧‧‧基體區
151‧‧‧源極區
153‧‧‧閘極絕緣層
154‧‧‧閘極層
155‧‧‧介電層
156‧‧‧源極導電層
152‧‧‧接觸摻雜區
h1‧‧‧第一接觸窗
h2‧‧‧第二接觸窗
156e‧‧‧源極導電層末端
13e‧‧‧浮接電極層末端
L‧‧‧距離

Claims (10)

  1. 一種超接面半導體元件，包括：一基板；一漂移層，設置於所述基板上，並具有相反於所述基板的一表面，其中所述漂移層內形成多個n型摻雜柱及多個p型摻雜柱，且多個所述n型摻雜柱與多個所述p型摻雜柱由所述表面朝所述基板的方向延伸，並交替地排列，以形成一超接面結構，其中所述漂移層定義一元件區、一過渡區及一終止區，所述終止區位於所述元件區的外圍，且所述過渡區位於所述元件區與所述終止區之間；一場絕緣層，設置於所述表面上，並覆蓋所述終止區以及部分所述過渡區；一浮接電極層，設置於所述場絕緣層上，其中所述浮接電極層至少一部分位於所述終止區內，其中，所述浮接電極層在所述終止區內的長度與所述終止區的寬度的比值介於0.1至0.8之間；一隔離層，設置於所述浮接電極層上；以及至少一電晶體結構，形成於所述元件區內，其中所述電晶體結構包括至少一源極導電層，其中所述源極導電層由所述元件區延伸到所述過渡區，並通過所述隔離層與所述浮接電極層電性絕緣。
  2. 如請求項1所述之超接面半導體元件，其中，所述浮接電極層由所述過渡區延伸至所述終止區內，所述浮接電極層位於所述終止區內的部分與所述源極導電層不重疊，且所述浮接電極層位於所述過渡區內的另一部分與所述源極導電層重疊。
  3. 如請求項1所述之超接面半導體元件，其中，所述漂移層在所述終止區內至少具有從靠近所述過渡區往遠離所述過渡區的方向排 列的一第一p型摻雜柱、一第二p型摻雜柱及一第三p型摻雜柱。
  4. 如請求項2所述之超接面半導體元件，其中，所述浮接電極層的末端所在的垂直平面位於所述第一p型摻雜柱與所述第二p型摻雜柱之間。
  5. 如請求項1所述之超接面半導體元件，其中，所述源極導電層的末端靠近所述過渡區與所述終止區的一交界。
  6. 如請求項1所述之超接面半導體元件，其中，所述漂移層於所述過渡區內具有至少一個p型摻雜柱以及一p型井區，所述p型井區連接於至少一個所述p型摻雜柱靠近所述表面的一端。
  7. 如請求項6所述之超接面半導體元件，其中，部分位於所述過渡區內的所述源極導電層直接接觸所述表面，並電性連接所述p型井區。
  8. 如請求項1所述之超接面半導體元件，其中，所述場絕緣層的厚度介於0.6μm至2.0μm之間。
  9. 如請求項1所述之超接面半導體元件，其中，所述電晶體結構更包括：一基體區，連接位於所述元件區內的其中一個所述p型摻雜柱；至少一源極區，形成於所述基體區內，其中所述源極區具有與所述基體區相反的導電型，並通過所述基體區和所述n型摻雜柱相互隔離；一閘極絕緣層，設置於所述表面上；一閘極層，對應於所述n型摻雜柱的位置以設置於所述閘極絕緣層上，其中所述閘極層部分重疊於所述基體區內的所述源極區上；以及一介電層，設置於所述閘極層上，並具有至少一接觸窗，其 中所述源極導電層覆蓋於所述介電層上，以和所述閘極層電性絕緣，且所述源極導電層通過所述接觸窗與所述源極區電性連接。
  10. 如請求項9所述之超接面半導體元件，其中，所述閘極層與所述浮接電極層具有相同的厚度，且所述介電層與所述隔離層具有相同的厚度。
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