TWI565059B - Semiconductor device - Google Patents

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TWI565059B
TWI565059B TW104110138A TW104110138A TWI565059B TW I565059 B TWI565059 B TW I565059B TW 104110138 A TW104110138 A TW 104110138A TW 104110138 A TW104110138 A TW 104110138A TW I565059 B TWI565059 B TW I565059B
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Takeshi Asada
Mizue Kitada
Takeshi Yamaguchi
Noriaki Suzuki
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Shindengen Electric Manufacturing Co Ltd
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Description

半導體裝置
本發明涉及一種半導體裝置。
以往，已知一種半導體裝置，包括：第一導電型半導體基板；在半導體基板上含有截面呈長方形的第一導電型第一半導體柱(Pillar)層和第二導電型第二半導體柱層的柱層；與半導體基板電連接的第一主電極；被形成在第一半導體柱層表面的第二導電型半導體基極(Base)層；被形成為與選擇性地被擴散形成在半導體基極層表面的第一導電型半導體擴散層直接接合，且與半導體基極層電連接的第二主電極；以及由於在半導體擴散層與第一半導體柱層之間的半導體基層中形成溝道(Channel)從而在從半導體擴散層經過第一半導體柱層的區域中經由絕緣膜被形成的柵極(Gate)電極(例如，參照專利文獻一的圖15)。
例如，在使用兩台如上所述的被公開在專利文獻一的圖15中那樣的MOSFET半導體裝置並使其進行同步整流的情況下，在對於該半導體裝置的輸入電容Ciss反向傳輸電容Crss比例較小時，由於電容的充放電導致的柵極電壓上升，從而存在引起本應關閉(Off)的半導體裝置卻變為開啟(On)狀態的誤操作的可能性。作為改善這一點的方法，考慮到對用於調整該輸入電容Ciss以及反向傳輸電容Crss的柵極電極周圍的絕緣層的厚度或者面積進行調整，但是一旦對這樣的柵極電極周圍的絕緣層的厚度或者面積進行調整，便會對閾值電壓或者耐壓性等其他的特性造成影響。
先行技術文獻 專利文獻
專利文獻一 日本特開2006-269720號公報
本發明鑒於以上情況，能夠降低由於電容的充放電導致的柵極電極的電壓上升從而引起誤操作的可能性。
本發明的半導體裝置包括：第一導電型漂移層，在被設置在所述漂移層上的同時，與源極電極相連接的第二導電型基極層，所述基極層的上表面的一部分中形成有第一歐姆區域，與所述源極電極相連接，且貫穿所述基極層從而延伸到所述漂移層的第二導電型陣列層，所述基極層位於所述第二導電型陣列層的兩側，並且所述第二導電行陣列層的上表面的一部分中形成有第二歐姆區域，被設置在所述陣列層的上端兩側所設有的一對第一溝槽的內部，且被第一絕緣層包圍的一對第一柵極電極，被設置在所述基極層中，在所述第一絕緣層中的所述陣列層側的反向側的側部上與該第一絕緣層相鄰接，且與所述源極電極相連接的第一導電型源極區域，其中，所述第一歐姆區域的雜質濃度高於所述基極層的雜質濃度，所述第二歐姆區域的雜質濃度高於所述第二導電型陣列層的雜質濃度。
在本發明的半導體裝置中，所述陣列層與所述漂移層在水準方向上被交替重複，從而形成超級結結構亦可。
本發明的半導體裝置還包括：在水準方向上處於一對所述第一柵極電極之間，被設置在所述陣列層內所設有的第二溝槽的內部，且被第二絕緣層包圍的第二柵極電極亦可。
在本發明的半導體裝置中， 所述陣列層被設置多個，本發明的半導體裝置還包括：被設置在相鄰接的兩個所述陣列層之間，且被設置在從所述源極區域延伸到所述漂移層的第三溝槽的內部，被第三絕緣層包圍的第三柵極電極亦可。
在本發明的半導體裝置中，所述陣列層被設置多個，本發明的半導體裝置還包括：在水準方向上處於一對所述第一柵極電極之間，被設置在所述陣列層內所設有的第二溝槽的內部，且被第二絕緣層包圍的第二柵極電極，被設置在相鄰接的兩個所述陣列層之間，且被設置在從所述源極區域延伸到所述漂移層的第三溝槽的內部，被第三絕緣層包圍的第三柵極電極亦可。
在本發明的半導體裝置中，所述第二絕緣層與所述第二柵極電極被設置多個亦可。
在本發明的半導體裝置中，所述第三絕緣層與所述第三柵極電極被設置多個亦可。
在本發明的半導體裝置中，所述第二絕緣層與所述第二柵極電極被設置多個，且所述第三絕緣層與所述第三柵極電極被設置多個亦可。
在本發明的半導體裝置中，所述第一溝槽的所述陣列層側的側面被設置在該陣列層內，所述第一溝槽的所述陣列層的相反側的側面被設置在所述源極區域，所述基極層以及所述漂移層內亦可。
所謂的反向傳輸電容Crss和柵極電位與漏極電位之間的電容Cgd不相同，所謂的輸入電容Ciss是柵極電位與漏極電位之間的電容Cgd加上柵極電位與源極電位之間的電容Cgs的值。這一點，根據本發明，將變為柵極電位的第一柵極電極包圍的第一絕緣層被設置在與源極電極相連接從而變為源極電位的陣列(Column)層的上端兩側。另外，與柵極電位第一柵極電極相連接的第一絕緣層在陣列層的反向側的側部，和與源極電極相連接從而變為源極電位的源極區域以及基極層相連接。因此，基本不會對柵極電位與漏極電位之間的電容Cgd造成影響，且能夠使柵極電位與源極電位之間的電容Cgs增加，因此，便能夠基本不使反向傳輸電容Crss增加且使輸入電容Ciss增加。因此，能夠增大輸入電容Ciss相對於反向傳輸電容Crss的比例，從而能夠降低由於電容的充放電導致的柵極電極的電壓上升從而引起誤操作的可能性。
10‧‧‧半導體基板
20‧‧‧漂移層
30‧‧‧基極層
31‧‧‧源極區域
32‧‧‧歐姆區域
50‧‧‧陣列層
52‧‧‧歐姆區域
53‧‧‧溝槽
61‧‧‧第一柵極電極
62‧‧‧第一絕緣層
63‧‧‧第一溝槽
66‧‧‧第一層間絕緣膜
71‧‧‧第二柵極電極
72‧‧‧第二絕緣層
73‧‧‧第二溝槽
76‧‧‧第二層間絕緣膜
81‧‧‧第三柵極電極
82‧‧‧第三絕緣層
83‧‧‧第三溝槽
86‧‧‧第三層間絕緣膜
90‧‧‧源極電極
95‧‧‧漏極電極
圖1是顯示本發明第一實施方式涉及的半導體裝置的截面的側截面圖。
圖2是對本發明第一實施方式涉及的半導體裝置從上方觀看的上方平面圖，且是省略源極電極和第一層間絕緣膜的上方平面圖。
圖3是用於說明本發明第一實施方式涉及的半導體裝置的製造工序的一個示例的側截面圖。
圖4是顯示本發明第二實施方式涉及的半導體裝置的截面的側截面圖。
圖5是顯示本發明第二實施方式的變形例涉及的半導體裝置的截面的側截面圖。
圖6是顯示本發明第三實施方式涉及的半導體裝置的截面的側截面圖。
圖7是對本發明第三實施方式涉及的半導體裝置從上方觀看的上方平面圖，且是省略源極電極和第一層間絕緣膜的上方平面圖。
圖8是顯示本發明第三實施方式的變形例涉及的半導體裝置的截面的側截面圖。
圖9是顯示本發明第四實施方式涉及的半導體裝置的截面的側截面圖。
圖10是顯示本發明第四實施方式的變形例涉及的半導體裝置的截面的側截面圖。
圖11是用於對在本發明第一實施方式和第二實施方式涉及的半導體裝置中的電容Cgd以及電容Cgs進行說明的側截面圖。
第一實施方式
《結構》
以下，將參照附圖對本發明涉及的半導體裝置的第一實施方式進行說明。這裡，圖1至圖3是用於對本發明第一實施方式進行說明的圖。
本實施方式的半導體裝置例如是縱型功率(Power)MOSFET。以下將使用縱型功率MOSFET作為半導體裝置進行說明，但必須注意這僅僅是半導體裝置的一個示例而已。
如圖1所示，本實施方式的半導體裝置包括：高雜質濃度的n型(對應申請專利範圍中的“第一導電型”)半導體基板10；被形成在高雜質濃度的n型半導體基板10上的低雜質濃度的n型漂移層(Drift)20；被設置在漂移層20上的p型(對應申請專利範圍中的“第二導電型”)的基極層30；以及貫穿p型基極層30從而延伸直到n型漂移層20的p型陣列層50。另外，在本實施方式中，採用n型為“第一導電型”，p型為“第二導電型”的形式進行說明，但是並不僅限定於此，也可以採用p型為“第一導電型”，n型為“第二導電型”的形式。
另外，在本實施方式中，無論採用哪種製造方法，都將與源極電極90相連接從而延伸直到比基極層30的下端更下方的全部的層稱為陣列層50。因此，(例如通過使p型半導體層(Epitaxial)外延生長，或者使其擴散從而形成基極層30以及陣列層50的上部)假設即便通過實行相同的處理從而形成基極層30與陣列層50的上部，也不會將陣列層50的上部稱為“基極層30”，而始終是作為構成“陣列層50”的一部分。
在p型陣列層50的上端兩側設有一對第一溝槽(Trench)63，在該第一溝槽63的內部設置有被第一絕緣層62包圍的第一柵極電極61。因此，在本實施方式中，如圖1所示，一對第一柵極電極61被設置在p型陣列層50的上端兩側。另外，第一柵極電極61作為控制電極發揮性能，該電位為柵極電位。
在本實施方式中，第一層間絕緣膜66被形成在第一柵極電極61以及第一絕緣層62的上表面。本實施方式的第一柵極電極61、第一絕緣層62以及第一層間絕緣膜66在從上方觀看時是被形成為條紋(Stripe)狀的(有關第一柵極電極61以及第一絕緣層62的請參照圖2)。另外，圖1與將圖2沿著直線I-I切斷的截面相對應。另外，能夠使用二氧化矽(SiO2)等作為第一絕緣層62以及第一層間絕緣膜66。
如圖1所示，在本實施方式中，p型陣列層50與n型漂移層20在水準方向上被交替重複，從而形成超級結(Super Junction)的結構。即，p型陣列層50的載流子(Carrier)數量，與位於被夾在鄰接的兩個p型陣列層50之間的區域中的n型漂移層20內的載流子數量相同。另外，p型陣列層50在從上方觀看時是被形成為條紋狀的(參照圖2)。
如圖1所示，在基極層30中，在第一絕緣層62中的p型陣列層50側的反向側的側部上端且與該第一絕緣層62相鄰接的位置上，設有高雜質濃 度的n型源極區域31。另外，如圖2所示，在p型基極層30的上表面的一部分中，形成有比基極層30雜質濃度更高的p型歐姆(Ohmic)區域32(對應申請專利範圍中的“第一歐姆區域”)。另外，在p型陣列層50的上表面的一部分中，形成有比陣列層50雜質濃度更高的p型歐姆區域52(對應申請專利範圍中的“第二歐姆區域”)。
在n型源極區域31、p型歐姆區域32、p型歐姆區域52以及第一層間絕緣膜66的上方設置有第一主電極源極電極90。另外，在n型半導體基板10的下表面設置有第二主電極漏極(Drain)電極95。
在本實施方式中，n型源極區域31、p型歐姆區域32以及p型歐姆區域52與源極電極90相連接從而變為源極電位。另外，通過p型歐姆區域32與源極電極90相連接，p型基極層30全部變為源極電位。另外，通過p型歐姆區域52與源極電極90相連接，p型陣列層50全部變為源極電位。另外，n型半導體基板10與漏極電極95相連接，n型半導體基板10以及n型漂移層20變為漏極電位。
在本實施方式中，如圖1所示，第一溝槽63內的第一絕緣層62的陣列層50一側的側面被設置在該陣列層50的內部，第一溝槽63內的第一絕緣層62的陣列層50的反向側的側面是被設置在源極區域31、基極層30以及漂移層20的內部。更具體而言，第一溝槽63內的第一絕緣層62的下表面橫穿陣列層50與漂移層20，於是，第一絕緣層62的陣列層50一側的側面被設置在該陣列層50的內部、第一絕緣層62的陣列層50的反向側的側面被設置在源極區域31、基極層30以及漂移層20的內部。
《製造方法》
接著，主要採用圖3對本實施方式的半導體裝置的製造方法的一個示例簡要地進行說明。
首先，使在高雜質濃度的n型半導體基板10上變為漂移層20的低雜質濃度n型半導體層外延成長(參照圖3(a))。接著，採用未作圖示的蝕刻掩模(Etching Mask)，從而在指定的區域中形成溝槽53。之後，使用外延成長法，將溝槽53埋入從而形成構成陣列層50的一部分的p型半導體層。
接著，在未作圖示的周邊結構區域的一部分中形成掩模(Masking)，且在將p型雜質進行離子(Ion)注入後，通過熱擴散，從而形成基極層30(參照圖3(b))。接著，採用未作圖示的蝕刻掩模，從而在陣列層50的兩側形成條紋狀的第一溝槽63。之後，在溝槽的內圓周面上形成作為第一絕緣層62的絕緣層(二氧化矽(SiO2)等)。之後，在該絕緣層上將作為第一柵極電極61的多晶矽(Polysilicon)等的導電材料形成薄膜。
接著，通過在所需的位置上形成掩模，將n型雜質進行離子注入從而沿著第一溝槽63形成元件區域31。接著，通過在基極層30以及陣列層50的一部分中進行適當的離子注入從而形成歐姆區域32，52。
接著，通過採用LP-CVD等方法形成由二氧化矽(SiO2)等構成的絕緣膜，從而在柵極電極61上形成第一層間絕緣膜66(參照圖3(c))。之後，在上表面裝載源極電極90。另外，在下表面裝載漏極電極95。
《效果》
接著，將關於通過上述結構所構成的本實施方式所達成的效果，以及尚未提及的效果或者特別重要的效果進行說明。
所謂的反向傳輸電容Crss和柵極電位與漏極電位之間的電容Cgd不相同，所謂的輸入電容Ciss是柵極電位與漏極電位之間的電容Cgd加上柵極電位與源極電位之間的電容Cgs的值。
即，顯示為 反向傳輸電容Crss=Cgd輸入電容Ciss=Cgd+Cgs
在本實施方式中，如圖1所示，變為柵極電位的第一柵極電極61經由第一絕緣層62被設置在陣列層50的上端兩側，該陣列層50經由p型歐姆區域52與源極電極90相連接從而變為源極電位。另外，與變為柵極電位的第一柵極電極61相連接的第一絕緣層62在陣列層50側的反向側的側部，和與源極電極90相連接從而變為源極電位的源極區域31以及經由歐姆區域32與源極電極90相連接從而變為源極電位的基極層相30連接。因此，基本不會對柵極電位與漏極電位之間的電容Cgd造成影響，且能夠使柵極電位與源極電位之間的電容Cgs增加，因此，便能夠基本不使反向傳輸電容Crss增加且使輸入電容Ciss增加。
關於這一點，採用圖11進行說明時，根據本實施方式，根據本實施方式，通過將變為柵極電位的第一柵極電極61設置在變為源極電位的陣列層50的上端兩側，從而能夠在第一柵極電極61的陣列層50一側設置柵極電位與源極電位之間的電容Cgs，且能夠使該電容Cgs增加。與此相對，由於通過設置這樣的第一柵極電極61從而增加的柵極電位與漏極電位之間的電容Cgd是被形成在第一柵極電極61與變為漏極電位的漂移層20之間，因此其增加量比電容Cgs的增加量更少。因此，基本不會對柵極電位與漏極電位之間的電容Cgd造成影響，且能夠使柵極電位與源極電位之間的電容Cgs增加，因此，便能夠基本不使反向傳輸電容Crss增加且使輸入電容Ciss增加。因此，根據本實施方式，能夠增大輸入電容Ciss相對於反向傳輸電容Crss的比例，從而能夠降低由於電容的充放電導致的第一柵極電極61的電壓上升從而引起誤操作的可能性。
這一點，例如在使用兩台如上所述的被公開在專利文獻一的圖15中那樣的MOSFET半導體裝置並使其進行同步整流的情況下，在該半導體裝置的輸入電容Ciss相對於反向傳輸電容Crss的比例較小時，由於電容的充放電(例如漏極電位升高時)導致的柵極電壓上升，導致存在本應關閉的MOSFET卻變為開啟狀態從而產生直通電流的誤操作的可能性。與此相對，根據本實施方式，由於能夠增大輸入電容Ciss相對於反向傳輸電容Crss的比例，因此能夠降低引起這樣的誤操作的可能性。
另外，能夠容易地對本實施方式涉及的電容進行設定。而且，由於不需要對用於調整該輸入電容Ciss以及反向傳輸電容Crss的柵極電極周圍的絕緣層的厚度或者面積進行調整，因此便不會對閾值電壓或者耐壓性等其他的特性造成影響，且導通電阻也不會增加。
另外，根據本實施方式，由於在陣列層50的上端兩側設有第一絕緣層62，因此硼(Boron)等的雜質變得難以從陣列層50向與第一溝槽63的陣列層50的反向側的基極層30擴散。因此，便能夠容易地製造具有由晶胞構成的超級結結構的半導體裝置。
將關於此點進行說明。在如專利文獻一的圖15中那樣的結構中，在將單元進行微晶化的情況下，與本實施方式的陣列層50相對應的柱層與柵極電極之間的距離變得非常接近。當柱層與柵極電極之間的距離像這樣變得非常接近時，根據經驗，受到從柱層被擴散的硼等雜質所造成的影響，導致閾值電壓產生變動。因此，在如專利文獻一的圖15中那樣的結構中會產生難以對單元進行微晶化的情況。與此相對，在本實施方式中，在如上所述的陣列層50的上端兩側設有第一絕緣層62。因此，硼等雜質不會從該陣列層50擴散，便能夠不對陣列層50的反向側的基極層30的雜質濃度造成影響。因此，即便對單元進行微晶化也能夠防止閾值電壓產生變動，便能 夠容易地製造具有由晶胞(Cell)構成的超級結結構的縱型功率MOSFET等的半導體裝置。
另外，根據本實施方式，即便採用超級結結構也能夠抑制在關閉開關(Switch)時產生浪湧(Surge)電壓的情況。將關於此點進行說明。在具有超級結結構的裝置(Device)中，由於陣列層與漂移層之間的結電容Cds變大，導致開關操作時的電荷的釋放量增多，且產生急劇變化。因此，在具有超級結結構的半導體裝置中存在當關閉開關時容易產生浪湧電壓的問題。與此相對，根據本實施方式，由於能夠如上所述地使輸入電容Ciss增大，因此在關閉開關時，即，在將柵極電壓設置為0或者負電位時，由於大輸入電容Ciss使得開關速度(Speed)減速，因此能夠防止電荷急劇變化。因此，根據本實施方式，即便採用超級結結構也能夠使得在關閉開關時難以產生浪湧電壓。
第二實施方式
接著，將主要採用圖4，圖5以及圖11對本發明的第二實施方式進行說明。
第二實施方式除了第一實施方式中的第一柵極電極61以及第一絕緣層62，還在處於水準方向上的一對第一柵極電極61之間的陣列層50內設置了被第二絕緣層72包圍的第二柵極電極71。該第二絕緣層72以及第二柵極電極71被設置在被形成在陣列層50內的第二溝槽73的內部。另外，第二柵極電極71也變為柵極電位。
另外，在本實施方式中，第二層間絕緣膜76被形成在第二柵極電極71以及第二絕緣層72的上表面。另外，本實施方式中的第二柵極電極71， 第二絕緣層72以及第二層間絕緣膜76在從上方觀看時是被形成為條紋狀的。
在第二實施方式中，其他的結構基本與第一實施方式相同。在第二實施方式中，對與第一實施方式相同的部分用相同的符號表示，且省略詳細說明。
本實施方式也能夠起到與第一實施方式相同的效果。由於在第一實施方式中已作了詳細說明，因此在本實施方式中僅對特有的效果進行說明。
如圖4所示，在本實施方式中，被第二絕緣層72包圍，且變為柵極電位的第二柵極電極71被設置在陣列層50內。如上所述，陣列層50經由歐姆區域52與源極電極90相連接從而變為源極電位。因此，通過設置這樣的第二柵極電極71以及第二絕緣層72，便能夠僅使柵極電位與源極電位之間的電容Cgs增加。
關於這一點，採用圖11進行說明時，根據本實施方式，根據本實施方式，通過將變為柵極電位的第二柵極電極71設置在變為源極電位的陣列層50內，從而能夠在陣列層50與第二柵極電極71之間設定柵極電位與源極電位之間的電容Cgs，便能夠使該電容Cgs增加。與此相對，即便設置這樣的第二柵極電極71也不會增加柵極電位與漏極電位之間的電容Cgd。因此，不會對柵極電位與漏極電位之間的電容Cgd造成影響，且能夠僅使柵極電位與源極電位之間的電容Cgs增加，因此，便能夠不使反向傳輸電容Crss增加且僅使輸入電容Ciss增加。因此，根據本實施方式，能夠更有效地增大輸入電容Ciss相對於反向傳輸電容Crss的比例，從而能夠降低由於電容的充放電導致的柵極電極的電壓上升而引起誤操作的可能性。
另外，本實施方式也不會對閾值電壓或者耐壓性等其他的特性造成影響，另外，不會使導通電阻增加，且能夠容易地進行涉及電容的設定。
另外，在本實施方式中，即便與第一實施方式相比較也能夠更有效地增大輸入電容Ciss，因此採用超級結結構也能夠抑制在關閉開關時產生浪湧電壓的情況。
另外，在圖4中，雖然第二絕緣層72與第二柵極電極71作為一個整體在一對第一柵極電極61之間只被設置一個，而如圖5所示，在一對第一柵極電極61之間第二絕緣層72與第二柵極電極71作為一個整體被設置多個亦可。通過這樣地第二絕緣層72與第二柵極電極71作為一個整體被設置多個，能夠容易地使經由第二絕緣層72從而變為柵極電位的第二柵極電極71與陣列層50之間的總面積增加，且能夠使柵極電位與源極電位之間的電容Cgs進一步增加。因此，能夠進一步增大輸入電容Ciss相對於反向傳輸電容Crss的比例，從而能夠進一步降低由於電容的充放電導致的柵極電極的電壓上升從而引起誤操作的可能性。另外，即便採用超級結結構也能夠更加切實地抑制在關閉開關時產生浪湧電壓的情況。
第三實施方式
接著，將主要採用圖6至圖8對本發明的第三實施方式進行說明。
第三實施方式除了第一實施方式中的第一柵極電極61以及第一絕緣層62，還在相鄰接的兩個陣列層50之間，設置了被第三絕緣層82包圍的第三柵極電極81。該第三絕緣層82以及第三柵極電極81被設置在從源極區域31延伸到漂移層20的第三溝槽83的內部。另外，第三柵極電極81也變為柵極電位。
另外，在本實施方式中，第三層間絕緣膜86被形成在第三柵極電極81以及第三絕緣層82的上表面。另外，本實施方式的第三柵極電極81、第三絕緣層82以及第三層間絕緣膜86在從上方觀看時是被形成為條紋狀的(有關第三柵極電極81以及第三絕緣層82的請參照圖7)。另外，圖6與將圖7沿著直線VI-VI切斷的截面相對應。
在第三實施方式中，其他的結構基本與第一實施方式相同。在第三實施方式中，對與第一實施方式相同的部分用相同的符號表示，且省略詳細說明。
本實施方式也能夠起到與第一實施方式相同的效果。由於在第一實施方式中已作了詳細說明，因此在本實施方式中僅對特有的效果進行說明。
根據本實施方式，由於能夠通過增加第三柵極電極81使得溝道寬度增大，從而能夠降低導通電阻。
另外，在圖6中，雖然在相鄰接的兩個陣列層50之間第三絕緣層82與第三柵極電極81作為一個整體只被設置一個，而如圖8所示，在相鄰接的兩個陣列層50之間第三絕緣層82與第三柵極電極81做為一個整體被設置多個亦可。通過這樣地第三絕緣層82與第三柵極電極81作為一個整體被設置多個，由於經由第三絕緣層82相連接的基極層30的面積增加使得溝道寬度增大，從而能夠進一步降低導通電阻。
第四實施方式
接著，將主要採用圖9以及圖10對本發明的第四實施方式進行說明。
第四實施方式是將第二實施方式與第三實施方式相結合而得到的。即，除了第一實施方式中的第一柵極電極61以及第一絕緣層62，還在 處於水準方向上的一對第一柵極電極61之間的陣列層50內設置了被第二絕緣層72包圍的第二柵極電極71，且在相鄰接的兩個陣列層50之間，設置了被第三絕緣層82包圍的第三柵極電極81。而且，第二絕緣層72以及第二柵極電極71被設置在被形成在陣列層50內的第二溝槽73的內部，且第三絕緣層82以及第三柵極電極81被設置在從源極區域31延伸到漂移層20的第三溝槽83的內部。另外，第二柵極電極71以及第三柵極電極81都變為柵極電位。
另外，在本實施方式中，第二層間絕緣膜76被形成在第二柵極電極71以及第二絕緣層72的上表面。而且，本實施方式中的第二柵極電極71，第二絕緣層72以及第二層間絕緣膜76在從上方觀看時是被形成為條紋狀的。另外，第三層間絕緣膜86被形成在第三柵極電極81以及第三絕緣層82的上表面。而且，本實施方式中的第三柵極電極81，第三絕緣層82以及第三層間絕緣膜86在從上方觀看時是被形成為條紋狀的。
在第四實施方式中，其他的結構基本與第一實施方式相同。在第四實施方式中，對與第一實施方式相同的部分用相同的符號表示，且省略詳細說明。
本實施方式也能夠起到與第一實施方式相同的效果。由於在第一實施方式中已作了詳細說明，因此在本實施方式中僅對特有的效果進行說明。
在本實施方式中，除了被第一絕緣層62包圍且變為柵極電位的第一柵極電極61，還設有被第二絕緣層72包圍且變為柵極電位的第二柵極電極71，以及被第三絕緣層82包圍且變為柵極電位的第三柵極電極81。並且，通過如第二實施方式所述那樣地設置第二柵極電極71，便能夠僅使柵極電位與源極電位之間的電容Cgs增加。另外，通過如第三實施方式所述那樣地設置第三柵極電極81，由於能夠使得溝道寬度增大，從而能夠降低導通電 阻。因此，根據本實施方式，能夠與第二實施方式相同程度地降低由於電容的充放電導致的柵極電極的電壓上升從而引起誤操作的可能性，且能夠與第三實施方式相同程度地降低導通電阻。
另外，本實施方式也不會對閾值電壓或者耐壓性等其他的特性造成影響，另外，也不會使導通電阻增加，且能夠容易地進行涉及電容的設定。
另外，在本實施方式中，由於能夠與第二實施方式相同程度地增大輸入電容Ciss，因此採用超級結結構也能夠抑制在關閉開關時產生浪湧電壓的情況。
另外，在圖9中，雖然第二絕緣層72與第二柵極電極71作為一個整體在一對第一柵極電極61之間只被設置一個，第三絕緣層82與第三柵極電極81作為一個整體在相鄰接的兩個陣列層50之間只被設置一個，但不僅限於此，第二絕緣層72與第二柵極電極71作為一個整體在一對第一柵極電極61之間被設置多個亦可，第三絕緣層82與第三柵極電極81作為一個整體在相鄰接的兩個陣列層50之間被設置多個亦可。另外，如圖10所示，第二絕緣層72與第二柵極電極71作為一個整體在一對第一柵極電極61之間被設置多個，且第三絕緣層82與第三柵極電極81作為一個整體在相鄰接的兩個陣列層50之間被設置多個亦可。
通過這樣地第二絕緣層72與第二柵極電極71作為一個整體被設置多個，能夠進一步增大輸入電容Ciss相對於反向傳輸電容Crss的比例，從而能夠更進一步降低由於電容的充放電導致的柵極電極的電壓上升從而引起誤操作的可能性。另外，即便採用超級結結構也能夠更進一步切實地抑制在關閉開關時產生浪湧電壓的情況。另外，能夠進一步降低導通電阻。
最後，上述各實施方式的記載以及附圖的公開只是用於對申請專利範圍中所記載的發明進行說明的一個示例，並不僅限於被記載於上述實施方式的記載以及附圖所公開的發明。
10‧‧‧半導體基板
20‧‧‧漂移層
30‧‧‧基極層
31‧‧‧源極區域
32‧‧‧歐姆區域
50‧‧‧陣列層
52‧‧‧歐姆區域
61‧‧‧第一柵極電極
62‧‧‧第一絕緣層
63‧‧‧第一溝槽
66‧‧‧第一層間絕緣膜
90‧‧‧源極電極
95‧‧‧漏極電極

Claims (9)

  1. 一種半導體裝置，其特徵在於，包括：第一導電型漂移層，在被設置在所述漂移層上的同時，與源極電極相連接的第二導電型基極層，所述基極層的上表面的一部分中形成有第一歐姆區域，與所述源極電極相連接，且貫穿所述基極層從而延伸到所述漂移層的第二導電型陣列層，所述基極層位於所述第二導電型陣列層的兩側，並且所述第二導電行陣列層的上表面的一部分中形成有第二歐姆區域，被設置在所述陣列層的上端兩側所設有的一對第一溝槽的內部，且被第一絕緣層包圍的一對第一柵極電極，被設置在所述基極層中，在所述第一絕緣層中的所述陣列層側的反向側的側部上與該第一絕緣層相鄰接，且與所述源極電極相連接的第一導電型源極區域，其中，所述第一歐姆區域的雜質濃度高於所述基極層的雜質濃度，所述第二歐姆區域的雜質濃度高於所述第二導電型陣列層的雜質濃度。
  2. 如請求項1所述的半導體裝置，其特徵在於：其中，所述陣列層與所述漂移層在水準方向上被交替重複，從而形成超級結結構。
  3. 如請求項1或2中任一項所述的半導體裝置，其特徵在於，還包括：在水準方向上處於一對所述第一柵極電極之間，被設置在所述陣列層內所設有的第二溝槽的內部，且被第二絕緣層包圍的第二柵極電極。
  4. 如請求項1或2中任一項所述的半導體裝置，其特徵在於，還包括：第三柵極電極，其中，所述陣列層被設置多個， 所述第三柵極電極被設置在相鄰接的兩個所述陣列層之間，且被設置在從所述源極區域延伸到所述漂移層的第三溝槽的內部，被第三絕緣層包圍。
  5. 如請求項1或2中任一項所述的半導體裝置，其特徵在於，還包括：第二柵極電極，第三柵極電極其中，所述陣列層被設置多個，所述第二柵極電極被設置在水準方向上處於一對所述第一柵極電極之間，且被設置在所述陣列層內所設有的第二溝槽的內部，被第二絕緣層包圍，所述第三柵極電極被設置在相鄰接的兩個所述陣列層之間，且被設置在從所述源極區域延伸到所述漂移層的第三溝槽的內部，被第三絕緣層包圍的第三柵極電極。
  6. 如請求項3所述的半導體裝置，其特徵在於：其中，所述第二絕緣層與所述第二柵極電極作為一個整體被設置多個。
  7. 如請求項4所述的半導體裝置，其特徵在於：其中，所述第三絕緣層與所述第三柵極電極作為一個整體被設置多個。
  8. 如請求項5所述的半導體裝置，其特徵在於：其中，所述第二絕緣層與所述第二柵極電極作為一個整體被設置多個，且所述第三絕緣層與所述第三柵極電極作為一個整體被設置多個。
  9. 如請求項1或2中任一項所述的半導體裝置，其特徵在於：其中，所述第一溝槽的所述陣列層側的側面被設置在該陣列層內，所述第一溝槽的所述陣列層的相反側的側面被設置在所述源極區域，所述基極層以及所述漂移層內。
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