JP2019071384A - 半導体装置 - Google Patents

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浩明 山下
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尚生 一條
Hisao Ichijo
尚生 一條
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Abstract

【課題】スイッチング動作時の電磁波ノイズを抑制することが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、第１導電型の第１の半導体領域と、第２導電型の第２の半導体領域と、第２の半導体領域との間に、第１の半導体領域を挟む第２導電型の第３の半導体領域と、第１の半導体領域と第１の面との間の第１導電型の第１のウェル領域と、第１のウェル領域に対し離間する第１導電型の第２のウェル領域と、第１のウェル領域と第１の面との間の第１導電型の第１のコンタクト領域と、第２のウェル領域と第１の面との間の第１導電型の第２のコンタクト領域と、第１のウェル領域と第２のウェル領域との間の第１の半導体領域の上に設けられたゲート電極と、第１のコンタクト領域に接する第１の領域と、第２のコンタクト領域に接する第２の領域とを有するソース電極と、ドレイン電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
高い耐圧と低いオン抵抗を両立させる半導体装置として、半導体層の中にｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備えるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、ｎ型領域の不純物濃度を高くできるため、低いオン抵抗を実現できる。
しかし、ＳＪ構造のＭＯＳＦＥＴでは、スイッチング動作時の電磁波ノイズが増大するおそれがある。ＭＯＳＦＥＴのターンオフ時にｎ型領域とｐ型領域が急激に空乏化することで、ドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）が急激に低下する。このため、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）及びドレイン電流の時間変化量（ｄｉ／ｄｔ）が大きくなる。その結果、寄生インダクタンスによる逆起電力、及び、寄生キャパシタンスによる変位電流が発生し、ゲート・ソース間の電圧が発振する。ゲート・ソース間の電圧の発振により、スイッチング動作時の電磁波ノイズが増大する。
スイッチング動作時の電磁波ノイズが増大すると、ＭＯＳＦＥＴの周囲の電子機器や人体に悪影響を与えるおそれがある。したがって、ＳＪ構造のＭＯＳＦＥＴのスイッチング動作時の電磁波ノイズを抑制することが求められる。
特許第５４２３８８２号公報
本発明が解決しようとする課題は、スイッチング動作時の電磁波ノイズを抑制することが可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、前記半導体層の中に設けられ、第１の方向に伸長する第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の方向に伸長する第２導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第２の半導体領域との間に、前記第１の半導体領域を挟む第２導電型の第３の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第１のウェル領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高く、前記第１のウェル領域に対し前記第１の方向に離間する第１導電型の第２のウェル領域と、前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第１のソース領域と、前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第２のソース領域と、前記第１のウェル領域と前記第１の面との間に設けられ、前記第１のソース領域と前記第２のソース領域との間に設けられ、前記第１のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第１のコンタクト領域と、前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第３のソース領域と、前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第４のソース領域と、前記第２のウェル領域と前記第１の面との間に設けられ、前記第３のソース領域と前記第４のソース領域との間に設けられ、前記第２のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第２のコンタクト領域と、第１のゲート領域、第２のゲート領域、第３のゲート領域、第４のゲート領域、及び、第５のゲート領域を有し、前記第１の方向に伸長するゲート電極であって、前記第１のゲート領域は、前記第２の半導体領域と前記第１のソース領域との間の前記第１のウェル領域の上に設けられ、前記第２のゲート領域は、前記第３の半導体領域と前記第２のソース領域との間の前記第１のウェル領域の上に設けられ、前記第３のゲート領域は、前記第２の半導体領域と前記第３のソース領域との間の前記第２のウェル領域の上に設けられ、前記第４のゲート領域は、前記第３の半導体領域と前記第４のソース領域との間の前記第２のウェル領域の上に設けられ、前記第５のゲート領域は、前記第１のウェル領域と前記第２のウェル領域との間の前記第１の半導体領域の上に設けられたゲート電極と、前記第１のゲート領域と前記第１のウェル領域との間に設けられた第１の絶縁膜と、前記第２のゲート領域と前記第１のウェル領域との間に設けられた第２の絶縁膜と、前記第３のゲート領域と前記第２のウェル領域との間に設けられた第３の絶縁膜と、前記第４のゲート領域と前記第２のウェル領域との間に設けられた第４の絶縁膜と、前記第５のゲート領域と前記第１の半導体領域との間に設けられた第５の絶縁膜と、第１の領域と第２の領域とを有するソース電極であって、前記第１の領域は前記第１のソース領域、前記第２のソース領域、及び、前記第１のコンタクト領域に接し、前記第２の領域は前記第３のソース領域、前記第４のソース領域、及び、前記第２のコンタクト領域に接するソース電極と、前記第２の面に接するドレイン電極と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 比較例の半導体装置の模式平面図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−、及び、ｐ＋、ｐ、ｐ−の表記で、各導電型における不純物濃度の相対的な高低を表す場合がある。すなわち、ｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
本明細書中、ｐ型不純物濃度とは正味（ｎｅｔ）のｐ型不純物濃度を意味する。正味のｐ型不純物濃度とは、半導体領域の実際のｐ型不純物濃度から実際のｎ型不純物濃度を差し引いた濃度である。同様に、本明細書中、ｎ型不純物濃度とは正味（ｎｅｔ）のｎ型不純物濃度を意味する。正味のｎ型不純物濃度とは、半導体領域の実際のｎ型不純物濃度から実際のｐ型不純物濃度を差し引いた濃度である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられ、第１の方向に伸長する第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の方向に伸長する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の方向に伸長し、第２の半導体領域との間に、第１の半導体領域を挟む第２導電型の第３の半導体領域と、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第１のウェル領域と、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度が高く、第１のウェル領域に対し第１の方向に離間する第１導電型の第２のウェル領域と、第１のウェル領域と第１の面との間に設けられた第２導電型の第１のソース領域と、第１のウェル領域と第１の面との間に設けられた第２導電型の第２のソース領域と、第１のウェル領域と第１の面との間に設けられ、第１のソース領域と第２のソース領域との間に設けられ、第１のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第１のコンタクト領域と、第２のウェル領域と第１の面との間に設けられた第２導電型の第３のソース領域と、第２のウェル領域と第１の面との間に設けられた第２導電型の第４のソース領域と、第２のウェル領域と第１の面との間に設けられ、第３のソース領域と第４のソース領域との間に設けられ、第２のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第２のコンタクト領域と、第１のゲート領域、第２のゲート領域、第３のゲート領域、第４のゲート領域、及び、第５のゲート領域を有し、第１の方向に伸長するゲート電極であって、第１のゲート領域は、第２の半導体領域と第１のソース領域との間の第１のウェル領域の上に設けられ、第１のゲート領域は、第３の半導体領域と第２のソース領域との間の第１のウェル領域の上に設けられ、第３のゲート領域は、第２の半導体領域と第３のソース領域との間の第２のウェル領域の上に設けられ、第４のゲート領域は、第３の半導体領域と第４のソース領域との間の第２のウェル領域の上に設けられ、第５のゲート領域は、第１のウェル領域と第２のウェル領域との間の第１の半導体領域の上に設けられたゲート電極と、第１のゲート領域と第１のウェル領域との間に設けられた第１の絶縁膜と、第２のゲート領域と第１のウェル領域との間に設けられた第２の絶縁膜と、第３のゲート領域と第２のウェル領域との間に設けられた第３の絶縁膜と、第４のゲート領域と第２のウェル領域との間に設けられた第４の絶縁膜と、第５のゲート領域と第１の半導体領域との間に設けられた第５の絶縁膜と、第１の領域と第２の領域とを有するソース電極であって、第１の領域は第１のソース領域、第２のソース領域、及び、第１のコンタクト領域に接し、第２の領域は第３のソース領域、第４のソース領域、及び、第２のコンタクト領域に接するソース電極と、第２の面に接するドレイン電極と、を備える。
図１は、第１の実施形態の半導体装置の模式平面図である。図２、図３、図４は、第１の実施形態の半導体装置の模式断面図である。
図１は、半導体装置のゲート電極のパターンと、半導体装置の上面（図２中の第１の面Ｐ１）の位置での半導体領域のパターンを示す。ゲート電極のパターンはハッチングが施されている。また、半導体領域のパターンは破線で示される。
図２、図３、図４は、ｙｚ平面に平行な面の断面図である。図２は図１のＡＡ’断面図である。図３は図１のＢＢ’断面図である。図４は図１のＣＣ’断面図である。
第１の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、半導体層の表面にＭＯＳ構造を有するプレーナゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型ＭＯＳＦＥＴである。第１の実施形態では、第１導電型がｐ型、第２導電型がｎ型である。
ＭＯＳＦＥＴ１００は、半導体層１０、ｎ＋型のドレイン領域１２、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６、ｎ−型のｎピラー領域１８、ｐ型のウェル領域２０、ｎ＋型のソース領域２２、ｐ＋型のコンタクト領域２４、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
第１のｐピラー領域１６ａ（第１の半導体領域）、第２のｐピラー領域１６ｂ（第４の半導体領域）、第３のｐピラー領域１６ｃ（第５の半導体領域）は、それぞれ、ｐピラー領域１６の中の一つである。第１のｎピラー領域１８ａ（第２の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）は、それぞれ、ｎピラー領域１８の中の一つである。
第１のウェル領域２０ａ、第２のウェル領域２０ｂ、第３のウェル領域２０ｃ、第４のウェル領域２０ｄは、それぞれ、ウェル領域２０の中の一つである。第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、第６のソース領域２２ｆは、それぞれ、ソース領域２２の中の一つである。第１のコンタクト領域２４ａ、第２のコンタクト領域２４ｂは、それぞれ、コンタクト領域２４の中の一つである。
第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、及び、第５のゲート領域３２ｅは、それぞれ、ゲート電極３２の一部である。第１の絶縁膜３４ａ、第２の絶縁膜３４ｂ、第３の絶縁膜３４ｃ、第４の絶縁膜３４ｄ、第５の絶縁膜３４ｅは、それぞれ、ゲート絶縁膜３４の中の一つ、あるいは、ゲート絶縁膜３４の一部である。
半導体層１０は、第１の面（図１中のＰ１）と、第１の面Ｐ１に対向する第２の面（図１中のＰ２）を備えている。図１においては、第１の面Ｐ１とは図の上側の面であり、第２の面Ｐ２とは図の下側の面である。
半導体層１０は、例えば、単結晶シリコンである。
ｎ＋型のドレイン領域１２は、半導体層１０の中に設けられる。ドレイン領域１２は、半導体層１０の第２の面Ｐ２に接して設けられる。
ドレイン領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン領域１２は、ドレイン電極４０に電気的に接続される。ドレイン領域１２は、半導体層１０とドレイン電極４０との間のコンタクト抵抗を低減する機能を有する。
ｎ型のバッファ領域１４は、半導体層１０の中に設けられる。バッファ領域１４は、ドレイン領域１２の上に設けられる。
バッファ領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
バッファ領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度よりも低い。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
バッファ領域１４は、ＭＯＳＦＥＴ１００のオフ動作時に伸びる空乏層を抑制する機能を有する。
ｐ−型の複数のｐピラー領域１６は、ドレイン領域１２と第１の面Ｐ１との間に設けられる。ｐピラー領域１６は、バッファ領域１４の上に設けられる。
ｐピラー領域１６は、ｘ方向（第１の方向）に伸長する。ｐピラー領域１６は、ｘｚ平面に平行な平板状の形状を有する。ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面Ｐ２の側の端部までの距離（ｐピラー領域１６の深さ）は、例えば、２０μｍ以上である。
ｐピラー領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。ｐピラー領域１６の深さ方向のｐ型不純物濃度は、例えば、略一定である。
ｎ−型の複数のｎピラー領域１８は、ドレイン領域１２と第１の面Ｐ１との間に設けられる。ｎピラー領域１８は、バッファ領域１４の上に設けられる。ｎピラー領域１８は、ｐピラー領域１６の間に設けられる。
ｎピラー領域１８は、ｘ方向に伸長する。ｎピラー領域１８は、ｘｚ平面に平行な平板状の形状を有する。
ｎピラー領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
ｎピラー領域１８のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。ｎピラー領域１８のｎ型不純物濃度は、例えば、深さ方向に略一定である。
ｎピラー領域１８は、ＭＯＳＦＥＴ１００のオン動作時に電流パスとして機能する。
ｐピラー領域１６とｎピラー領域１８は、ｙ方向（第２の方向）に交互に配置される。ｐピラー領域１６とｎピラー領域１８は、ＳＪ構造を形成する。ＳＪ構造により、ＭＯＳＦＥＴ１００の耐圧の向上、及び、オン抵抗の低減が実現される。ｐピラー領域１６とｎピラー領域１８のｙ方向の配置ピッチは、例えば、４μｍ以上２０μｍ以下である。
第１のｐピラー領域１６ａ（第１の半導体領域）は、第１のｎピラー領域１８ａ（第２の半導体領域）と第２のｎピラー領域１８ｂ（第３の半導体領域）との間に挟まれる。第１のｎピラー領域１８ａ（第２の半導体領域）は、第１のｐピラー領域１６ａ（第１の半導体領域）と第２のｐピラー領域１６ｂ（第４の半導体領域）との間に挟まれる。第２のｎピラー領域１８ｂ（第３の半導体領域）は、第１のｐピラー領域１６ａ（第１の半導体領域）と第３のｐピラー領域１６ｃ（第５の半導体領域）との間に挟まれる。
第１のｐピラー領域１６ａ（第１の半導体領域）と第１のｎピラー領域１８ａ（第２の半導体領域）、第１のｐピラー領域１６ａ（第１の半導体領域）と第２のｎピラー領域１８ｂ（第３の半導体領域）、第１のｎピラー領域１８ａ（第２の半導体領域）と第２のｐピラー領域１６ｂ（第４の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）と第３のｐピラー領域１６ｃ（第５の半導体領域）は互いに接する。
ｐ型のウェル領域２０は、ｐピラー領域１６と第１の面Ｐ１との間に設けられる。ウェル領域２０の少なくとも一部は、第１の面に接する。ウェル領域２０は、ｘ方向に伸長する。
ウェル領域２０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ウェル領域２０のｐ型不純物濃度は、ｐピラー領域１６のｐ型不純物濃度よりも高い。ｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ＭＯＳＦＥＴ１００のオン動作時にウェル領域２０のゲート電極３２直下の領域に反転層が形成される。反転層は、ＭＯＳＦＥＴ１００のチャネルとして機能する。
第１のウェル領域２０ａは、ｐピラー領域１６ａ（第１の半導体領域）と第１の面Ｐ１との間に設けられる。第２のウェル領域２０ｂは、ｐピラー領域１６ａ（第１の半導体領域）と第１の面Ｐ１との間に設けられる。
第１のウェル領域２０ａと第２のウェル領域２０ｂは、ｘ方向（第１の方向）に離間している。言い換えれば、第１のウェル領域２０ａと第２のウェル領域２０ｂとの間には、ウェル領域２０が存在せず、ｐピラー領域１６ａが第１の面Ｐ１に接している。
第３のウェル領域２０ｃは、ｐピラー領域１６ｂ（第４の半導体領域）と第１の面Ｐ１との間に設けられる。第４のウェル領域２０ｄは、ｐピラー領域１６ｃ（第５の半導体領域）と第１の面Ｐ１との間に設けられる。第３のウェル領域２０ｃ、及び、第４のウェル領域２０ｄはｘ方向（第１の方向）に伸長する。
ＭＯＳＦＥＴ１００では、ｙ方向（第２の方向）に配置されるｐピラー領域１６の上のウェル領域２０が、ｐピラー領域１６ｂに対して１本おきに間引かれた構造となっている。
ｎ＋型のソース領域２２は、ウェル領域２０と第１の面Ｐ１との間に設けられる。ソース領域２２は、ｘ方向（第１の方向）に伸長する。ソース領域２２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース領域２２は、ソース電極３８に電気的に接続される。
第１のソース領域２２ａは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。第２のソース領域２２ｂは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。第３のソース領域２２ｃは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。第４のソース領域２２ｄは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。
第５のソース領域２２ｅは、第３のウェル領域２０ｃと第１の面Ｐ１との間に設けられる。第６のソース領域２２ｆは、第４のウェル領域２０ｄと第１の面Ｐ１との間に設けられる。
第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、及び、第６のソース領域２２ｆは、ｘ方向に伸長する。
ｐ＋型のコンタクト領域２４は、ウェル領域２０と第１の面Ｐ１との間に設けられる。コンタクト領域２４は、ソース領域２２に隣接して設けられる。コンタクト領域２４は、ｘ方向に伸長する。
コンタクト領域２４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
コンタクト領域２４は、ソース電極３８に電気的に接続される。コンタクト領域２４は、半導体層１０と、ソース電極３８との間のコンタクト抵抗を低減する機能を有する。
第１のコンタクト領域２４ａは、第１のソース領域２２ａと第２のソース領域２２ｂとの間に設けられる。第１のコンタクト領域２４ａは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。
第２のコンタクト領域２４ｂは、第３のソース領域２２ｃと第４のソース領域２２ｄとの間に設けられる。第２のコンタクト領域２４ｂは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。
ゲート電極３２は、半導体層１０の第１の面Ｐ１の上に設けられる。ゲート電極３２は、導電層である。ゲート電極３２は、ｘ方向（第１の方向）に伸長する。ゲート電極３２は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
ゲート電極３２は、第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、及び、第５のゲート領域３２ｅを有する。第１のゲート領域３２ａは、第１のｎピラー領域１８ａ（第２の半導体領域）と第１のソース領域２２ａとの間の第１のウェル領域２０ａの上に設けられる。第２のゲート領域３２ｂは、第２のｎピラー領域１８ｂ（第３の半導体領域）と第２のソース領域２２ｂとの間の第１のウェル領域２０ａの上に設けられる。第３のゲート領域３２ｃは、第１のｎピラー領域１８ａ（第２の半導体領域）と第３のソース領域２２ｃとの間の第２のウェル領域２０ｂの上に設けられる。第４のゲート領域３２ｄは、第２のｎピラー領域１８ｂ（第３の半導体領域）と第４のソース領域２２ｄとの間の第２のウェル領域２０ｂの上に設けられる。
第５のゲート領域３２ｅは、第１のウェル領域２０ａと第２のウェル領域２０ｂとの間の第１のｐピラー領域１６ａ（第１の半導体領域）の上に設けられる。第５のゲート領域３２ｅは、第１のゲート領域３２ａと第３のゲート領域３２ｃとの間に設けられる。第５のゲート領域３２ｅは、第２のゲート領域３２ｂと第４のゲート領域３２ｄとの間に設けられる。
ゲート絶縁膜３４は、ゲート電極３２と半導体層１０との間に設けられる。ゲート絶縁膜３４は、ゲート電極３２とウェル領域２０が第１の面Ｐ１に接する部分との間に設けられる。ゲート絶縁膜３４は第１の面Ｐ１に接する。ゲート絶縁膜３４は、例えば、酸化シリコンである。
第１の絶縁膜３４ａは、第１のゲート領域３２ａと第１のウェル領域２０ａとの間に設けられる。第２の絶縁膜３４ｂは、第２のゲート領域３２ｂと第１のウェル領域２０ａとの間に設けられる。第３の絶縁膜３４ｃは、第３のゲート領域３２ｃと第２のウェル領域２０ｂとの間に設けられる。第４の絶縁膜３４ｄは、第４のゲート領域３２ｄと第２のウェル領域２０ｂとの間に設けられる。
第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第１のｐピラー領域１６ａ（第１の半導体領域）との間に設けられる。第５の絶縁膜３４ｅは第５のゲート領域３２ｅと第３のウェル領域２０ｃとの間に設けられる。第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第４のウェル領域２０ｄとの間に設けられる。第５の絶縁膜３４ｅは、第１の面Ｐ１及び第１のｐピラー領域１６ａに接する。
ＭＯＳＦＥＴ１００では、ｙ方向（第２の方向）に配置される複数のｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４が、１本おきに間引かれた構造となっている。そして、ウェル領域２０及びコンタクト領域２４が間引かれたｐピラー領域１６の上に、ゲート電極３２が設けられる構造となっている。
層間絶縁膜３６は、ゲート電極３２の上に設けられる。層間絶縁膜３６は、例えば、酸化シリコンである。
ソース電極３８は、半導体層１０の第１の面Ｐ１に接する。ソース電極３８は、層間絶縁膜３６に設けられた開口部において、第１の面Ｐ１に接する。ソース電極３８は、ソース領域２２及びコンタクト領域２４に接する。ソース電極３８とソース領域２２及びコンタクト領域２４との間のコンタクトは、オーミックコンタクトである。
ソース電極３８は、第１の領域３８ａと第２の領域３８ｂを有する。第１の領域３８ａは、第１のソース領域２２ａ、第２のソース領域２２ｂ、及び、第１のコンタクト領域２４ａに接する。第２の領域３８ｂは第３のソース領域２２ｃ、第４のソース領域２２ｄ、及び、第２のコンタクト領域２４ｂに接する。
ソース電極３８は金属である。ソース電極３８は、例えば、アルミニウム（Ａｌ）を含む。
ドレイン電極４０は、半導体層１０の第２の面Ｐ２に接する。ドレイン電極４０は、ドレイン領域１２に接する。ドレイン電極４０とドレイン領域１２と間のコンタクトは、オーミックコンタクトである。
ドレイン電極４０は金属である。ドレイン電極４０は、例えば、アルミニウム（Ａｌ）を含む。
半導体領域中の不純物濃度及び不純物濃度の分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）を用いて求めることが可能である。
半導体領域中の不純物濃度の分布及び不純物濃度の大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて求めることも可能である。
なお、半導体領域の間の不純物濃度の大小を比較する場合、例えば、それぞれの半導体領域の中央付近の不純物濃度を、その半導体領域の不純物濃度とみなして比較する。
半導体領域の深さや幅等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。半導体領域の深さや幅等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
なお、第１の実施形態のＳＪ構造は、例えば、ｐピラー領域形成のために、半導体層１０のｎ型半導体領域に形成したトレンチ内をｐ型半導体で埋め込む、いわゆるシングルエピタキシャル法で形成することが可能である。また、ＳＪ構造は、例えば、ｎ型のエピタキシャル層の形成とｐ型不純物のイオン注入を複数回繰り返して行う、いわゆるマルチエピタキシャル法で形成することも可能である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
スイッチング電源などの電源回路で使用されるＭＯＳＦＥＴでは、電源回路の小型化の要請により、オン抵抗の低減と、スイッチング速度の向上が求められる。ＭＯＳＦＥＴのスイッチング速度を向上させることで、電源回路内のインダクタンスやキャパシタンスなどの受動デバイスのサイズを縮小でき、電源回路の小型化が実現できる。
しかし、ＭＯＳＦＥＴのスイッチング速度を速くすると、スイッチング動作時の電磁波ノイズが増大するおそれがある。特に、ＳＪ構造のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのターンオフ時にｎ型領域とｐ型領域が急激に空乏化することで、ドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）が急激に低下する。このため、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）及びドレイン電流の時間変化量（ｄｉ／ｄｔ）が大きくなる。その結果、寄生インダクタンスによる逆起電力、及び、寄生キャパシタンスによる変位電流が発生し、ゲート・ソース間の電圧が発振する。ゲート・ソース間の電圧の発振により、スイッチング動作時の電磁波ノイズが増大する。
スイッチング動作時の電磁波ノイズが増大すると、ＭＯＳＦＥＴの周囲の電子機器や人体に悪影響を与えるおそれがある。したがって、ＳＪ構造のＭＯＳＦＥＴのスイッチング動作時の電磁波ノイズを抑制することが求められる。
図５は、比較例の半導体装置の模式平面図である。図６は、比較例の半導体装置の模式断面図である。
図５は、半導体装置のゲート電極のパターンと、半導体装置の上面（図６中の第１の面Ｐ１）の位置での半導体領域のパターンを示す。ゲート電極のパターンはハッチングが施されている。また、半導体領域のパターンは破線で示される。
図６は、ｙｚ平面に平行な面の断面図である。図６は、図５のＤＤ’断面図である。
比較例の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴである。比較例のＭＯＳＦＥＴ９００は、ｘ方向に離間した第１のウェル領域２０ａと第２のウェル領域２０ｂを備えず、ウェル領域２０は、すべてｘ方向に連続している点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。また、ゲート電極３２が、第１のｐピラー領域１６ａ（第１の半導体領域）の上に設けられる第５のゲート領域３２ｅを備えず、ゲート電極３２がすべてウェル領域２０の上に形成される点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
比較例のＭＯＳＦＥＴ９００との比較から明らかなように、第１の実施形態のＭＯＳＦＥＴ１００は、一部の領域で第１のｐピラー領域１６ａ（第１の半導体領域）の上にウェル領域２０やコンタクト領域２４を設けないことで、第１のｐピラー領域１６ａ（第１の半導体領域）へのソース電極３８のコンタクトが間引かれている。ソース電極３８のコンタクトが間引かれた領域では、ソース領域２２も間引かれることで、トランジスタとして機能しない領域となっている。以後、このソース電極３８のコンタクトが間引かれた領域を寄生容量領域と称する。
図７は、第１の実施形態の半導体装置の作用及び効果の説明図である。図７は、ＭＯＳＦＥＴのスイッチング動作時のゲート・ソース間電圧の時間変化と、ドレイン・ソース電圧の時間変化のシミュレーション結果を示す図である。図７は、ＭＯＳＦＥＴのターンオフ動作時のシミュレーション結果を示す。図７（ａ）は、寄生容量領域を有しない比較例と類似の構造の場合、図７（ｂ）は、寄生容量領域を有する第１の実施形態と類似の構造の場合である。
図７から明らかなように、寄生容量領域を有する場合のゲート・ソース間電圧の発振の最大振幅Ｖｂは、寄生容量領域を有しない場合のゲート・ソース間電圧の発振の最大振幅Ｖａよりも小さくなる。最大振幅Ｖｂは、最大振幅Ｖａの５０％以下である。第１の実施形態のＭＯＳＦＥＴ１００によれば、ゲート・ソース間電圧の発振が抑制され、スイッチング動作時の電磁波ノイズが抑制される。
図８は、第１の実施形態の半導体装置の作用及び効果の説明図である。図８は、第１の実施形態のＭＯＳＦＥＴ１００の等価回路の説明図である。
図８のトランジスタ領域は、図２、図４で示される領域に相当する。図８の寄生容量領域は、図３で示される領域に相当する。
トランジスタ領域は、ゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）を備える。また、寄生容量領域は、ゲート・ソース間容量（Ｃｇｓｐ）、ゲート・ドレイン間容量（Ｃｇｄｐ）、ドレイン・ソース間容量（Ｃｄｓｐ）を備える。
寄生容量領域では、ｐピラー領域上にもゲート電極が設けられることで、ゲート・ソース間容量（Ｃｇｓｐ）が大きくなる。
トランジスタ領域と寄生容量領域との間は、ゲート抵抗（Ｒｇｐ）とｐピラー抵抗（Ｒｓｐ）を介して接続される。ゲート抵抗（Ｒｇｐ）は、ゲート電極３２の電気抵抗である。ｐピラー抵抗（Ｒｓｐ）は、ウェル領域２０やコンタクト領域２４が間引かれた領域のｐピラー抵抗である。
図９は、第１の実施形態の半導体装置の作用及び効果の説明図である。図９は、第１の実施形態のＭＯＳＦＥＴ１００の等価回路図である。
図９（ａ）は、図８に示した等価回路を回路図とした図である。図９（ｂ）は、図９（ａ）の回路において、ｐピラー抵抗（Ｒｓｐ）が無限大になった場合の図である。
一般に、ＭＯＳＦＥＴのスイッチング動作時のゲート・ソース間電圧の発振は、ゲート・ドレイン間容量（Ｃｇｄ）を大きくすることで抑制される。ゲート・ドレイン間容量（Ｃｇｄ）を大きくすることで、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）及びドレイン電流の時間変化量（ｄｉ／ｄｔ）が抑制され、ゲート・ソース間電圧の発振が抑制される。
図９（ｂ）に示すように、第１の実施形態のＭＯＳＦＥＴ１００では、寄生容量領域のゲート・ソース間容量（Ｃｇｓｐ）が、ｐピラー抵抗（Ｒｓｐ）を大きくすることにより、ゲート・ドレイン間容量に転嫁される。したがって、ＭＯＳＦＥＴ１００のスイッチング動作時の実効的なゲート・ドレイン間容量が増大する。よって、ゲート・ソース間電圧の発振が抑制され、電磁波ノイズが抑制される。
上述のように、ＭＯＳＦＥＴのスイッチング動作時のゲート・ソース間電圧の発振は、ゲート・ドレイン間容量（Ｃｇｄ）を大きくすることで抑制される。しかし、ゲート・ドレイン間容量（Ｃｇｄ）が大きくなることにより、ゲート・ドレイン間容量（Ｃｇｄ）の充放電時間が増大し、ＭＯＳＦＥＴのスイッチング動作速度が低下する。したがって、一般に、電磁波ノイズの抑制と、スイッチング動作の高速化はトレードオフの関係にある。
第１の実施形態では、ＭＯＳＦＥＴ１００のスイッチング動作時の実効的なゲート・ドレイン間容量が周波数依存性を有する。したがって、スイッチング動作速度の低下を抑制しつつ、電磁波ノイズを抑制することが可能となる。以下、詳述する。
図１０、図１１、図１２、図１３、図１４、及び、図１５は、第１の実施形態の作用及び効果の説明図である。
図１０、及び、図１１は、ＭＯＳＦＥＴ１００のシミュレーションを行う際のシミュレーションパラメータの説明図である。
図１０（ａ）はＭＯＳＦＥＴ１００の半導体領域のパターンを示す模式平面図である。図１０（ｂ）、図１０（ｃ）はＭＯＳＦＥＴ１００の模式断面図である。図１０（ｂ）は図１０（ａ）のＡＡ’断面図、図１０（ｃ）は図１０（ａ）のＢＢ’断面図である。図１０（ｂ）はトランジスタ領域の断面、図１０（ｃ）は寄生容量領域の断面である。なお、図１０（ａ）のＣＣ’断面は、図１０（ｂ）と同様であるので、図示を省略する。
図１０（ａ）にはＭＯＳＦＥＴ１００のトランジスタ領域と寄生容量領域の長さのパラメータを示す。図１０（ｂ）には、トランジスタ領域の構造パラメータを示す。図１０（ｃ）には、寄生容量領域の構造パラメータを示す。
図１１は、シミュレーションに用いた具体的数値を示す表である。図１０（ｂ）に図示したトランジスタ領域の構造パラメータ、図１０（ｃ）に図示した寄生容量領域の構造パラメータ、及び、物理パラメータを示す。
図１２は、シミュレーションに用いた等価回路図を示す。図１２（ａ）が等価回路図、図１２（ｂ）がシミュレーションで求める容量の説明図である。図１１の表に示したパラメータを図１２（ａ）の等価回路に適用し、図１２（ｂ）に示したＭＯＳＦＥＴ１００の実効的なゲート・ドレイン間容量（Ｃｇｄ’）の周波数依存性を計算した。
なお、トランジスタ領域と寄生容量領域の構造長さ（図１０（ａ）中のＬ）は２００μｍとした。また、寄生容量領域割合（Ｌｂ／Ｌ）は８０％とした。
図１３は、シミュレーション結果を示す図である。単位面積当たりの実効的なゲート・ドレイン間容量（Ｃｇｄ’）の周波数依存性を示す。
比較例の場合は、寄生容量領域が存在しないため、周波数に依存せず実効的なゲート・ドレイン間容量（Ｃｇｄ’）は一定である。これに対し、第１の実施形態の場合は、トランジスタ領域と寄生容量領域の間にゲート抵抗（Ｒｇｐ）とｐピラー抵抗（Ｒｓｐ）が接続されているため、実効的なゲート・ドレイン間容量（Ｃｇｄ’）は、周波数依存性を有する。実効的なゲート・ドレイン間容量（Ｃｇｄ’）は、周波数が高い領域で大きくなる。
ＭＯＳＦＥＴ１００の通常のスイッチング動作領域、すなわち周波数が１ＭＨｚ以下の領域では実効的なゲート・ドレイン間容量（Ｃｇｄ’）は小さい。一方、電磁波ノイズが発生するような高周波領域、すなわち周波数が１０ＭＨｚ以上となる領域では、実効的なゲート・ドレイン間容量（Ｃｇｄ’）が大きくなる。
したがって、ＭＯＳＦＥＴ１００の通常のスイッチング動作の際には、実効的なゲート・ドレイン間容量（Ｃｇｄ’）が小さいため、スイッチング動作速度の低下が抑制される。一方、電磁波ノイズが発生するような高周波領域では、実効的なゲート・ドレイン間容量（Ｃｇｄ’）が大きくなるため、電磁波ノイズの発生が抑制される。言い換えれば、寄生容量領域が高周波の電圧・電流変化を吸収するスナバ回路として機能し、電磁波ノイズの発生を抑制する。
図１４は、ＭＯＳＦＥＴ１００の実効的なゲート・ドレイン間容量（Ｃｇｄ’）の周波数依存性の説明図である。図１４（ａ）は低周波領域でのゲート電極の容量の説明図、図１４（ｂ）は高周波領域でのゲート電極の容量の説明図である。
ＭＯＳＦＥＴ１００のｐピラー抵抗（Ｒｓｐ）と、ドレイン・ソース間容量（Ｃｄｓｐ）のインピーダンスの大小関係は、周波数により変化する。このため、低周波領域ではゲート電極はソース電極とカップリングし、高周波領域ではゲート電極はドレイン電極とカップリングする。このため、高周波領域において、実効的なゲート・ドレイン間容量（Ｃｇｄ’）が大きくなる。
図１５は、ＭＯＳＦＥＴ１００の寄生容量領域割合（Ｌｂ／Ｌ）と構造長さ（Ｌ）を変化させた場合の、実効的なゲート・ドレイン間容量（Ｃｇｄ’）の周波数依存性を示す図である。図１５（ａ）は、ＭＯＳＦＥＴ１００の寄生容量領域割合（Ｌｂ／Ｌ）を変化させた場合、図１５（ｂ）はＭＯＳＦＥＴ１００の構造長さ（Ｌ）を変化させた場合である。
図１５（ａ）は、構造長さ（Ｌ）は２００μｍに固定し、寄生容量領域割合（Ｌｂ／Ｌ）を４０％、８０％、９０％と変化させた場合を示す。図１５（ｂ）は、寄生容量領域割合（Ｌｂ／Ｌ）を８０％に固定し、構造長さ（Ｌ）を１００μｍ、２００μｍ、４００μｍと変化させた場合を示す。
図１５（ａ）から明らかなように、寄生容量領域割合（Ｌｂ／Ｌ）を変化させることで、実効的なゲート・ドレイン間容量（Ｃｇｄ’）の大きさを制御することができる。一方、図１５（ｂ）から明らかなように、構造長さ（Ｌ）を変化させることで、実効的なゲート・ドレイン間容量（Ｃｇｄ’）が増加し始める周波数を制御することができる。したがって、第１の実施形態によれば、適切な寄生容量領域割合（Ｌｂ／Ｌ）と構造長さ（Ｌ）を選択することで、スイッチング動作速度の低下を抑制しつつ、電磁波ノイズを抑制することが可能となる。
第１の実施形態のＭＯＳＦＥＴ１００によれば、寄生容量領域を設けることで、スイッチング動作速度の低下を抑制しつつ、スイッチング動作時の電磁波ノイズを抑制することが可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、トランジスタ領域のソース電極のコンタクトがストライプ状ではなく、ドット状に設けられること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１６は、第２の実施形態の半導体装置の模式平面図である。図１６は、半導体装置のゲート電極のパターンと、半導体装置の上面の位置での半導体領域のパターンを示す。ゲート電極のパターンはハッチングが施されている。また、半導体領域のパターンは破線で示される。
第２の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、半導体層の表面にＭＯＳ構造を有するプレーナゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、ゲート電極３２が、ブリッジ領域３２ｘ、３２ｙを備えることにより、トランジスタ領域のソース電極３８のコンタクト領域２４へのコンタクトが分割され、ドット状に配置される。言い換えれば、トランジスタ領域のソース電極３８のコンタクト領域２４へのコンタクトがｘ方向に断続的に設けられている。
第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態同様、寄生容量領域を設けることで、スイッチング動作速度の低下を抑制しつつ、スイッチング動作時の電磁波ノイズを抑制することが可能となる。さらに、ゲート電極３２が、ブリッジ領域３２ｘ、３２ｙを備えることで、実効的なゲート・ドレイン間容量（Ｃｇｄ’）を増大させることが可能となる。したがって、第１の実施形態よりも、スイッチング動作時の電磁波ノイズを抑制することが可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられ、第１の方向に伸長する第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の方向に伸長する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の方向に伸長し、第２の半導体領域との間に、第１の半導体領域を挟む第２導電型の第３の半導体領域と、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第１のウェル領域と、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度が高く、第１のウェル領域に対し第１の方向に離間する第１導電型の第２のウェル領域と、第１のウェル領域と第１の面との間に設けられた第２導電型の第１のソース領域と、第１のウェル領域と第１の面との間に設けられた第２導電型の第２のソース領域と、第１のウェル領域と第１の面との間に設けられ、第１のソース領域と第２のソース領域との間に設けられ、第１のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第１のコンタクト領域と、第２のウェル領域と第１の面との間に設けられた第２導電型の第３のソース領域と、第２のウェル領域と第１の面との間に設けられた第２導電型の第４のソース領域と、第２のウェル領域と第１の面との間に設けられ、第３のソース領域と第４のソース領域との間に設けられ、第２のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第２のコンタクト領域と、半導体層の中に設けられた第１のゲート領域、第２のゲート領域、第３のゲート領域、第４のゲート領域、及び、第５のゲート領域を有し、第１の方向に伸長するゲート電極であって、第１のゲート領域と第２のゲート領域との間に第１のウェル領域が設けられ、第３のゲート領域と第４のゲート領域との間に第２のウェル領域が設けられ、第１のウェル領域と第２のウェル領域との間に第５のゲート領域が設けられたゲート電極と、第１のゲート領域と第１のウェル領域との間に設けられた第１の絶縁膜と、第２のゲート領域と第１のウェル領域との間に設けられた第２の絶縁膜と、第３のゲート領域と第２のウェル領域との間に設けられた第３の絶縁膜と、第４のゲート領域と第２のウェル領域との間に設けられた第４の絶縁膜と、第５のゲート領域と第１の半導体領域との間に設けられた第５の絶縁膜と、第１の領域と第２の領域とを有するソース電極であって、第１の領域は第１のソース領域、第２のソース領域、及び、第１のコンタクト領域に接し、第２の領域は第３のソース領域、第４のソース領域、及び、第２のコンタクト領域に接するソース電極と、第２の面に接するドレイン電極と、を備える。そして、第６の絶縁膜と、第７の絶縁膜と、を更に備え、ゲート電極は、第１のゲート領域と第３のゲート領域との間の半導体層の中に設けられた第６のゲート領域と、第２のゲート領域と第４のゲート領域との間の半導体層の中に設けられた第７のゲート領域と、を有し、第５のゲート領域は第６のゲート領域と第７のゲート領域との間に挟まれ、第６の絶縁膜は第６のゲート領域と第２の半導体領域との間に設けられ、第７の絶縁膜は、第７のゲート領域と第３の半導体領域との間に設けられ、第５のゲート領域の第１の方向に直交する第２の方向の幅は、第１の半導体領域の第２の方向の幅よりも小さい。
第３の実施形態の半導体装置は、トレンチゲート構造を備える点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１７は、第３の実施形態の半導体装置の模式平面図である。図１８、図１９、図２０は、第３の実施形態の半導体装置の模式断面図である。
図１７は、半導体装置のゲート電極、ゲート絶縁膜のパターンと、半導体装置の上面（図１８中の第１の面Ｐ１）の位置での半導体領域のパターンを示す。ゲート電極及びゲート絶縁膜のパターンはハッチングが施されている。
図１８、図１９、図２０は、ｙｚ平面に平行な面の断面図である。図１８は図１７のＡＡ’断面図である。図１９は図１７のＢＢ’断面図である。図２０は図１７のＣＣ’断面図である。
第３の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、半導体層に形成されたトレンチ内にゲート電極が設けられたトレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、電子をキャリアとするｎ型ＭＯＳＦＥＴである。第３の実施形態では、第１導電型がｐ型、第２導電型がｎ型である。
ＭＯＳＦＥＴ３００は、半導体層１０、ｎ＋型のドレイン領域１２、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６、ｎ−型のｎピラー領域１８、ｐ型のウェル領域２０、ｎ＋型のソース領域２２、ｐ＋型のコンタクト領域２４、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０、トレンチ５０、ダミートレンチ５２を備える。
第１のｐピラー領域１６ａ（第１の半導体領域）、第２のｐピラー領域１６ｂ（第４の半導体領域）、第３のｐピラー領域１６ｃ（第５の半導体領域）は、それぞれ、ｐピラー領域１６の中の一つである。第１のｎピラー領域１８ａ（第２の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）は、それぞれ、ｎピラー領域１８の中の一つである。
第１のウェル領域２０ａ、第２のウェル領域２０ｂ、第３のウェル領域２０ｃ、第４のウェル領域２０ｄは、それぞれ、ウェル領域２０の中の一つである。第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、第６のソース領域２２ｆは、それぞれ、ソース領域２２の中の一つである。第１のコンタクト領域２４ａ、第２のコンタクト領域２４ｂは、それぞれ、コンタクト領域２４の中の一つである。
第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、第５のゲート領域３２ｅ、第６のゲート領域３２ｆ、第７のゲート領域３２ｇ、第１の接続領域３２ｍ、及び、第２の接続領域３２ｎは、それぞれ、ゲート電極３２の一部である。第１の絶縁膜３４ａ、第２の絶縁膜３４ｂ、第３の絶縁膜３４ｃ、第４の絶縁膜３４ｄ、第５の絶縁膜３４ｅ、第６の絶縁膜３４ｆ、第７の絶縁膜３４ｇは、それぞれ、ゲート絶縁膜３４の中の一つ、あるいは、ゲート絶縁膜３４の一部である。
半導体層１０は、第１の面（図１８中のＰ１）と、第１の面Ｐ１に対向する第２の面（図１８中のＰ２）を備えている。図１においては、第１の面Ｐ１とは図の上側の面であり、第２の面Ｐ２とは図の下側の面である。
半導体層１０は、例えば、単結晶シリコンである。
ｎ＋型のドレイン領域１２は、半導体層１０の中に設けられる。ドレイン領域１２は、半導体層１０の第２の面Ｐ２に接して設けられる。
ドレイン領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン領域１２は、ドレイン電極４０に電気的に接続される。ドレイン領域１２は、半導体層１０とドレイン電極４０との間のコンタクト抵抗を低減する機能を有する。
ｎ型のバッファ領域１４は、半導体層１０の中に設けられる。バッファ領域１４は、ドレイン領域１２の上に設けられる。
バッファ領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
バッファ領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度よりも低い。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
バッファ領域１４は、ＭＯＳＦＥＴ３００のオフ動作時に伸びる空乏層を抑制する機能を有する。
ｐ−型の複数のｐピラー領域１６は、ドレイン領域１２と第１の面Ｐ１との間に設けられる。ｐピラー領域１６は、バッファ領域１４の上に設けられる。
ｐピラー領域１６は、ｘ方向（第１の方向）に伸長する。ｐピラー領域１６は、ｘｚ平面に平行な平板状の形状を有する。ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面Ｐ２の側の端部までの距離（ｐピラー領域１６の深さ）は、例えば、２０μｍ以上である。
ｐピラー領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。ｐピラー領域１６の深さ方向のｐ型不純物濃度は、例えば、略一定である。
ｎ−型の複数のｎピラー領域１８は、ドレイン領域１２と第１の面Ｐ１との間に設けられる。ｎピラー領域１８は、バッファ領域１４の上に設けられる。ｎピラー領域１８は、ｐピラー領域１６の間に設けられる。
ｎピラー領域１８は、ｘ方向に伸長する。ｎピラー領域１８は、ｘｚ平面に平行な平板状の形状を有する。
ｎピラー領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
ｎピラー領域１８のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。ｎピラー領域１８のｎ型不純物濃度は、例えば、深さ方向に略一定である。
ｎピラー領域１８は、ＭＯＳＦＥＴ３００のオン動作時に電流パスとして機能する。
ｐピラー領域１６とｎピラー領域１８は、ｙ方向（第２の方向）に交互に配置される。ｐピラー領域１６とｎピラー領域１８は、ＳＪ構造を形成する。ＳＪ構造により、ＭＯＳＦＥＴ３００は耐圧の向上、及び、オン抵抗が低減する。ｐピラー領域１６とｎピラー領域１８のｙ方向の配置ピッチは、例えば、４μｍ以上２０μｍ以下である。
第１のｐピラー領域１６ａ（第１の半導体領域）は、第１のｎピラー領域１８ａ（第２の半導体領域）と第２のｎピラー領域１８ｂ（第３の半導体領域）との間に挟まれる。第１のｎピラー領域１８ａ（第２の半導体領域）は、第１のｐピラー領域１６ａ（第１の半導体領域）と第２のｐピラー領域１６ｂ（第４の半導体領域）との間に挟まれる。第２のｎピラー領域１８ｂは、第１のｐピラー領域１６ａ（第１の半導体領域）と第３のｐピラー領域１６ｃ（第５の半導体領域）との間に挟まれる。
第１のｐピラー領域１６ａ（第１の半導体領域）と第１のｎピラー領域１８ａ（第２の半導体領域）、第１のｐピラー領域１６ａ（第１の半導体領域）と第２のｎピラー領域１８ｂ（第３の半導体領域）、第１のｎピラー領域１８ａ（第２の半導体領域）と第２のｐピラー領域１６ｂ（第４の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）と第３のｐピラー領域１６ｃ（第５の半導体領域）は互いに接する。
ｐ型のウェル領域２０は、ｐピラー領域１６と第１の面Ｐ１との間に設けられる。ウェル領域２０は、ｘ方向に伸長する。
ウェル領域２０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ウェル領域２０のｐ型不純物濃度は、ｐピラー領域１６のｐ型不純物濃度よりも高い。ｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ＭＯＳＦＥＴ３００のオン動作時にウェル領域２０のゲート電極３２に対向する領域に反転層が形成される。反転層は、ＭＯＳＦＥＴ３００のチャネルとして機能する。
第１のウェル領域２０ａは、ｐピラー領域１６ａ（第１の半導体領域）と第１の面Ｐ１との間に設けられる。第２のウェル領域２０ｂは、ｐピラー領域１６ａ（第１の半導体領域）と第１の面Ｐ１との間に設けられる。
第１のウェル領域２０ａと第２のウェル領域２０ｂは、ｘ方向（第１の方向）に離間している。言い換えれば、第１のウェル領域２０ａと第２のウェル領域２０ｂとの間には、ウェル領域２０が存在せず、ｐピラー領域１６ａが第１の面Ｐ１に接している。
第３のウェル領域２０ｃは、ｐピラー領域１６ｂ（第４の半導体領域）と第１の面Ｐ１との間に設けられる。第４のウェル領域２０ｄは、ｐピラー領域１６ｃ（第５の半導体領域）と第１の面Ｐ１との間に設けられる。第３のウェル領域２０ｃ、及び、第４のウェル領域２０ｄはｘ方向（第１の方向）に伸長する。
ｎ＋型のソース領域２２は、ウェル領域２０と第１の面Ｐ１との間に設けられる。ソース領域２２は、ｘ方向（第１の方向）に伸長する。ソース領域２２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース領域２２は、ソース電極３８に電気的に接続される。
第１のソース領域２２ａは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。第２のソース領域２２ｂは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。第３のソース領域２２ｃは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。第４のソース領域２２ｄは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。
第５のソース領域２２ｅは、第３のウェル領域２０ｃと第１の面Ｐ１との間に設けられる。第６のソース領域２２ｆは、第４のウェル領域２０ｄと第１の面Ｐ１との間に設けられる。
第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、及び、第６のソース領域２２ｆは、ｘ方向に伸長する。
ｐ＋型のコンタクト領域２４は、ウェル領域２０と第１の面Ｐ１との間に設けられる。コンタクト領域２４は、ソース領域２２に隣接して設けられる。コンタクト領域２４は、ｘ方向に伸長する。
コンタクト領域２４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
コンタクト領域２４は、ソース電極３８に電気的に接続される。コンタクト領域２４は、半導体層１０と、ソース電極３８との間のコンタクト抵抗を低減する機能を有する。
第１のコンタクト領域２４ａは、第１のソース領域２２ａと第２のソース領域２２ｂとの間に設けられる。第１のコンタクト領域２４ａは、第１のウェル領域２０ａと第１の面Ｐ１との間に設けられる。
第２のコンタクト領域２４ｂは、第３のソース領域２２ｃと第４のソース領域２２ｄとの間に設けられる。第２のコンタクト領域２４ｂは、第２のウェル領域２０ｂと第１の面Ｐ１との間に設けられる。
トレンチ５０は半導体層１０に形成される。トレンチ５０はｘ方向に伸長する。ダミートレンチ５２は半導体層１０に形成される。ダミートレンチ５２はｘ方向に伸長する。
ゲート電極３２の少なくとも一部は、半導体層１０に形成されたトレンチ５０、又は、ダミートレンチ５２の内部に設けられる。ゲート電極３２は、導電層である。ゲート電極３２は、ｘ方向（第１の方向）に伸長する。ゲート電極３２は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
ゲート電極３２は、第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、第５のゲート領域３２ｅ、第６のゲート領域３２ｆ、第７のゲート領域３２ｇ、第１の接続領域３２ｍ、及び、第２の接続領域３２ｎを有する。第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、第５のゲート領域３２ｅ、第６のゲート領域３２ｆ、第７のゲート領域３２ｇ、第１の接続領域３２ｍ、及び、第２の接続領域３２ｎは半導体層１０の中に設けられる。
第１のゲート領域３２ａと第２のゲート領域３２ｂとの間に第１のウェル領域２０ａが設けられる。第３のゲート領域３２ｃと第４のゲート領域３２ｄとの間に第２のウェル領域２０ｂが設けられる。第１のウェル領域２０ａと第２のウェル領域２０ｂとの間に第５のゲート領域３２ｅが設けられる。
第６のゲート領域３２ｆは、第１のゲート領域３２ａと第３のゲート領域３２ｃとの間に設けられる。第７のゲート領域３２ｇは、第２のゲート領域３２ｂと第４のゲート領域３２ｄとの間に設けられる。第５のゲート領域３２ｅは、第６のゲート領域３２ｆと第７のゲート領域３２ｇとの間に挟まれる。
第５のゲート領域３２ｅのｘ方向（第１の方向）に直交するｙ方向（第２の方向）の幅（図１９中のｗ１）は、第１のｐピラー領域１６ａ（第１の半導体領域）のｙ方向（第２の方向）の幅（図１９中のｗ２）よりも小さい。
第５のゲート領域３２ｅ、第６のゲート領域３２ｆ、及び、第７のゲート領域３２ｇは、第１の接続領域３２ｍ、及び、第２の接続領域３２ｎで接続される。
ゲート絶縁膜３４は、ゲート電極３２と半導体層１０との間に設けられる。ゲート絶縁膜３４の少なくとも一部は、半導体層１０に形成されたトレンチ５０、又は、ダミートレンチ５２の内部に設けられる。ゲート絶縁膜３４は、例えば、酸化シリコンである。
第１の絶縁膜３４ａは、第１のゲート領域３２ａと第１のウェル領域２０ａとの間に設けられる。第２の絶縁膜３４ｂは、第２のゲート領域３２ｂと第１のウェル領域２０ａとの間に設けられる。第３の絶縁膜３４ｃは、第３のゲート領域３２ｃと第２のウェル領域２０ｂとの間に設けられる。第４の絶縁膜３４ｄは、第４のゲート領域３２ｄと第２のウェル領域２０ｂとの間に設けられる。
第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第１のｐピラー領域１６ａ（第１の半導体領域）との間に設けられる。第６の絶縁膜３４ｆは第６のゲート領域３２ｆと第１のｎピラー領域１８ａ（第２の半導体領域）との間に設けられる。第６の絶縁膜３４ｆは第６のゲート領域３２ｆと第３のウェル領域２０ｃとの間に設けられる。第７の絶縁膜３４ｇは、第７のゲート領域３２ｇと第２のｎピラー領域１８ｂ（第３の半導体領域）との間に設けられる。第７の絶縁膜３４ｇは、第７のゲート領域３２ｇと第４のウェル領域２０ｄとの間に設けられる。
層間絶縁膜３６は、ゲート電極３２の上に設けられる。層間絶縁膜３６は、例えば、酸化シリコンである。
ソース電極３８は、半導体層１０の第１の面Ｐ１に接する。ソース電極３８は、層間絶縁膜３６に設けられた開口部において、第１の面Ｐ１に接する。ソース電極３８は、ソース領域２２及びコンタクト領域２４に接する。ソース電極３８とソース領域２２及びコンタクト領域２４との間のコンタクトは、オーミックコンタクトである。
ソース電極３８は、第１の領域３８ａと第２の領域３８ｂを有する。第１の領域３８ａは、第１のソース領域２２ａ、第２のソース領域２２ｂ、及び、第１のコンタクト領域２４ａに接する。第２の領域３８ｂは第３のソース領域２２ｃ、第４のソース領域２２ｄ、及び、第２のコンタクト領域２４ｂに接する。
ソース電極３８は金属である。ソース電極３８は、例えば、アルミニウム（Ａｌ）を含む。
ドレイン電極４０は、半導体層１０の第２の面Ｐ２に接する。ドレイン電極４０は、ドレイン領域１２に接する。ドレイン電極４０とドレイン領域１２と間のコンタクトは、オーミックコンタクトである。
ドレイン電極４０は金属である。ドレイン電極４０は、例えば、アルミニウム（Ａｌ）を含む。
第３の実施の形態のＭＯＳＦＥＴ３００も、第１の実施形態のＭＯＳＦＥＴ１００と同様、第１のウェル領域２０ａと第２のウェル領域２０ｂとの間の領域の第１のｐピラー領域１６ａ（第１の半導体領域）の上にウェル領域２０やコンタクト領域２４が設けられない。第１のウェル領域２０ａと第２のウェル領域２０ｂとの間の領域が寄生容量領域となる。
第３の実施の形態のＭＯＳＦＥＴ３００では、寄生容量領域の第５のゲート領域３２ｅがダミートレンチ５２内に設けられることにより、寄生容量領域のゲート・ソース間容量（Ｃｇｓｐ）が大きくなる。したがって、ＭＯＳＦＥＴ３００の実効的なゲート・ドレイン間容量（Ｃｇｄ’）が第１の実施形態と比較して大きくなる。
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態同様、寄生容量領域を設けることで、スイッチング動作速度の低下を抑制しつつ、スイッチング動作時の電磁波ノイズを抑制することが可能となる。さらに、寄生容量領域の第５のゲート領域３２ｅがダミートレンチ５２内に設けられることにより、実効的なゲート・ドレイン間容量（Ｃｇｄ’）を増大させることが可能となる。したがって、第１の実施形態よりも、スイッチング動作時の電磁波ノイズを抑制することが可能となる。また、トレンチゲート構造を採用することにより、ＭＯＳＦＥＴ３００の単位面積当たりのオン抵抗が低減する。
（第４の実施形態）
第４の実施形態の半導体装置は、第５のゲート領域の第１の方向に直交する第２の方向の幅が、第１の半導体領域の第２の方向の幅よりも大きい点で第３の実施形態と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する。
図２１は、第４の実施形態の半導体装置の模式平面図である。図２２、図２３、図２４は、第４の実施形態の半導体装置の模式断面図である。
図２１は、半導体装置のゲート電極、ゲート絶縁膜のパターンと、半導体装置の上面（図２２中の第１の面Ｐ１）の位置での半導体領域のパターンを示す。ゲート電極及びゲート絶縁膜のパターンはハッチングが施されている。
図２２、図２３、図２４は、ｙｚ平面に平行な面の断面図である。図２２は図２１のＡＡ’断面図である。図２３は図２１のＢＢ’断面図である。図２４は図２１のＣＣ’断面図である。
第４の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、半導体層に形成されたトレンチ内にゲート電極が設けられたトレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ４００は、電子をキャリアとするｎ型ＭＯＳＦＥＴである。第４の実施形態では、第１導電型がｐ型、第２導電型がｎ型である。
ＭＯＳＦＥＴ４００は、半導体層１０、ｎ＋型のドレイン領域１２、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６、ｎ−型のｎピラー領域１８、ｐ型のウェル領域２０、ｎ＋型のソース領域２２、ｐ＋型のコンタクト領域２４、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０、トレンチ５０、ダミートレンチ５２を備える。
第１のｐピラー領域１６ａ（第１の半導体領域）、第２のｐピラー領域１６ｂ（第４の半導体領域）、第３のｐピラー領域１６ｃ（第５の半導体領域）は、それぞれ、ｐピラー領域１６の中の一つである。第１のｎピラー領域１８ａ（第２の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）は、それぞれ、ｎピラー領域１８の中の一つである。
第１のウェル領域２０ａ、第２のウェル領域２０ｂ、第３のウェル領域２０ｃ、第４のウェル領域２０ｄは、それぞれ、ウェル領域２０の中の一つである。第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、第６のソース領域２２ｆは、それぞれ、ソース領域２２の中の一つである。第１のコンタクト領域２４ａ、第２のコンタクト領域２４ｂは、それぞれ、コンタクト領域２４の中の一つである。
第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、及び、第５のゲート領域３２ｅは、それぞれ、ゲート電極３２の一部である。第１の絶縁膜３４ａ、第２の絶縁膜３４ｂ、第３の絶縁膜３４ｃ、第４の絶縁膜３４ｄ、及び、第５の絶縁膜３４ｅは、それぞれ、ゲート絶縁膜３４の中の一つ、あるいは、ゲート絶縁膜３４の一部である。
第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第１のｐピラー領域１６ａ（第１の半導体領域）との間に設けられる。第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第３のウェル領域２０ｃとの間に設けられる。第５の絶縁膜３４ｅは、第５のゲート領域３２ｅと第４のウェル領域２０ｄとの間に設けられる。
第５のゲート領域３２ｅのｘ方向（第１の方向）に直交するｙ方向（第２の方向）の幅（図２３中のｗ１）が、第１のｐピラー領域１６ａ（第１の半導体領域）のｙ方向（第２の方向）の幅（図２３中のｗ２）よりも大きい。
第４の実施の形態のＭＯＳＦＥＴ４００では、寄生容量領域の第５のゲート領域３２ｅの幅（図２３中のｗ１）が、第１のｐピラー領域１６ａ（第１の半導体領域）の幅（図２３中のｗ２）よりも大きいことにより、第５のゲート領域３２ｅと第１のｎ型ピラー領域１８ａとの間、第５のゲート領域３２ｅと第２のｎ型ピラー領域１８ｂとの間の容量結合が大きくなる。したがって、寄生容量領域のゲート・ドレイン間容量（Ｃｇｄｐ）が大きくなる。よって、ＭＯＳＦＥＴ４００の実効的なゲート・ドレイン間容量（Ｃｇｄ’）が第３の実施形態と比較して大きくなる。
第４の実施形態のＭＯＳＦＥＴ４００によれば、第３の実施形態同様、寄生容量領域を設けることで、スイッチング動作速度の低下を抑制しつつ、スイッチング動作時の電磁波ノイズを抑制することが可能となる。さらに、第５のゲート領域３２ｅの幅を、第１のｐピラー領域１６ａの幅よりも大きくすることにより、実効的なゲート・ドレイン間容量（Ｃｇｄ’）を増大させることが可能となる。したがって、第３の実施形態よりも、スイッチング動作時の電磁波ノイズを抑制することが可能となる。
（第５の実施形態）
第５の実施形態の半導体装置は、第８の絶縁膜と、第９の絶縁膜と、を更に備え、ゲート電極は、第５のゲート領域と第６のゲート領域との間の半導体層の上に設けられた第８のゲート領域と、第５のゲート領域と第７のゲート領域との間の半導体層の上に設けられた第９のゲート領域と、を有し、第８の絶縁膜は第８のゲート領域と第１の面との間に設けられ、第９の絶縁膜は、第９のゲート領域と第１の面との間に設けられる点で第３の実施形態と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する。
図２５は、第５の実施形態の半導体装置の模式平面図である。図２６、図２７、図２８は、第５の実施形態の半導体装置の模式断面図である。
図２５は、半導体装置のゲート電極、ゲート絶縁膜のパターンと、半導体領域のパターンを示す。ゲート電極及びゲート絶縁膜のパターンはハッチングが施されている。
図２６、図２７、図２８は、ｙｚ平面に平行な面の断面図である。図２６は図２５のＡＡ’断面図である。図２７は図２５のＢＢ’断面図である。図２８は図２５のＣＣ’断面図である。
第５の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、半導体層に形成されたトレンチ内にゲート電極が設けられたトレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ５００は、電子をキャリアとするｎ型ＭＯＳＦＥＴである。第５の実施形態では、第１導電型がｐ型、第２導電型がｎ型である。
ＭＯＳＦＥＴ５００は、半導体層１０、ｎ＋型のドレイン領域１２、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６、ｎ−型のｎピラー領域１８、ｐ型のウェル領域２０、ｎ＋型のソース領域２２、ｐ＋型のコンタクト領域２４、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０、トレンチ５０、ダミートレンチ５２を備える。
第１のｐピラー領域１６ａ（第１の半導体領域）、第２のｐピラー領域１６ｂ（第４の半導体領域）、第３のｐピラー領域１６ｃ（第５の半導体領域）は、それぞれ、ｐピラー領域１６の中の一つである。第１のｎピラー領域１８ａ（第２の半導体領域）、第２のｎピラー領域１８ｂ（第３の半導体領域）は、それぞれ、ｎピラー領域１８の中の一つである。
第１のウェル領域２０ａ、第２のウェル領域２０ｂ、第３のウェル領域２０ｃ、第４のウェル領域２０ｄは、それぞれ、ウェル領域２０の中の一つである。第１のソース領域２２ａ、第２のソース領域２２ｂ、第３のソース領域２２ｃ、第４のソース領域２２ｄ、第５のソース領域２２ｅ、第６のソース領域２２ｆは、それぞれ、ソース領域２２の中の一つである。第１のコンタクト領域２４ａ、第２のコンタクト領域２４ｂは、それぞれ、コンタクト領域２４の中の一つである。
第１のゲート領域３２ａ、第２のゲート領域３２ｂ、第３のゲート領域３２ｃ、第４のゲート領域３２ｄ、及び、第５のゲート領域３２ｅ、第６のゲート領域３２ｆ、第７のゲート領域３２ｇ、第８のゲート領域３２ｈ、第９のゲート領域３２ｉは、それぞれ、ゲート電極３２の一部である。第１の絶縁膜３４ａ、第２の絶縁膜３４ｂ、第３の絶縁膜３４ｃ、第４の絶縁膜３４ｄ、及び、第５の絶縁膜３４ｅ、第６の絶縁膜３４ｆ、第７の絶縁膜３４ｇ、第８の絶縁膜３４ｈ、第９の絶縁膜３４ｉは、それぞれ、ゲート絶縁膜３４の中の一つ、あるいは、ゲート絶縁膜３４の一部である。
第８のゲート領域３２ｈは、第５のゲート領域３２ｅと第６のゲート領域３２ｆとの間の半導体層１０の上に設けられる。第９のゲート領域３２ｉは、第５のゲート領域３２ｅと第７のゲート領域３２ｇとの間の半導体層１０の上に設けられる。
第８の絶縁膜３４ｈは第８のゲート領域３２ｈと第１の面Ｐ１との間に設けられる。第９の絶縁膜３４ｉは、第９のゲート領域３２ｉと第１の面Ｐ１との間に設けられる。
第５の実施の形態のＭＯＳＦＥＴ５００では、寄生容量領域のゲート電極３２が、半導体層１０の上の第８のゲート領域３２ｈ、及び、第９のゲート領域３２ｉを有する。したがって、寄生容量領域のゲート・ソース間容量（Ｃｇｓｐ）が第３の実施形態と比較して大きくなる。よって、ＭＯＳＦＥＴ５００の実効的なゲート・ドレイン間容量（Ｃｇｄ’）が第３の実施形態と比較して大きくなる。
第５の実施形態のＭＯＳＦＥＴ５００によれば、第３の実施形態同様、寄生容量領域を設けることで、スイッチング動作速度の低下を抑制しつつ、スイッチング動作時の電磁波ノイズを抑制することが可能となる。さらに、半導体層１０の上の第８のゲート領域３２ｈ、及び、第９のゲート領域３２ｉを有することにより、実効的なゲート・ドレイン間容量（Ｃｇｄ’）を増大させることが可能となる。したがって、第３の実施形態よりも、スイッチング動作時の電磁波ノイズを抑制することが可能となる。
以上、実施形態では、半導体層１０がシリコンである場合を例に説明したが、半導体層１０は、ＳｉＣ、ＧａＮ系半導体など、その他の半導体であってもかまわない。
また、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型をｎ型、第２導電型をｐ型とすることも可能である。その場合、ＭＯＳＦＥＴは、正孔をキャリアとするｐ型ＭＯＳＦＥＴとなる。
また、実施形態では、ｙ方向（第２の方向）に配置されるｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４が、１本おきに間引かれた構造を例に説明したが、ｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４の間引きの頻度は、１本おきに限定されるものではない。例えば、３本に１本の割合でｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４を間引いても構わない。あるいは、隣接する２本のｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４を間引いても構わない。ｐピラー領域１６の上のウェル領域２０及びコンタクト領域２４の間引きの頻度は、ＭＯＳＦＥＴのオン抵抗の低減と電磁波ノイズの抑制との観点から適切な頻度に設定されれば良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１６ａ 第１のｐピラー領域（第１の半導体領域）
１６ｂ 第２のｐピラー領域（第４の半導体領域）
１６ｃ 第３のｐピラー領域（第５の半導体領域）
１８ａ 第１のｎピラー領域（第２の半導体領域）
１８ｂ 第２のｎピラー領域（第３の半導体領域）
２０ａ 第１のウェル領域
２０ｂ 第２のウェル領域
２０ｃ 第３のウェル領域
２０ｄ 第４のウェル領域
２２ａ 第１のソース領域
２２ｂ 第２のソース領域
２２ｃ 第３のソース領域
２２ｄ 第４のソース領域
２２ｅ 第５のソース領域
２２ｆ 第６のソース領域
２４ａ 第１のコンタクト領域
２４ｂ 第２のコンタクト領域
３２ ゲート電極
３２ａ 第１のゲート領域
３２ｂ 第２のゲート領域
３２ｃ 第３のゲート領域
３２ｄ 第４のゲート領域
３２ｅ 第５のゲート領域
３２ｆ 第６のゲート領域
３２ｇ 第７のゲート領域
３２ｈ 第８のゲート領域
３２ｉ 第９のゲート領域
３４ａ 第１の絶縁膜
３４ｂ 第２の絶縁膜
３４ｃ 第３の絶縁膜
３４ｄ 第４の絶縁膜
３４ｅ 第５の絶縁膜
３４ｆ 第６の絶縁膜
３４ｇ 第７の絶縁膜
３４ｈ 第８の絶縁膜
３４ｉ 第９の絶縁膜
３８ ソース電極
３８ａ 第１の領域
３８ｂ 第２の領域
４０ ドレイン電極
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と第２の面を有する半導体層と、
    前記半導体層の中に設けられ、第１の方向に伸長する第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第２の半導体領域との間に、前記第１の半導体領域を挟む第２導電型の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第１のウェル領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高く、前記第１のウェル領域に対し前記第１の方向に離間する第１導電型の第２のウェル領域と、
    前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第１のソース領域と、
    前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第２のソース領域と、
    前記第１のウェル領域と前記第１の面との間に設けられ、前記第１のソース領域と前記第２のソース領域との間に設けられ、前記第１のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第１のコンタクト領域と、
    前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第３のソース領域と、
    前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第４のソース領域と、
    前記第２のウェル領域と前記第１の面との間に設けられ、前記第３のソース領域と前記第４のソース領域との間に設けられ、前記第２のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第２のコンタクト領域と、
    第１のゲート領域、第２のゲート領域、第３のゲート領域、第４のゲート領域、及び、第５のゲート領域を有し、前記第１の方向に伸長するゲート電極であって、前記第１のゲート領域は、前記第２の半導体領域と前記第１のソース領域との間の前記第１のウェル領域の上に設けられ、前記第２のゲート領域は、前記第３の半導体領域と前記第２のソース領域との間の前記第１のウェル領域の上に設けられ、前記第３のゲート領域は、前記第２の半導体領域と前記第３のソース領域との間の前記第２のウェル領域の上に設けられ、前記第４のゲート領域は、前記第３の半導体領域と前記第４のソース領域との間の前記第２のウェル領域の上に設けられ、前記第５のゲート領域は、前記第１のウェル領域と前記第２のウェル領域との間の前記第１の半導体領域の上に設けられたゲート電極と、
    前記第１のゲート領域と前記第１のウェル領域との間に設けられた第１の絶縁膜と、
    前記第２のゲート領域と前記第１のウェル領域との間に設けられた第２の絶縁膜と、
    前記第３のゲート領域と前記第２のウェル領域との間に設けられた第３の絶縁膜と、
    前記第４のゲート領域と前記第２のウェル領域との間に設けられた第４の絶縁膜と、
    前記第５のゲート領域と前記第１の半導体領域との間に設けられた第５の絶縁膜と、
    第１の領域と第２の領域とを有するソース電極であって、前記第１の領域は前記第１のソース領域、前記第２のソース領域、及び、前記第１のコンタクト領域に接し、前記第２の領域は前記第３のソース領域、前記第４のソース領域、及び、前記第２のコンタクト領域に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    を備える半導体装置。
  2. 前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第２の半導体領域を挟む第１導電型の第４の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電型の第５の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第４の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第３のウェル領域と、
    前記第５の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第５の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第４のウェル領域と、
    前記第３のウェル領域と前記第１の面との間に設けられた第２導電型の第５のソース領域と、
    前記第４のウェル領域と前記第１の面との間に設けられた第２導電型の第６のソース領域と、
    を更に備え、
    前記第５の絶縁膜は前記第５のゲート領域と前記第３のウェル領域との間に設けられ、
    前記第５の絶縁膜は、前記第５のゲート領域と前記第４のウェル領域との間に設けられた請求項１記載の半導体装置。
  3. 前記第１の半導体領域と前記第２の半導体領域、前記第１の半導体領域と前記第３の半導体領域、前記第２の半導体領域と前記第４の半導体領域、前記第３の半導体領域と前記第５の半導体領域は互いに接する請求項２記載の半導体装置。
  4. 第１の面と第２の面を有する半導体層と、
    前記半導体層の中に設けられ、第１の方向に伸長する第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第２の半導体領域との間に、前記第１の半導体領域を挟む第２導電型の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第１のウェル領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度が高く、前記第１のウェル領域に対し前記第１の方向に離間する第１導電型の第２のウェル領域と、
    前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第１のソース領域と、
    前記第１のウェル領域と前記第１の面との間に設けられた第２導電型の第２のソース領域と、
    前記第１のウェル領域と前記第１の面との間に設けられ、前記第１のソース領域と前記第２のソース領域との間に設けられ、前記第１のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第１のコンタクト領域と、
    前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第３のソース領域と、
    前記第２のウェル領域と前記第１の面との間に設けられた第２導電型の第４のソース領域と、
    前記第２のウェル領域と前記第１の面との間に設けられ、前記第３のソース領域と前記第４のソース領域との間に設けられ、前記第２のウェル領域よりも第１導電型不純物濃度が高い第１導電型の第２のコンタクト領域と、
    前記半導体層の中に設けられた第１のゲート領域、第２のゲート領域、第３のゲート領域、第４のゲート領域、及び、第５のゲート領域を有し、前記第１の方向に伸長するゲート電極であって、前記第１のゲート領域と前記第２のゲート領域との間に前記第１のウェル領域が設けられ、前記第３のゲート領域と前記第４のゲート領域との間に前記第２のウェル領域が設けられ、前記第１のウェル領域と前記第２のウェル領域との間に前記第５のゲート領域が設けられたゲート電極と、
    前記第１のゲート領域と前記第１のウェル領域との間に設けられた第１の絶縁膜と、
    前記第２のゲート領域と前記第１のウェル領域との間に設けられた第２の絶縁膜と、
    前記第３のゲート領域と前記第２のウェル領域との間に設けられた第３の絶縁膜と、
    前記第４のゲート領域と前記第２のウェル領域との間に設けられた第４の絶縁膜と、
    前記第５のゲート領域と前記第１の半導体領域との間に設けられた第５の絶縁膜と、
    第１の領域と第２の領域とを有するソース電極であって、前記第１の領域は前記第１のソース領域、前記第２のソース領域、及び、前記第１のコンタクト領域に接し、前記２の領域は前記第３のソース領域、前記第４のソース領域、及び、前記第２のコンタクト領域に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    を備える半導体装置。
  5. 第６の絶縁膜と、
    第７の絶縁膜と、を更に備え、
    前記ゲート電極は、前記第１のゲート領域と前記第３のゲート領域との間の前記半導体層の中に設けられた第６のゲート領域と、前記第２のゲート領域と前記第４のゲート領域との間の前記半導体層の中に設けられた第７のゲート領域と、を有し、
    前記第５のゲート領域は前記第６のゲート領域と前記第７のゲート領域との間に挟まれ、
    前記第６の絶縁膜は前記第６のゲート領域と前記第２の半導体領域との間に設けられ、
    前記第７の絶縁膜は、前記第７のゲート領域と前記第３の半導体領域との間に設けられ、
    前記第５のゲート領域の前記第１の方向に直交する第２の方向の幅は、前記第１の半導体領域の前記第２の方向の幅よりも小さい請求項４記載の半導体装置。
  6. 第８の絶縁膜と、
    第９の絶縁膜と、を更に備え、
    前記ゲート電極は、前記第５のゲート領域と前記第６のゲート領域との間の前記半導体層の上に設けられた第８のゲート領域と、前記第５のゲート領域と前記第７のゲート領域との間の前記半導体層の上に設けられた第９のゲート領域と、を有し、
    前記第８の絶縁膜は前記第８のゲート領域と前記第１の面との間に設けられ、
    前記第９の絶縁膜は、前記第９のゲート領域と前記第１の面との間に設けられた請求項５記載の半導体装置。
  7. 前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第２の半導体領域を挟む第１導電型の第４の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電型の第５の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第４の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第３のウェル領域と、
    前記第５の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第５の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第４のウェル領域と、
    前記第３のウェル領域と前記第１の面との間に設けられた第２導電型の第５のソース領域と、
    前記第４のウェル領域と前記第１の面との間に設けられた第２導電型の第６のソース領域と、
    を更に備え、
    前記第６の絶縁膜は前記第６のゲート領域と前記第３のウェル領域との間に設けられ、前記第７の絶縁膜は前記第７のゲート領域と前記第４のウェル領域との間に設けられた請求項５又は請求項６記載の半導体装置。
  8. 前記第５のゲート領域の前記第１の方向に直交する第２の方向の幅は、前記第１の半導体領域の前記第２の方向の幅よりも大きい請求項４記載の半導体装置。
  9. 前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第２の半導体領域を挟む第１導電型の第４の半導体領域と、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電型の第５の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第４の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第３のウェル領域と、
    前記第５の半導体領域と前記第１の面との間に設けられ、前記第１の方向に伸長し、前記第５の半導体領域よりも第１導電型不純物濃度が高い第１導電型の第４のウェル領域と、
    前記第３のウェル領域と前記第１の面との間に設けられた第２導電型の第５のソース領域と、
    前記第４のウェル領域と前記第１の面との間に設けられた第２導電型の第６のソース領域と、
    を更に備え、
    前記第５の絶縁膜は前記第５のゲート領域と前記第３のウェル領域との間に設けられ、前記第５の絶縁膜は前記第５のゲート領域と前記第４のウェル領域との間に設けられた請求項８記載の半導体装置。


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