JP2013258333A - 電力用半導体装置 - Google Patents

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Masaru Izumisawa
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Abstract

【課題】スイッチング動作時の電流の時間変化が小さい電力用半導体装置を提供する。
【解決手段】実施形態に係る電力用半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、ゲート電極と、前記ゲート電極と前記第１半導体層、前記第２半導体層及び前記第３半導体層との間に設けられたゲート絶縁膜と、を備える。前記第１半導体層、前記第２半導体層、前記第３半導体層、前記ゲート電極及び前記ゲート絶縁膜により、電界効果型のトランジスタが形成されており、第１領域における前記トランジスタの閾値は、第２領域における前記トランジスタの閾値よりも高い。
【選択図】図１

Description

本発明の実施形態は、電力用半導体装置に関する。
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）やＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の電力用半導体装置においては、単位セルのピッチを縮小することによりチャネル密度を増加させ、高耐圧と低オン抵抗とのトレードオフを改善してきた。これにより、チップ面積を低減し、１チップ当たりのコストを下げると共に、容量を削減することにより、スイッチング特性の向上が図られてきた。
しかしながら、このようなスイッチング速度を高めた電力用半導体装置を、高速な動作が想定されていない一部の用途に適用すると、電流の時間変化（以下、「ｄｉ／ｄｔ」ともいう）が過大になり、接続先のパッケージ又は外部回路等の外部負荷の寄生インダクタンスによるサージ電圧を誘引し、ＥＭＩ（Electro Magnetic Interference）特性の劣化を引き起こす場合がある。
特開２００７−１５０１２１号公報
本発明の目的は、スイッチング動作時の電流の時間変化が小さい電力用半導体装置を提供することである。
実施形態に係る電力用半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、ゲート電極と、前記ゲート電極と前記第１半導体層、前記第２半導体層及び前記第３半導体層との間に設けられたゲート絶縁膜と、を備える。前記第１半導体層、前記第２半導体層、前記第３半導体層、前記ゲート電極及び前記ゲート絶縁膜により、電界効果型のトランジスタが形成されており、第１領域における前記トランジスタの閾値は、第２領域における前記トランジスタの閾値よりも高い。
（ａ）は、第１の実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 横軸にゲート・ソース間電圧をとり、縦軸にソース・ドレイン間電流をとって、電力用半導体装置のＩ−Ｖ特性を例示するグラフ図である。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸にゲート・ソース間電圧及びソース・ドレイン間電流をとって、電力用半導体装置の動作を例示するグラフ図であり、（ａ）は第１の実施形態を示し、（ｂ）は比較例を示す。 第２の実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。 （ａ）は、第３の実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｃ）は（ａ）に示すＦ−Ｆ’線による断面図である。 第３の実施形態の変形例に係る電力用半導体装置を例示する平面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）は、本実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図１（ａ）〜（ｃ）に示すように、本実施形態に係る電力用半導体装置１においては、例えばｎ＋形のドレイン層１１が設けられており、ドレイン層１１上には、ｎ形のドリフト層１２が設けられている。ドリフト層１２上には、ｐ形のベース層１３が設けられており、ベース層１３上には、一方向に延びるストライプ状のｎ＋形のソース層１４及びｐ＋形のコンタクト層１５がそれぞれ複数本設けられ、交互に配列されている。ドレイン層１１、ドリフト層１２、ベース層１３、ソース層１４及びコンタクト層１５により、半導体部分１０が構成されている。半導体部分１０は、例えば、単結晶のシリコンからなり、各層にそれぞれ所定の量の不純物が導入され、導電形がｎ形又はｐ形とされている。半導体部分１０の上面には、ソース層１４及びコンタクト層１５が露出しており、半導体部分１０の下面には、ドレイン層１１が露出している。
半導体部分１０には、その上面側から複数本のトレンチ１９が形成されている。トレンチ１９は、ソース層１４の幅方向中央部に配置され、ソース層１４と同じ方向に延びている。トレンチ１９内には、導電性材料、例えば不純物が導入されたポリシリコンからなるトレンチゲート電極２１が埋め込まれている。トレンチゲート電極２１は、ソース層１４及びベース層１３を貫き、ドリフト層１２内に到達している。すなわち、上下方向において、トレンチゲート電極２１の上端はソース層１４の上面と略同じ高さに位置し、トレンチゲート電極２１の下端はドリフト層１２の上面と下面との間に位置している。トレンチゲート電極２１と半導体部分１０との間には、例えばシリコン酸化物からなるゲート絶縁膜２２が設けられている。
トレンチゲート電極２１の直上域には、例えばシリコン酸化物からなる絶縁膜２３が設けられている。半導体部分１０及び絶縁膜２３の上方には、例えば金属からなるソース電極２４が設けられており、ソース層１４及びコンタクト層１５に接続されている。ソース電極２４は、絶縁膜２３によってトレンチゲート電極２１からは絶縁されている。なお、図１（ａ）においては、絶縁膜２３及びソース電極２４は図示を省略されている。一方、半導体部分１０の下方には、例えば金属からなるドレイン電極２５が設けられており、ドレイン層１１に接続されている。
電力用半導体装置１においては、領域ＲＡ及び領域ＲＢが設定されている。そして、ベース層１３における領域ＲＢに配置された部分の厚さｗＢは、ベース層１３における領域ＲＡに配置された部分の厚さｗＡよりも厚い。このような構造は、例えば、ソース層１４の深さを異ならせることにより、実現することができる。すなわち、ベース層１３を形成した後、ベース層１３の上層部分にソース層１４を形成する際に、ソース層１４を浅く形成すると、その分、ベース層１３が厚くなる。領域ＲＡと領域ＲＢとの間でソース層１４の深さを異ならせるためには、例えば、ソース層１４を形成するためのイオン注入の際に、半導体部分１０上に形成するシリコン酸化膜（図示せず）の膜厚を異ならせて、不純物イオンの到達深さを異ならせればよい。又は、パターニングにより、ソース層１４を分割して形成してもよい。
次に、本実施形態に係る電力用半導体装置の動作について説明する。
図１（ａ）〜（ｃ）に示すように、本実施形態に係る電力用半導体装置１においては、ドレイン層１１、ドリフト層１２、ベース層１３、ソース層１４、コンタクト層１５、トレンチゲート電極２１及びゲート絶縁膜２２により、縦型のｎチャネル形電界効果型トランジスタ（ＵＭＯＳ）Ｔ１が形成される。このトランジスタＴ１においては、ベース層１３におけるゲート絶縁膜２２に接した領域をチャネル領域として、ソース層１４からドリフト層１２に向けて電子電流が流れる。
そして、領域ＲＢにおけるベース層１３の厚さｗＢは、領域ＲＡにおけるベース層１３の厚さｗＡよりも厚いため、領域ＲＢにおけるトランジスタＴ１のチャネル長は、領域ＲＡにおけるトランジスタＴ１のチャネル長よりも長い。従って、領域ＲＢにおけるトランジスタＴ１の閾値は、領域ＲＡにおけるトランジスタＴ１の閾値よりも高い。また、ソース層１４を形成するためのイオン注入条件の違いにより、領域ＲＡと領域ＲＢとの間でベース層１３における不純物のピーク濃度が異なっても、トランジスタＴ１の閾値は異なる。すなわち、ベース層１３における実効的な不純物濃度が高いほど、トランジスタＴ１の閾値は高くなる。
なお、図１（ａ）〜（ｃ）に示す例では、電力用半導体装置１に２つの領域ＲＡ及び領域ＲＢが設定されている例を示したが、領域ＲＡ及び領域ＲＢはそれぞれ複数ヶ所に配置されていてもよい。また、電力用半導体装置１には、３種類以上の領域が設定されていてもよい。この場合は、各種類の領域毎に、トランジスタＴ１の閾値が異なるようにする。これにより、トランジスタＴ１が３水準以上の閾値を持つようになる。更に、領域間の面積比を適宜選択する。
図２は、横軸にゲート・ソース間電圧をとり、縦軸にソース・ドレイン間電流をとって、電力用半導体装置のＩ−Ｖ特性を例示するグラフ図であり、
図３（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にゲート・ソース間電圧及びソース・ドレイン間電流をとって、電力用半導体装置の動作を例示するグラフ図であり、（ａ）は本実施形態を示し、（ｂ）は比較例を示す。
図２及び図３（ａ）は、本実施形態に係る電力用半導体装置１に３種類の領域を設定し、相互に閾値を異ならせた例である。また、各領域の面積比を、１：１０：１００としている。すなわち、最も低い閾値Ｖｔｈ１を持つ領域の面積を１としたとき、２番目に低い閾値Ｖｔｈ２を持つ領域の面積を１０とし、最も高い閾値Ｖｔｈ３を持つ領域の面積を１００としている。これにより、各領域のオン電流の比も、ほぼ１：１０：１００となる。
一方、図２及び図３（ｂ）においては、比較例に係る電力用半導体装置についても示している。比較例に係る電力用半導体装置においては、ベース層の厚さが均一であり、従って、トランジスタのチャネル長も均一であり、閾値は１水準である。
図２に示すように、本実施形態に係る電力用半導体装置において、トランジスタＴ１全体がオフ状態となった状態から、ゲート・ソース間電圧Ｖｇｓを連続的に増加させていくと、先ず、実線ＬＶＴｈ１に示すように、閾値がＶｔｈ１である領域においてトランジスタＴ１がオン状態となり、ソース・ドレイン間電流Ｉｄｓが流れ始める。続けて、電圧Ｖｇｓを増加させていくと、実線ＬＶＴｈ２に示すように、閾値がＶｔｈ２である領域においてもトランジスタＴ１がオン状態となり、電流Ｉｄｓが増加する。更に、電圧Ｖｇｓを続けて増加させていくと、実線ＬＶＴｈ３に示すように、閾値がＶｔｈ３である領域においてもトランジスタＴ１がオン状態となり、電流Ｉｄｓが更に増加する。このようにして、破線Ｌｔｏｔａｌに示すように、電力用半導体装置１全体については、電流Ｉｄｓが連続的に増加する。
このため、図３（ａ）に示すように、電力用半導体装置１のスイッチング速度を高速化しても、トランジスタＴ１は領域毎に順次オン状態となるため、電流Ｉｄｓの時間変化（ｄｉ／ｄｔ）はなだらかになる。これにより、電力用半導体装置１に接続されたパッケージ又は外部回路等の外部負荷の寄生インダクタンスに起因するサージ電圧が減少し、スイッチングノイズが抑制される。
これに対して、比較例に係る電力用半導体装置においては、図２に破線Ｌｃｏｍに示すように、電圧Ｖｇｓが閾値Ｖｔｈを超えると、電流Ｉｄｓが急激に増加する。
このため、図３（ｂ）に示すように、電力用半導体装置のスイッチング速度を高速化すると、電流Ｉｄｓの時間変化（ｄｉ／ｄｔ）も急峻となり、外部負荷の寄生インダクタンスに起因するスイッチングノイズが大きくなる。
このように、本実施形態に係る電力用半導体装置１においては、複数の領域を設定し、各領域間でベース層１３の厚さを異ならせることにより、トランジスタＴ１のチャネル長を異ならせ、トランジスタＴ１の閾値を異ならせている。これにより、ゲート電圧Ｖｇｓを連続的に増加させたときに、各領域が順次、オフ状態からオン状態に遷移するため、ソース・ドレイン間電流Ｉｄｓの時間変化（ｄｉ／ｄｔ）を抑えることができる。この結果、電力用半導体装置１を、高速動作を想定していないパッケージ又は外部回路等の外部負荷に接続した場合でも、スイッチングノイズを抑制することができる。
次に、第２の実施形態について説明する。
図４（ａ）は、本実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。
図４（ａ）〜（ｃ）に示すように、本実施形態に係る電力用半導体装置２においては、例えばｎ＋形のドレイン層１１、ｎ形のドリフト層１２及びｐ形のベース層１３が、下層側からこの順に設けられている。ベース層１３上には、ｎ＋形のソース層１４及びｐ＋形のコンタクト層１５が設けられている。上方から見て、コンタクト層１５は複数の矩形の領域にマトリクス状に配置されており、ソース層１４はコンタクト層１５を囲むように配置されている。ソース層１４には、矩形のコンタクト層１５の辺に沿った相互に直交する２つの方向にそれぞれ延びる部分が存在する。
また、ドリフト層１２上には、ｎ形のジャンクション層１６が設けられている。ジャンクション層１６は、コンタクト層１５の端縁に沿った一方向に延び、ドリフト層１２に接し、ドリフト層１２から上方に突出してベース層１３内に進入している。ジャンクション層１６は、ベース層１３によってソース層１４及びコンタクト層１５から離隔されている。
更に、ジャンクション層１６の直上域及びその周辺には、濃度調整層１７が設けられている。濃度調整層１７の下面はジャンクション層１６の上面に接し、側面はソース層１４に接している。濃度調整層１７の導電形は例えばｐ形であり、濃度調整層１７の実効的な不純物濃度は、ベース層１３の実効的な不純物濃度とは異なる。なお、濃度調整層１７の導電形はｎ形であってもよい。本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
ドレイン層１１、ドリフト層１２、ベース層１３、ソース層１４、コンタクト層１５、ジャンクション層１６及び濃度調整層１７により、半導体部分１０が構成されている。半導体部分１０の上面には、ソース層１４、コンタクト層１５及び濃度調整層１７が露出しており、半導体部分１０の下面には、ドレイン層１１が露出している。
半導体部分１０には、その上面側から複数本のトレンチ１９が形成されている。トレンチ１９は、ジャンクション層１６が延びる方向に対して直交した方向に延び、ソース層１４におけるこの方向に延びる部分の幅方向中央部に配置されている。トレンチ１９内には、トレンチゲート電極２１が埋め込まれている。トレンチゲート電極２１は、ソース層１４及びベース層１３を貫き、ドリフト層１２内に到達している。トレンチゲート電極２１と半導体部分１０との間には、ゲート絶縁膜２２が設けられている。トレンチゲート電極２１の直上域には、絶縁膜２３が設けられている。
また、半導体部分１０上には、導電性材料、例えば、不純物が導入されたポリシリコンからなるプレナーゲート電極２６が設けられている。プレナーゲート電極２６の形状は、トレンチゲート電極２１が延びる方向に対して直交した方向、すなわち、ジャンクション層１６が延びる方向に延びる帯状である。そして、プレナーゲート電極２６は、濃度調整層１７の直上域、及び、濃度調整層１７の両側に配置されたソース層１４のうち、濃度調整層１７に接した部分の直上域に配置されている。プレナーゲート電極２６の表面は、例えばシリコン酸化物からなるゲート絶縁膜２７によって覆われている。従って、ゲート絶縁膜２７の一部は、プレナーゲート電極２６と濃度調整層１７及びソース層１４との間に配置されている。
半導体部分１０、絶縁膜２３、プレナーゲート電極２６及びゲート絶縁膜２７の上方にはソース電極２４が設けられており、ソース層１４及びコンタクト層１５に接続されている。ソース電極２４は、絶縁膜２３によってトレンチゲート電極２１から絶縁されると共に、ゲート絶縁膜２７によってプレナーゲート電極２６から絶縁されている。なお、図４（ａ）においては、ソース電極２４、絶縁膜２３及びゲート絶縁膜２７は図示を省略されている。一方、半導体部分１０の下方にはドレイン電極２５が設けられており、ドレイン層１１に接続されている。
次に、本実施形態に係る電力用半導体装置の動作について説明する。
図４（ａ）及び（ｂ）に示すように、本実施形態に係る電力用半導体装置２においては、ソース層１４がトレンチゲート電極２１に対向する領域ＲＡにおいて、ドレイン層１１、ドリフト層１２、ベース層１３、ソース層１４、コンタクト層１５、トレンチゲート電極２１及びゲート絶縁膜２２により、縦型のｎチャネル形電界効果型トランジスタ（ＵＭＯＳ）Ｔ１が形成される。このトランジスタＴ１においては、ベース層１３におけるゲート絶縁膜２２に接した領域をチャネル領域として、ソース層１４からドリフト層１２に向けて電子電流が流れる。
一方、図４（ａ）及び（ｃ）に示すように、電力用半導体装置２においては、ソース層１４がプレナーゲート電極２６に対向する領域ＲＢにおいて、ドレイン層１１、ドリフト層１２、ジャンクション層１６、濃度調整層１７、ソース層１４、コンタクト層１５、プレナーゲート電極２６及びゲート絶縁膜２７により、横型のｎチャネル形電界効果型トランジスタ（ＤＭＯＳ）Ｔ２が形成される。このトランジスタＴ２においては、濃度調整層１７におけるゲート絶縁膜２７に接した領域をチャネル領域として、ソース層１４からジャンクション層１６に向けて電子電流が流れる。なお、図４（ａ）には、領域ＲＡ及び領域ＲＢのそれぞれ一部のみを示している。
そして、濃度調整層１７の実効的な不純物濃度は、ベース層１３の実効的な不純物濃度とは異なる。すなわち、トランジスタＴ２のチャネル領域の実効的な不純物濃度は、トランジスタＴ１のチャネル領域の実効的な不純物濃度とは異なる。このため、領域ＲＢに形成されたトランジスタＴ２の閾値は、領域ＲＡに形成されたトランジスタＴ１の閾値とは異なる。例えば、濃度調整層１７の実効的な不純物濃度がベース層１３の実効的な不純物濃度よりも高い場合は、トランジスタＴ２の閾値はトランジスタＴ１の閾値よりも高い。
また、図４（ａ）に示すように、ソース層１４におけるトレンチゲート電極２１に対向する端縁の長さと、プレナーゲート電極２６に対向する端縁の長さとの比を適切に選択することにより、トランジスタＴ１のゲート幅とトランジスタＴ２のゲート幅との比、すなわち、領域ＲＡの面積と領域ＲＢの面積との比が選択される。これにより、トランジスタＴ１のオン電流とトランジスタＴ２のオン電流との比を制御することができる。
本実施形態によっても、前述の第１の実施形態と同様に、ゲート電圧を増加させたときに、閾値が相互に異なるトランジスタが順次オン状態となるため、電流の時間変化（ｄｉ／ｄｔ）を小さくすることができる。これにより、高速スイッチング動作を行っても、外部回路又はパッケージ等の寄生インピーダンスに起因するノイズを低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図５（ａ）は、本実施形態に係る電力用半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｃ）は（ａ）に示すＦ−Ｆ’線による断面図である。
図５（ａ）〜（ｃ）に示すように、本実施形態に係る電力用半導体装置３においては、例えばｎ＋形のドレイン層１１、ｎ形のドリフト層１２及びｐ形のベース層１３が、下層側からこの順に設けられている。ベース層１３上の一部には、ｎ＋形のソース層１４及びｐ＋形のコンタクト層１５が設けられている。上方から見て、コンタクト層１５は複数の楕円形の領域にマトリクス状に配置されており、ソース層１４はコンタクト層１５を囲む楕円環状に配置されている。
また、ドリフト層１２上には、ｎ形のジャンクション層１６が設けられている。図５（ｂ）及び（ｃ）に示すように、ジャンクション層１６は、ドリフト層１２に接し、ドリフト層１２から上方に突出してベース層１３を貫いている。また、図５（ａ）に示すように、ジャンクション層１６の形状は、隣り合うソース層１４間の領域を通過して、一方向に延びる帯状である。ジャンクション層１６は、ベース層１３によってソース層１４から離隔されており、ベース層１３及びソース層１４によってコンタクト層１５から離隔されている。
ドレイン層１１、ドリフト層１２、ベース層１３、ソース層１４、コンタクト層１５及びジャンクション層１６により、半導体部分１０が構成されている。半導体部分１０の上面には、ベース層１３、ソース層１４、コンタクト層１５及びジャンクション層１６が露出しており、半導体部分１０の下面には、ドレイン層１１が露出している。
半導体部分１０上には、プレナーゲート電極２６が設けられている。上方から見て、プレナーゲート電極２６の形状は、マトリクス状に配列された複数の楕円形の開口部２６ａが形成されたメッシュ状である。ソース層１４は開口部２６ａの端縁に沿って配置されている。このような形状のソース層１４は、プレナーゲート電極２６をマスクとしてイオン注入を行うことにより、自己整合的に形成することができる。各開口部２６ａは、コンタクト層１５の全体及びソース層１４の内周部分の直上域に位置しており、プレナーゲート電極２６は、ベース層１３及びジャンクション層１６における半導体基板１０の上面に露出した部分、及び、ソース層１４の外周部分の直上域に配置されている。プレナーゲート電極２６の表面は、例えばシリコン酸化物からなるゲート絶縁膜２７によって覆われている。従って、ゲート絶縁膜２７の一部は、プレナーゲート電極２６とベース層１３、ジャンクション層１６及びソース層１４との間に配置されている。
半導体部分１０、プレナーゲート電極２６及びゲート絶縁膜２７の上方にはソース電極２４が設けられており、ソース層１４及びコンタクト層１５に接続されている。ソース電極２４は、ゲート絶縁膜２７によってプレナーゲート電極２６から絶縁されている。なお、図５（ａ）においては、ソース電極２４及びゲート絶縁膜２７は図示を省略されている。一方、半導体部分１０の下方にはドレイン電極２５が設けられており、ドレイン層１１に接続されている。
上述の如く、上方から見て、プレナーゲート電極２６の開口部２６ａの形状は楕円形であり、ジャンクション層１６の形状は一方向に延びる帯状である。このため、開口部２６ａの端縁とジャンクション層１６の端縁との距離ｓは不均一であり、開口部２６ａに相当する楕円の短軸の延長線上における距離ｓＡよりも、この楕円の長軸方向両端部からジャンクション層１６までの距離ｓＢの方が長い。また、ソース層１４は開口部２６ａの端縁に沿って形成されているため、ソース層１４とジャンクション層１６との距離ｔも不均一であり、楕円の短軸の延長線上における距離ｔＡよりも、楕円の長軸方向両端部における距離ｔＢの方が長い。すなわち、開口部２６ａに相当する楕円の長軸方向端部を含む領域ＲＢにおけるソース層１４とジャンクション層１６との距離ｔＢは、楕円の短軸を含む領域ＲＡにおけるソース層１４とジャンクション層１６との距離ｔＡよりも長い。なお、図５（ａ）には、領域ＲＡ及び領域ＲＢのそれぞれ一部のみを示している。
次に、本実施形態に係る電力用半導体装置の動作について説明する。
図５（ａ）〜（ｃ）に示すように、本実施形態に係る電力用半導体装置３においては、ドレイン層１１、ドリフト層１２、ジャンクション層１６、ベース層１３、ソース層１４、コンタクト層１５、プレナーゲート電極２６及びゲート絶縁膜２７により、横型のｎチャネル形電界効果型トランジスタＴ２が形成される。このトランジスタＴ２においては、ベース層１３におけるゲート絶縁膜２７に接した領域をチャネル領域として、ソース層１４からジャンクション層１６に向けて電子電流が流れる。
そして、ソース層１４とジャンクション層１６との間の距離ｔは、楕円環状のソース層１４の各部によって異なる。例えば、上述の如く、領域ＲＢにおけるソース層１４とジャンクション層１６との距離ｔＢは、領域ＲＡにおけるソース層１４とジャンクション層１６との距離ｔＡよりも長い。従って、領域ＲＢにおけるトランジスタＴ２のチャネル長は、領域ＲＡにおけるトランジスタＴ２のチャネル長よりも長い。このため、領域ＲＢにおけるトランジスタＴ２の閾値は、領域ＲＡにおけるトランジスタＴ２の閾値よりも高い。但し、距離ｔはｔＡ及びｔＢの２水準の値ではなく、連続的に変化した値をとる。従って、トランジスタＴ２の閾値も、連続した値をとる。また、開口部２６ａの形状、例えば、楕円の離心率を選択することにより、トランジスタＴ２において、閾値についてのオン電流の分布を制御することができる。
本実施形態によれば、前述の第１の実施形態と同様に、ゲート電圧を増加させたときに、閾値が相互に異なるトランジスタが順次オン状態となるため、電流の時間変化（ｄｉ／ｄｔ）をなだらかにし、ノイズを低減することができる。また、本実施形態においては、トランジスタのチャネル長が連続的に変化しており、トランジスタＴ２の閾値が連続的に変化しているため、電流変化をより効果的になだらかにし、電流の時間変化（ｄｉ／ｄｔ）の最大値を確実に低下させることができる。これにより、ノイズをより確実に低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態の変形例について説明する。
図６は、本変形例に係る電力用半導体装置を例示する平面図である。
図６に示すように、本変形例に係る電力用半導体装置３ａにおいては、プレナーゲート電極２６の開口部２６ｂの形状が、上方から見て、八角形である。これによっても、トランジスタＴ２のチャネル長を連続的に異ならせることができる。本変形例における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
なお、プレナーゲート電極２６の開口部の形状は楕円形及び八角形には限定されず、開口部の端縁とジャンクション層１６の端縁との距離が一定でなければよい。また、プレナーゲート電極２６は、必ずしもジャンクション層１６の直上域全体に配置されていなくてもよく、少なくとも、ベース層１３におけるソース層１４とジャンクション層３１との間に配置された部分の直上域に配置されていればよい。
また、前述の各実施形態においては、電力用半導体装置がＭＯＳＦＥＴである例を説明したが、本発明はこれには限定されず、例えば、ＩＧＢＴであってもよい。また、前述の各実施形態において、ｐ形とｎ形とを逆にしてもよい。
以上説明した実施形態によれば、スイッチング動作時の電流の時間変化が小さい電力用半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、３ａ：電力用半導体装置、１０：半導体部分、１１：ドレイン層、１２：ドリフト層、１３：ベース層、１４：ソース層、１５：コンタクト層、１６：ジャンクション層、１７：濃度調整層、１９：トレンチ、２１：トレンチゲート電極、２２：ゲート絶縁膜、２３：絶縁膜、２４：ソース電極、２５：ドレイン電極、２６：プレナーゲート電極、２６ａ、２６ｂ：開口部、２７：ゲート絶縁膜、ＲＡ、ＲＢ：領域、ｓＡ、ｓＢ：プレナーゲート電極の開口部の端縁とジャンクション層の端縁との距離、ｔＡ、ｔＢ：ソース層とジャンクション層との距離、Ｔ１、Ｔ２：トランジスタ、ｗＡ、ｗＢ：ベース層の厚さ

Claims (8)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられた第１導電形の第３半導体層と、
    第１導電形であり、前記第１半導体層に接し、前記第２半導体層内に進入し、前記第２半導体層によって前記第３半導体層から離隔された第４半導体層と、
    前記第４半導体層上に設けられ、前記第３半導体層及び前記第４半導体層に接し、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度とは異なる第５半導体層と、
    前記第３半導体層及び前記第２半導体層を貫き、前記第１半導体層内に到達した第１ゲート電極と、
    前記第１ゲート電極と前記第１半導体層、前記第２半導体層及び前記第３半導体層との間に設けられた第１ゲート絶縁膜と、
    少なくとも、前記第５半導体層の直上域に配置された第２ゲート電極と、
    前記第２ゲート電極と前記第５半導体層との間に設けられた第２ゲート絶縁膜と、
    を備えた電力用半導体装置。
  2. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられた第１導電形の第３半導体層と、
    ゲート電極と、
    前記ゲート電極と前記第１半導体層、前記第２半導体層及び前記第３半導体層との間に設けられたゲート絶縁膜と、
    を備え、
    前記第１半導体層、前記第２半導体層、前記第３半導体層、前記ゲート電極及び前記ゲート絶縁膜により、電界効果型のトランジスタが形成されており、
    第１領域における前記トランジスタの閾値は、第２領域における前記トランジスタの閾値よりも高い電力用半導体装置。
  3. 前記第１領域における前記トランジスタのチャネル長は、前記第２領域における前記トランジスタのチャネル長よりも長い請求項２記載の電力用半導体装置。
  4. 前記第１領域における前記トランジスタのチャネル領域の実効的な不純物濃度は、前記第２領域における前記トランジスタのチャネル領域の実効的な不純物濃度よりも高い請求項２記載の電力用半導体装置。
  5. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられた第１導電形の第３半導体層と、
    前記第３半導体層及び前記第２半導体層を貫き、前記第１半導体層内に到達したゲート電極と、
    前記ゲート電極と前記第１半導体層、前記第２半導体層及び前記第３半導体層との間に設けられたゲート絶縁膜と、
    を備え、
    前記第２半導体層における第１領域に配置された部分は、前記第２半導体層における第２領域に配置された部分よりも厚い電力用半導体装置。
  6. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられた第１導電形の第３半導体層と、
    第１導電形であり、前記第１半導体層に接し、前記第２半導体層を貫き、前記第２半導体層によって前記第３半導体層から離隔された第４半導体層と、
    少なくとも、前記第２半導体層における前記第３半導体層と前記第４半導体層との間に配置された部分の直上域に配置されたゲート電極と、
    前記ゲート電極と前記第２半導体層との間に設けられたゲート絶縁膜と、
    を備え、
    第１領域における前記第３半導体層と前記第４半導体層との距離は、第２領域における前記第３半導体層と前記第４半導体層との距離よりも長い電力用半導体装置。
  7. 前記ゲート電極には開口部が形成されており、
    前記第３半導体層は、前記開口部の端縁に沿って配置されており、
    前記第１領域における前記開口部の端縁と前記第４半導体層の端縁との距離は、前記第２領域における前記開口部の端縁と前記第４半導体層の端縁との距離よりも長い請求項６記載の電力用半導体装置。
  8. 前記開口部の形状は、楕円形又は八角形である請求項７記載の電力用半導体装置。
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