JP2021040062A - 半導体装置 - Google Patents

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insulating film
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峻介 新田
Shunsuke Nitta
峻介 新田
松岡　長
Takeru Matsuoka
長 松岡
浩史 大田
Hiroshi Ota
浩史 大田
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】安全動作領域を広く設定可能な半導体装置を提供する。
【解決手段】半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に設けられた電極と、前記半導体部と前記電極との間に設けられた制御電極と、を備える。前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に選択的に設けられた第１導電形の第３半導体層と、をさらに含む。前記半導体部は、前記第２電極の中央部の下に位置する第１領域と、前記中央部の外側に位置する外周部の下に位置する第２領域と、を含む。前記第２半導体層は、前記第１領域において前記制御電極に向き合う第１部分と、前記第２領域において前記制御電極に向き合う第２部分とを含み、前記第１部分における第２導電形不純物の濃度は、前記第２領域における第２導電形不純物の濃度よりも低い。
【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御用半導体装置は、その信頼性を向上させるために、冗長性を有する動作条件下、例えば、安全動作領域において使用されることが好ましい。しかしながら、安全動作領域を広く設定することには課題がある。
登録実用新案第３０９０１３２号公報
実施形態は、安全動作領域を広く設定可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられ、前記半導体部から第１絶縁膜を介して電気的に絶縁され、前記第２電極から第２絶縁膜を介して電気的に絶縁された制御電極と、を備える。前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含む。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記制御電極と前記第１絶縁膜を介して向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置される。前記第２電極は、中央部と、外周部と、を含み、前記外周部は、前記半導体部の前記表面に沿った方向において、前記中央部よりも外側に位置する。前記半導体部は、前記第２電極の前記中央部の下に位置する第１領域と、前記第２電極の前記外周部の下に位置する第２領域と、を含む。前記第２半導体層は、前記第１領域において前記制御電極に向き合う第１部分と、前記第２領域において前記制御電極に向き合う第２部分と、を有し、前記第１部分における第２導電形不純物の濃度は、前記第２部分における第２導電形不純物の濃度よりも低い。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の特性を示す模式図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態の変形例に係る半導体装置を示す模式平面図である。 実施形態の他の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、半導体装置１を示す斜視図である。図１（ｂ）は、図１（ａ）中に示す破線Ａに沿った断面を示す模式図である。
図１（ａ）に示すように、半導体装置１は、半導体チップ１１０と、マウントベース１２０と、ソースコネクタ１３０と、ゲートコネクタ１４０と、を備える。半導体チップ１１０は、例えば、ＭＯＳＦＥＴである。半導体チップ１１０は、マウントベース１２０の上に配置される。
半導体装置１は、ソース端子１３５と、ゲート端子１４５と、樹脂パッケージ１５０と、をさらに備える。ソース端子１３５は、ソースコネクタ１３０を介して、例えば、半導体チップ１１０のソース電極に電気的に接続される。ゲート端子１４５は、ゲートコネクタ１４０を介して、例えば、半導体チップ１１０のゲートパッドに電気的に接続される。
樹脂パッケージ１５０は、例えば、半導体チップ１１０、マウントベース１２０、ソースコネクタ１３０およびゲートコネクタ１４０を覆うように成形される。ソース端子１３５およびゲート端子１４５は、その一部が樹脂パッケージ１５０から延出するように配置される。また、マウントベース１２０は、その一部が、例えば、ドレイン端子（図示しない）として樹脂パッケージ１５０から延出するように配置される。
図１（ｂ）に示すように、半導体チップ１１０は、接続部材１６０を介して、マウントベース１２０の上に配置される。マウントベース１２０は、例えば、銅もしくは銅合金を含む板状の金属部材である。接続部材１６０は、例えば、ハンダ材である。
ソースコネクタ１３０は、接続部材１７０を介して、半導体チップ１１０にボンディングされる。ソースコネクタ１３０は、例えば、銅もしくは銅合金を含む板状の金属部材である。接続部材１７０は、例えば、ハンダ材である。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を例示する模式断面図である。図２（ａ）は、半導体チップ１１０Ａの断面を示す模式図である。図２（ｂ）は、半導体チップ１１０Ｂの断面を示す模式図である。
図２（ａ）に示すように、半導体チップ１１０Ａは、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、を含む。半導体部１０は、例えば、シリコンである。ドレイン電極２０は、例えば、金、ニッケル、ゲルマニウム等を含む金属層である。ソース電極３０は、例えば、タングステン、アルミニウム等を含む金属層である。
ドレイン電極２０は、例えば、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面上に設けられる。ゲート電極４０は、半導体部１０とソース電極３０との間に設けられる。
ゲート電極４０は、例えば、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極４０は、絶縁膜４３により半導体部１０から電気的に絶縁される。また、ゲート電極４０は、絶縁膜４５によりソース電極３０から電気的に絶縁される。ゲート電極４０は、例えば、ポリシリコンを含む導電体である。絶縁膜４３および絶縁膜４５は、例えば、シリコン酸化膜である。
半導体部１０は、例えば、ｎ形ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｎ形ドレイン層１７と、を含む。ｎ形ドリフト層１１は、半導体部１０の表面に沿ったＸ方向、Ｙ方向に広がり、半導体部１０の全体に設けられる。
ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形拡散層１３は、例えば、Ｘ方向において隣接するゲート電極４０の間に位置する。ｐ形拡散層１３は、絶縁膜４３を介して、ゲート電極４０に向き合うチャネル部１３Ａを含む。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、絶縁膜４３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｎ形ドレイン層１７は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１７は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１７に接し、且つ、電気的に接続される。
図２（ａ）に示すように、ソース電極３０は、ｎ形ソース層１５に接し、且つ、電気的に接続される。また、ソース電極３０は、コンタクトトレンチＣＴの内部に延在する部分を有する。コンタクトトレンチＣＴは、例えば、ｎ形ソース層１５を分割し、ｐ形拡散層１３に至る深さを有する。ソース電極３０は、コンタクトトレンチＣＴの内部において、ｐ形拡散層１３に電気的に接続される。
図２（ｂ）に示す半導体チップ１１０Ｂは、ゲートトレンチＧＴの内部に配置された、ソースプレート５０をさらに備える。ソースプレート５０は、ゲート電極４０とドレイン電極２０との間に位置する。ソースプレート５０は、ｎ形ドリフト層１１中に位置し、絶縁膜５５によりｎ形ドリフト層１１から電気的に絶縁される。ソースプレート５０は、例えば、図示しない部分で、ソース電極３０に電気的に接続される。ソースプレート５０は、例えば、ポリシリコンを含む導電体である。絶縁膜５５は、例えば、シリコン酸化膜である。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示す模式図である。図３（ａ）は、実施形態に係る半導体装置１を示す模式断面図である。図３（ｂ）は、比較例に係る半導体装置２を示す模式断面図である。
図３（ａ）に示す半導体チップ１１０は、ゲート電極４０（図２（ａ）参照）の閾値電圧が異なる２つの領域（以下、低閾値領域ＬＳＲおよび高閾値領域ＨＳＲ）を含む。低閾値領域ＬＳＲおよび高閾値領域ＨＳＲは、例えば、半導体部１０の表面側に位置する。高閾値領域ＨＳＲに位置するゲート電極４０は、低閾値領域ＬＳＲに位置するゲート電極４０の閾値電圧ＶＴＨ１よりも高い閾値電圧ＶＴＨ２を有する。
ｐ形拡散層１３（図２（ａ）参照）は、例えば、低閾値領域ＬＳＲに位置する部分の濃度が、高閾値領域ＨＳＲに位置する部分の濃度と異なるように形成される。これにより、閾値電圧ＶＴＨ１およびＶＴＨ２を実現することができる。すなわち、低閾値領域ＬＳＲに位置するｐ形拡散層１３のｐ形不純物濃度は、高閾値領域ＨＳＲに位置するｐ形拡散層１３のｐ形不純物濃度よりも低濃度である。例えば、高閾値領域ＨＳＲにおけるｐ形拡散層１３のｐ形不純物濃度は、低閾値領域ＬＳＲにおけるｐ形拡散層１３のｐ形不純物濃度の１．１〜１．５倍である。
また、絶縁膜４３（図２（ａ）参照）を、低閾値領域ＬＳＲに位置する部分のＸ方向における膜厚が、高閾値領域ＨＳＲに位置する部分のＸ方向における膜厚と異なるように形成しても良い。これにより、閾値電圧ＶＴＨ１およびＶＴＨ２を実現することができる。絶縁膜４３は、ゲート電極４０のゲート絶縁膜として機能する。すなわち、絶縁膜４３は、低閾値領域ＬＳＲに位置する部分の膜厚が、高閾値領域ＨＳＲに位置する部分の膜厚よりも薄くなるように形成される。
低閾値領域ＬＳＲは、例えば、ソース電極３０（図２（ａ）参照）のソースコネクタ１３０がボンディングされる領域（以下、ボンディング領域ＣＢＲ）の下に位置する。例えば、接続部材１７０は、ボンディング領域ＣＢＲの上に位置する。高閾値領域ＨＳＲは、ソース電極３０のボンディング領域ＣＢＲの外側に位置する部分の下に設けられる。また、図３（ａ）に示すように、高閾値領域ＨＳＲの一部は、ボンディング領域ＣＢＲの下に位置しても良い。
図３（ｂ）に示す半導体装置２は、半導体チップ２１０を備える。半導体チップ２１０におけるゲート電極４０の閾値電圧ＶＴＨ１は一定である。例えば、半導体装置２をオン状態からオフ状態に移行させる過程（ターンオフ過程）において、ドレイン電流ＩＤは、ゲート電極４０が配置された領域に均一に流れる。
さらに、半導体装置２のターンオフ過程は、ドレイン電流ＩＤが継続して流れ、ソースドレイン電極間の電圧が上昇する期間を含む。このため、ソースドレイン電極間の電圧が上昇するにつれて、半導体チップ２１０の内部において発生する熱量が多くなる。半導体チップ２１０内で発生した熱は、例えば、マウントベース１２０およびソースコネクタ１３０を介して外部に放散される。
図３（ｂ）に示すように、マウントベース１２０と半導体チップ２１０との間に位置する接続部材１６０の内部にボイドＶＳが発生し、半導体チップ２１０からマウントベース１２０への熱の移動を阻害する場合がある。例えば、ボイドＶＳがマウントベース１２０とソースコネクタ１３０の間に位置する場合（図示しない）には、半導体チップ２１０の熱はソースコネクタ１３０を介して放散されるため、ボイドＶＳの熱伝導への影響は軽減される。
しかしながら、ソース電極３０のボンディング領域ＣＢＲよりも外側の部分とマウントベース１２０との間に、ボイドＶＳが位置する場合には、ボイドＶＳによりマウントベース１２０への移動を阻害された熱は、ソースコネクタ１３０を介しても放散できなくなる。したがって、半導体チップ２１０のボイドＶＳの上に位置する領域では、局部的に温度上昇が生じ、その領域に位置するゲート電極４０の閾値電圧を低下させる。このため、ボイドＶＳの上に位置する領域に流れるドレイン電流ＩＤは加速的に増加し、半導体チップ２１０の破壊に至る場合がある。
これに対し、図３（ａ）に示す半導体装置１では、ターンオフ過程におけるドレイン電流ＩＤは、マウントベース１２０とソースコネクタ１３０との間に位置する低閾値領域ＬＳＲに集中する。一方、高閾値領域ＨＳＲにおけるドレイン電流ＩＤは、抑制される。このため、ボイドＶＳに起因した半導体チップ１１０の局部的な温度上昇は抑制され、ドレイン電流ＩＤの加速的な増加を回避することができる。この結果、半導体チップ１１０の破壊を防ぐことが可能となり、半導体装置１の安全動作領域を拡大することができる。
なお、閾値電圧ＶＴＨ１およびＶＴＨ２は、ターンオン時にゲート電極４０に印加されるゲート電圧よりも小さい値である。したがって、半導体装置１のオン状態では、高閾値領域ＨＳＲにおいても、低閾値領域ＬＳＲと同じレベルのドレイン電流ＩＤが流れる。すなわち、閾値電圧の異なる低閾値領域ＬＳＲ、高閾値領域ＨＳＲを設けるとしても、半導体装置１におけるオン抵抗の上昇を回避することができる。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式平面図である。図４（ａ）は、半導体チップ１１０における、低閾値領域ＬＳＲおよび高閾値領域ＨＳＲを示す模式平面図である。図４（ｂ）は、半導体チップ１１０Ｃにおける、低閾値領域ＬＳＲおよび高閾値領域ＨＳＲを示す模式平面図である。図４（ａ）および（ｂ）中に示す破線は、ボンディング領域ＣＢＲの外縁を示している。
図４（ａ）に示すように、低閾値領域ＬＳＲは、半導体チップ１１０の中央に設けられる。高閾値領域ＨＳＲは、低閾値領域ＬＳＲを囲むように設けられる。また、低閾値領域ＬＳＲは、ボンディング領域ＣＢＲの内側に位置し、高閾値領域ＨＳＲの一部は、ボンディング領域ＣＢＲ中に位置する。
図４（ｂ）に示す半導体チップ１１０Ｃでは、低閾値領域ＬＳＲの一部は、ボンディング領域ＣＢＲの外側にも位置する。高閾値領域ＨＳＲは、ボンディング領域ＣＢＲの外側において、低閾値領域ＬＳＲを囲むように設けられる。
ここで、ボンディング領域ＣＢＲは、ソースコネクタ１３０をボンディング可能な領域を表す。ボンディング領域ＣＢＲは、ソースコネクタ１３０が接続部材１７０を介してソース電極３０上に実際にボンディングされた領域と、必ずしも一致する訳ではない。
図５（ａ）〜（ｃ）は、実施形態の変形例に係る半導体装置の半導体チップ１１０Ｄ〜１１０Ｆを示す模式平面図である。図５（ａ）〜（ｃ）は、低閾値領域ＬＳＲ、高閾値領域ＨＳＲおよびボンディング領域ＣＢＲの配置を示す模式図である。
図５（ａ）に示す半導体チップ１１０Ｄでは、高閾値領域ＨＳＲは、ソース電極３０上のボンディング領域ＣＢＲの四隅に配置される。高閾値領域ＨＳＲは、必ずしも、ボンディング領域ＣＢＲを囲むように設けられる訳ではなく、接続部材１６０にボイドＶＳが発生する確率が高い領域の上に設けられる。
図５（ｂ）に示す半導体チップ１１０Ｅでは、高閾値領域ＨＳＲは、ソース電極３０のいずれかの辺に沿って設けられる。例えば、Ｘ方向に延在する２つの高閾値領域ＨＳＲが設けられ、低閾値領域ＬＳＲは、２つの高閾値領域ＨＳＲの間に設けられる。
図５（ｃ）に示す半導体チップ１１０Ｆでは、例えば、ソース電極３０の辺に沿ってＹ方向に延在する２つの高閾値領域ＨＳＲが設けられる。低閾値領域ＬＳＲは、２つの高閾値領域ＨＳＲの間に設けられる。
図６は、実施形態の他の変形例に係る半導体装置３を示す模式図である。半導体装置３は、半導体チップ１１５を備える。半導体チップ１１５は、接続部材１６０を介して、マウントベース１２０の上に配置される。
半導体チップ１１５は、低閾値領域ＬＳＲと、高閾値領域ＨＳＲと、中間領域ＭＳＲと、を含む。中間領域ＭＳＲに位置するゲート電極４０は、低閾値領域ＬＳＲにおける閾値電圧ＶＴＨ１と、高閾値領域ＨＳＲにおける閾値電圧ＶＴＨ２と、の間の中間の閾値電圧を有する。
この例でも、低閾値領域ＬＳＲは、ソース電極３０におけるボンディング領域ＣＢＲの下に設けられる。高閾値領域ＨＳＲは、ソース電極３０におけるボンディング領域ＣＢＲの外側に位置する部分の下に設けられる。中間領域ＭＳＲは、低閾値領域ＬＳＲと高閾値領域ＨＳＲとの間に設けられる。また、図６に示すように、高閾値領域ＨＳＲの一部は、ボンディング領域ＣＢＲの下に位置しても良い。
以上、いくつかの実施例を説明したが、実施形態はこれらに限定される訳ではない。例えば、ゲート電極４０は、トレンチゲート構造に限定される訳ではなく、プレーナゲート構造であっても良い。
さらに、上記の実施形態では、ｎ形チャネルＭＯＳＦＥＴを例示したが、ｐ形チャネルＭＯＳＦＥＴにも適用可能である。なお、ｐ形チャネル構造のＭＯＳＦＴＥでは、ゲート閾値電圧の大小関係が逆転することに留意すべきである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １３Ａ…チャネル部、 １５…ｎ形ソース層、 １７…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ４０…ゲート電極、 ４３、４５、５５…絶縁膜、 ５０…ソースプレート、 １１０、１１０Ａ〜１１０Ｆ、１１５、２１０…半導体チップ、 １２０…マウントベース、 １３０…ソースコネクタ、 １３５…ソース端子、 １４０…ゲートコネクタ、 １４５…ゲート端子、 １５０…樹脂パッケージ、 １６０、１７０…接続部材、 ＣＴ…コンタクトトレンチ、 ＧＴ…ゲートトレンチ、 ＣＢＲ…ボンディング領域、 ＨＳＲ…高閾値領域、 ＬＳＲ…低閾値領域、 ＭＳＲ…中間領域、 ＩＤ…ドレイン電流、 ＶＳ…ボイド

Claims (7)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間に設けられ、前記半導体部から第１絶縁膜を介して電気的に絶縁され、前記第２電極から第２絶縁膜を介して電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含み、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記制御電極と前記第１絶縁膜を介して向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第２電極は、中央部と、外周部と、を含み、前記外周部は、前記半導体部の前記表面に沿った方向において、前記中央部よりも外側に位置し、
    前記半導体部は、前記第２電極の前記中央部の下に位置する第１領域と、前記第２電極の前記外周部の下に位置する第２領域と、を含み、
    前記第２半導体層は、前記第１領域において、前記第１半導体層と前記第３半導体層の間に位置し、前記制御電極に向き合う第１部分と、前記第２領域において、前記第１半導体層と前記第３半導体層の間に位置し、前記制御電極に向き合う第２部分と、を有し、前記第１部分における第２導電形不純物の濃度は、前記第２部分における第２導電形不純物の濃度よりも低い半導体装置。
  2. 前記第２電極の前記中央部上に設けられた接続部材をさらに備えた請求項１記載の半導体装置。
  3. 前記第２領域は、前記第１領域を囲む請求項１または２に記載の半導体装置。
  4. 前記半導体部は、前記第１領域と前記第２領域との間に位置する第３領域をさらに含み、
    前記第２半導体層は、前記第３領域において前記制御電極に向き合う第３部分をさらに有し、前記第３部分における第２導電形不純物濃度は、前記第２部分における前記第２導電形不純物濃度よりも低く、前記第１部分における前記第２導電形不純物濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記制御電極は、前記半導体部の前記表面側に設けられたトレンチの内部に配置される請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間に設けられ、前記半導体部から第１絶縁膜を介して電気的に絶縁され、前記第２電極から第２絶縁膜を介して電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含み、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記制御電極と前記第１絶縁膜を介して向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第２電極は、中央部と、外周部と、を含み、前記外周部は、前記半導体部の前記表面に沿った方向において、前記中央部よりも外側に位置し、
    前記半導体部は、前記第２電極の前記中央部の下に位置する第１領域と、前記第２電極の前記外周部の下に位置する第２領域と、を含み、
    前記制御電極は、前記第１領域において、前記第１半導体層と前記第３半導体層との間に位置する前記第２半導体層に向き合う第１制御部と、前記第２領域において、前記第１半導体層と前記第３半導体層の間に位置する前記第２半導体層に向き合う第２制御部と、を有し、前記第１制御部における閾値電圧は、前記第２制御部における閾値電圧よりも低い半導体装置。
  7. 前記第１領域における前記第１絶縁膜の膜厚は、前記第２領域における前記第１絶縁膜の膜厚よりも薄い請求項６記載の半導体装置。
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