JPH07202202A - 電力用ｍｏｓデバイスチップ及びパッケージアッセンブリ - Google Patents

電力用ｍｏｓデバイスチップ及びパッケージアッセンブリ

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JPH07202202A JP32275894A JP32275894A JPH07202202A JP H07202202 A JPH07202202 A JP H07202202A JP 32275894 A JP32275894 A JP 32275894A JP 32275894 A JP32275894 A JP 32275894A JP H07202202 A JPH07202202 A JP H07202202A
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Abstract

(57)【要約】 【目的】 電力ＭＯＳデバイスに良好な電気的接触を行
うのに要求される接点圧力を加えても半導体表面が損傷
するおそれをなくす。 【構成】 半導体デバイスチップ２２がダミーセル１１
を具え、このダミーセル１１における酸化層７の膜厚が
半導体デバイスチップ２２の残りの部分の酸化層７の膜
厚よりも厚くし、ポリシリコン層８及び金属層１０を半
導体デバイスチップ２２の残りの部分に対して盛り上
げ、ワッシャ１６によって及ぼされる圧力はダミーセル
１１全面に及ぼされるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用ＭＯＳデバイス
チップ及びパッケージアッセンブリに関するものであ
る。
【０００２】
【従来の技術】（２又は３ｃｍより大きい）大きなチッ
プ径を有する電力用ＭＯＳデバイスチップは一般に、い
わゆる「プレス−パック(press-pack)」パッケージのよ
うなセラミックパッケージにパッケージされている。セ
ラミックパッケージはプラスチックパッケージと異な
り、優れた熱散逸を保証する。
【０００３】半導体デバイスによって扱われる電力が高
いために、デバイスチップと（通常ニッケルメッキされ
た銅で構成された）外部リードとの間の接触区域をでき
るだけ広くする必要がある。このために、プラスチック
パッケージ又は金属パッケージにパッケージされた低電
力定格の電力用デバイスに通常用いられるワイヤボンデ
ィング技術を用いることはできない。したがってリード
は、一方の面がリードと物理的に接触し、他方の面が銀
又は銀メッキされた銅のワッシャ又はディスクを介して
チップと電気的に接触したモリブデン又はタングステン
プレートによってチップに電気的に接続されている。
【０００４】良好な電気的接触を行うために、すなわち
接触抵抗を減少させるために、リード、プレート、ワッ
シャ又はディスクとチップとの間の接点圧力を幾分高く
する必要がある。
【０００５】このような技術は、ダイオード、シリコン
制御整流器（ＳＣＲ）、ゲートターンオフサイリスタ
（ＧＴＯ）、トライアック等のような半導体デバイスの
接続には有効に用いられるが、電力用ＭＯＳデバイスチ
ップ（電力用ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＣＴ等）に適
用する場合には幾つかの問題がある。このようなデバイ
スは、表面に破壊されやすい酸化層及びポリシリコン層
を有することを特徴とするので、良好な電気的接触を行
うのに要求される接点圧力を加えると、これら酸化層及
びポリシリコン層を破損するおそれがある。
【０００６】
【発明が解決しようとする課題】しかしながら、電力用
ＭＯＳデバイスチップが高電力の領域においても通常の
サイリスタに取って代わりつつあることは既知である。
【０００７】以上説明したように、本発明の目的は、上
記欠点による悪影響が及ぼされず、かつ、良好な熱散逸
特性及び低接触抵抗を保証する電力用ＭＯＳデバイスチ
ップ及びパッケージアッセンブリを実現することであ
る。
【０００８】
【課題を解決するための手段】本発明によれば、このよ
うな目的を、電力用ＭＯＳデバイスチップ及びパッケー
ジアッセンブリであって、このパッケージが、熱伝導体
と、前記チップの上面及び外部の電気的な端子と機械的
に密に接触するよう押圧した導電コンタクトワッシャと
を具え、前記チップの上面には、絶縁層によって下層の
半導体材料から絶縁された電力用ＭＯＳデバイスの導通
材料ゲート層をカバーする金属層を設ける電力用ＭＯＳ
デバイスチップ及びパッケージアッセンブリにおいて、
前記チップが複数の機能的に能動的でない領域を具え、
この領域における前記絶縁層の膜厚が前記チップの残り
の部分の絶縁層の膜厚よりも厚くして前記ゲート層及び
金属層を前記チップの残りの部分に対し盛り上げ、前記
コンタクトワッシャによって及ぼされる圧力が、前記機
能的に能動的でない領域全面に及ぼされることを特徴と
するものによって達成される。
【０００９】本発明によれば、従来の電力用半導体デバ
イスに用いられたのと同様の技術を用いてパッケージす
ることができるとともに、破壊されやすい表面構造に関
する問題による悪影響が及ぼされない電力用ＭＯＳデバ
イスを実現することができる。
【００１０】
【実施例】図１及び２に図示され、１９９１年５月２３
日に提出された欧州特許出願明細書第91830215号に記載
された電力用半導体デバイスチップ２２用のいわゆる
「プレス−パック」セラミックパッケージは、このパッ
ケージ内にパッケージされた電力用デバイスの２個の外
部電極を構成する第１の対のニッケルメッキされた銅プ
レート１２及び１３と、第２の対のモリブデンプレート
１４及び１５と、銀メッキされた銅、銀又はモリブデン
のコンタクトワッシャ１６と、銀メッキされた銅、銀又
はモリブデンのコンタクトディスク１７と、ニッケルメ
ッキされた銅の上側フランジ１８、中間フランジ１９及
び下側フランジ２０と、セラミック体２１とを具える。
電力用デバイスチップ２２を、コンタクトワッシャ１６
とコンタクトディスク１７との間に介在させ、プラスチ
ックワッシャ２３（図２）によって適正位置に保持す
る。セラミック体２１に、電力用デバイスに制御信号を
供給する金属ワイヤ２５用の貫通孔２４を設け、この金
属ワイヤ２５の端部はバネ形状端部２６を形成する。貫
通孔２４を外側の端子２７に接続する。
【００１１】図３に、チップ２２の一部の上面を示す。
電力用ＭＯＳデバイス例えば電力用ＭＯＳＦＥＴを、２
次元アレイの形態で配置され、「ソースセル」とも呼ば
れる複数の機能的に能動的な基本セル１によりそれ自体
は既知の方法で構成する。図４に示すように、チップ２
２は、上面にＮ−エピタキシャル層３を成長させたＮ＋
半導体基板４を具える。各ソースセル１は全電力用ＭＯ
ＳＦＥＴの機能的に能動的なユニットを表し、電力用Ｍ
ＯＳＦＥＴの全電流のそれぞれの一部分を受け持つ。各
ソースセル１は、Ｎ−エピタキシャル層３内で得られる
Ｐ＋高濃度バルク領域２を具える。このＰ＋高濃度バル
ク領域２は、ソースセル１のチャネル領域を構成するＰ
−アニュラ領域５で横側を包囲され、このＰ−アニュラ
領域５と一体になる。Ｐ−アニュラ領域５及びＰ＋高濃
度バルク領域２によって構成したＰ型半導体領域の中
に、基本ソースセル１のソース領域を構成するＮ＋アニ
ュラ領域６を得る。Ｎ−エピタキシャル層３の上面にお
いて、通常約０．８５μｍの厚さを有する酸化層７が、
Ｐ−アニュラ領域５上及びＮ＋アニュラ領域６の一部の
上に延在し、ソースセル１のゲート酸化層を構成する。
ポリシリコン層８を、下側の酸化層７に亘って重畳し、
この酸化層７に自己整合する。このポリシリコン層８は
ソースセル１のポリシリコンゲート層を構成する。絶縁
層９はポリシリコン層８をカバーする。この絶縁層９を
選択的にエッチングし、上層の金属層１０がＮ＋アニュ
ラ領域６とＰ＋高濃度バルク領域２との両方に接触でき
る接触区域を形成する。金属層１０は同様にして全ての
基本ソースセル１に接触し、電力用ＭＯＳＦＥＴのソー
ス電極を構成する。Ｎ＋基板４の底面を、電力用ＭＯＳ
ＦＥＴのドレイン電極を構成する金属層２８でカバーす
る。ポリシリコンゲート層８の接触区域を、図示しない
がチップ２２の上面に設け、チップ２２を上記「プレス
−パック」パッケージにパッケージする際ワイヤ２５
（図１）のバネ形状端部２６がポリシリコンゲート層８
に電気的に接触できるようにする。
【００１２】本発明によれば、ソースセル１の２次元ア
レイは、機能的な観点からは能動的でなく、電力用ＭＯ
ＳＦＥＴの全電流に寄与しないダミーセル１１を含む。
【００１３】図３の例では、このようなダミーセル１１
を、等しい個数のソースセル１だけ規則的に水平方向に
離間されたダミーセル１１のラインを有する格子を形成
するように配置する。ダミーセル１１は水平寸法がソー
スセル１の水平寸法とほぼ同一であるが、垂直寸法がソ
ースセル１の垂直寸法と異なる。これは図４で明確に示
され、ここでは、このようなダミーセル１１のうちの二
つの断面を示す。
【００１４】基本ソースセル１と異なり、Ｐ＋高濃度バ
ルク領域２、Ｐ−アニュラ領域５及びＮ＋アニュラ領域
６をダミーセル１１に設けない。さらに、通常２μｍの
厚さの酸化層７は、ソースセル１での前記酸化層７の厚
さよりも厚い。このために、金属層１０の表面がソース
セル１に対してダミーセル１１上で盛り上がる。
【００１５】チップ２２を上記プレス−パッケージにパ
ッケージする際、チップ２２をセラミック体２１に挿入
し、金属層２８をコンタクトディスク１７に載せるよう
にし、逆にコンタクトディスク１７をプレート１５に載
せるようにする。セラミック体２１の底部を、下側フラ
ンジ２０及びプレート１３によって閉じる。この場合、
コンタクトワッシャ１６を、チップ２２の上面すなわち
金属層１０の上に配置する。セラミック体２１の上側
を、プレート１２及び上側フランジ１８によって閉じ
る。良好な電気的接触を行うために、プレート１２を押
圧してワッシャ１６がチップ２２の上面と密接に機械的
な接触を行うようにする。
【００１６】金属層１０がソースセル１に対してダミー
セル１１上で上方に突出しているので、コンタクトワッ
シャ１６をダミーセル１１上に載せ、ソースセル１上に
載せない。したがって、全接点圧力がダミーセル１１に
及ぼされる。ダミーセル１１上の酸化層７の膜厚がソー
スセル１上の酸化層７の膜厚よりも厚いので、ダミーセ
ル１１はソースセル１に比べて機械的な応力に対して耐
性がある。したがって、電力用ＭＯＳＦＥＴを破損する
ことなく良好な電気的接触を得ることができる。
【００１７】ダミーセル１１及び基本ソースセル１の種
々の位相配置が、要求される接点圧力すなわち接触抵抗
に応じて可能である。
【図面の簡単な説明】
【図１】本発明による電力用ＭＯＳデバイスチップ及び
パッケージアッセンブリの分解組立斜視図である。
【図２】図１のアッセンブリの断面図である。
【図３】図１の電力用ＭＯＳデバイスチップの一部の上
面図である。
【図４】図３のIV−IV断面図である。
【符号の説明】
１ ソースセル ２ Ｐ＋高濃度バルク領域 ４ Ｎ＋半導体基板 ５ Ｐ−アニュラ領域 ６ Ｎ＋アニュラ領域 ７ 酸化層 ８ ポリシリコン層 ９ 絶縁層 １０，２８ 金属層 １１ ダミーセル １２，１３，１４，１５，２５ プレート １６ ワッシャ １７ コンタクトディスク １８ 上側フランジ １９ 中間フランジ ２０ 下側フランジ ２１ セラミック体 ２２ 半導体デバイスチップ ２３ プラスチックワッシャ ２４ 貫通孔 ２６ バネ形状端部 ２７ 端子

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電力用ＭＯＳデバイスチップ及びパッケ
    ージアッセンブリであって、このパッケージが、熱伝導
    体（２１）と、前記チップ（２２）の上面及び外部の電
    気的な端子（１２）と機械的に密に接触するよう押圧し
    た導電コンタクトワッシャ（１６）とを具え、前記チッ
    プの上面には、絶縁層（７）によって下層の半導体材料
    （３）から絶縁された電力用ＭＯＳデバイスの導通材料
    ゲート層（８）をカバーする金属層（１０）を設ける電
    力用ＭＯＳデバイスチップ及びパッケージアッセンブリ
    において、前記チップ（２２）が複数の機能的に能動的
    でない領域（１１）を具え、この領域（１１）における
    前記絶縁層（７）の膜厚が前記チップ（２２）の残りの
    部分の絶縁層の膜厚よりも厚くして前記ゲート層（８）
    及び金属層（１０）を前記チップ（２２）の残りの部分
    に対し盛り上げ、前記コンタクトワッシャ（１６）によ
    って及ぼされる圧力が、前記機能的に能動的でない領域
    （１１）全面に及ぼされることを特徴とする電力用ＭＯ
    Ｓデバイスチップ及びパッケージアッセンブリ。
  2. 【請求項２】 前記電力用ＭＯＳデバイスを、前記チッ
    プ（２２）の各部分に得られる複数の機能的に能動的な
    基本セル（１）によって構成した請求項１記載の電力用
    ＭＯＳデバイスチップ及びパッケージアッセンブリにお
    いて、前記機能的に能動的でない領域（１１）における
    絶縁層（７）の膜厚が、前記機能的に能動的な基本セル
    （１）における絶縁層（７）の膜厚よりも厚く、前記ゲ
    ート層（８）及び金属層（１０）を、前記機能的に能動
    的な基本セル（１）に対して機能的に能動的でない領域
    （１１）全体に亘って盛り上げることを特徴とする電力
    用ＭＯＳデバイスチップ及びパッケージアッセンブリ。
  3. 【請求項３】 前記機能的に能動的でない領域（１１）
    を、前記機能的に能動的な基本セル（１）群間に介在さ
    せることを特徴とする請求項２記載の電力用ＭＯＳデバ
    イスチップ及びパッケージアッセンブリ。
  4. 【請求項４】 前記パッケージの熱伝導体（２１）をセ
    ラミック製とすることを特徴とする請求項１から３のう
    ちのいずれか１項に記載の電力用ＭＯＳデバイスチップ
    及びパッケージアッセンブリ。
  5. 【請求項５】 前記パッケージを「プレス−パック」タ
    イプとし、前記セラミック体（２１）は、前記チップ
    （２２）と、前記チップの上面に接触したコンタクトワ
    ッシャ（１６）と、前記チップ（２２）の底面（２８）
    に機械的に接触した導電コンタクトディスク（１７）
    と、前記コンタクトワッシャ（１６）上に亘って重畳さ
    れた第１導電プレート（１４）と、前記コンタクトディ
    スク（１７）の下側に設けられた第２導電プレート（１
    ５）とを具え、さらに、前記パッケージは、前記セラミ
    ック体（２１）の上部の開口を閉じる上側フランジ（１
    ８）と、前記セラミック体（２１）の底部の開口を閉じ
    る下側フランジ（２０）と、前記二つのフランジ（１
    ８，２０）のうちの一つにそれぞれ接触するとともに前
    記電力用ＭＯＳデバイスの外部の電気的な端子を構成す
    る二つの外部プレート（１２，１３）とを具えることを
    特徴とする請求項４記載の電力用ＭＯＳデバイスチップ
    及びアッセンブリ。
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