JP3256636B2 - 圧接型半導体装置 - Google Patents

圧接型半導体装置

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JP3256636B2 JP24692794A JP24692794A JP3256636B2 JP 3256636 B2 JP3256636 B2 JP 3256636B2 JP 24692794 A JP24692794 A JP 24692794A JP 24692794 A JP24692794 A JP 24692794A JP 3256636 B2 JP3256636 B2 JP 3256636B2
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久儀 村松
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株式会社東芝
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Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、圧接型半導体装置に係
り、とくに複数の半導体基板を有するIGBTなどのM
OSゲート駆動型スイッチングデバイスに関するもので
ある。

【0002】

【従来の技術】従来、圧接型半導体装置は、図29に示
すように、単一の半導体基板(以下、チップという)を
圧接する構造しかなかった。また、チップの終端部は、
ベベル構造であり、ベベル面を包み込むようにモールド
されている。図29は、アノードショート型GTOサイ
リスタの圧接型装置の断面図である。円板型のチップ1
0はP型エミッタ層12、N型ベース層14、P型ベー
ス層16、N型エミッタ層18を備えている。N型エミ
ッタ層18は、P型ベース層16の上にメサ状に形成さ
れている。N型エミッタ層18上にはAlからなるカソ
ード電極20が形成されている。P型ベース層16上に
はAlからなるゲート電極22が形成されている。N型
ベース層14の表面内にはP型エミッタ層12が形成さ
れている。Alからなるアノード電極24は、P型エミ
ッタ層12及びN型ベース層14上にまたがるように形
成されてアノード短絡型GTO(Gate Turn-Off)を構成
している。チップ10の側面は、絶縁保護のために、例
えば、シリコーン樹脂25で被覆されている。チップ1
0の側面はアノード/カソード間の耐圧維持のためベベ
ル形状に加工されることもある。

【0003】カソード電極20には圧力が加えられるカ
ソード外部電極26が電極板28及びCuからなる軟金
属板30を介して圧接されている。アノード電極24に
は、圧力が加えられるアノード外部電極32が電極板3
4を介して圧接されている。ゲート電極22には、ゲー
トリード36がゲート圧接用ばね38により圧接されて
いる。このゲートリード36の一端は、筒状の外囲器4
0の側壁にろう付けされた金属スリーブ42を挿通して
いて外囲器40の外部に導出されている。金属スリーブ
42にはシール44が設けられておりチップ10は外囲
器40内に封止される。電極板28、34は、いづれ
も、例えば、Moからなる。これらの電極板28、34
は、位置決めガイド46により案内され、カソード外部
電極/カソード電極間及びアノード外部電極/アノード
電極間にそれぞれ挿入される。新しいMOSゲート駆動
型スイッチングデバイスとしてIGBT(InsulatedGat
e Bipolar Transisitor)が登場したが、これは、バイ
ポーラトランジスタの有する高耐圧、大容量化が容易で
あるという長所と、パワーMOSFETの有する高速な
スイッチングが可能で駆動も容易であるという長所をあ
わせ持つデバイスである。

【0004】このIGBTを用いたスイッチングデバイ
スにフリーホイールダイオード(FRD)を組み込んだ
逆導通型スイッチングデバイスがある。このデバイス
は、IGBTにFRDを逆並列に接続したものであり、
図30に示すようにモジュール構造で使用している。こ
のデバイスは、ヒートシンクに利用されるベース100
にAlNなどの絶縁基板101を取り付け、絶縁基板1
01には所定のパターンを有するコレクタ電極C及びエ
ミッタ電極E、エミッタ制御電極S、ゲート電極Gが形
成されている。このコレクタ電極C上にそれぞれ複数の
IGBTチップ102及びFRDチップ103が半田接
合されている。そして、各電極とチップとはボンディン
グワイヤ104で適宜接続されている。このモジュール
構造のスイッチングデバイスに搭載されるIGBTチッ
プは、図31及び図32に示すようにゲート、エミッタ
のボンディングパッド以外は、表面をポリイミドなどの
パッシベーション膜で被覆されている。図は、いづれも
従来のIBGTチップの断面図である。図31の左側は
チップの左端部を示し、その終端部が形成されている。
右側はチップ端部までは示していない。

【0005】図32は、左右両側ともチップ端部までは
示しておらず、チップ内部の所定の断面を示している。
そして、この角型のチップ(シリコン半導体基板)1
は、P型コレクタ領域7、Nベース領域6、Pベー
ス領域8、P型ベース領域9、N型エミッタ領域5を備
えている。P型コレクタ領域7は、チップ1の裏面に形
成され、この裏面には全面にV−Ni−Au系多層膜の
コレクタ電極14が形成されている。Pベース領域8
及びP型ベース領域9は、Nベース領域6内にチップ
1の主面に面して形成されている。N型エミッタ領域5
は、P型ベース領域9内にチップ1主面に面して形成さ
れている。N型エミッタ領域5上にはP型ベース領域9
に短絡してAlからなるエミッタ電極13が形成されて
いる。P型ベース領域9とこのP型ベース領域9に挟ま
れたNベース領域6の上にはポリシリコンゲート3が
ゲート酸化膜11を介して形成されている。ポリシリコ
ンゲート3は、シリコン酸化膜などの層間絶縁膜2で被
覆されており、エミッタ電極13は、この上に配置され
ている。

【0006】ポリシリコンゲート3に接続されるゲート
電極22は、Alなどからなり、層間絶縁膜2の開口部
を介してこのポリシリコンゲート3に接続されている
(図32)。このチップ1の表面は、ゲート電極22及
びエミッタ電極13のボンディングパッド以外はポリイ
ミドなどのパッシベーション膜15で被覆されている。
これら電極は、同一の工程で同時に形成される。そし
て、図32に示すように、エミッタ電極13のボンディ
ングパッドには、ボンディングワイヤ104が接続され
ており、同様にゲート電極22のボンディングパッドも
チップ1上の所定の部分に配置されている(図示せ
ず)。コレクタ電極14は、半田付けを容易にするため
に、V−Ni−Au系多層膜を用いている。

【0007】

【発明が解決しようとする課題】従来の、例えば、GT
Oサイリスタから構成された圧接型半導体装置は、1つ
のチップを圧接する構造しかないので、 素子の大容
量化が困難であるという問題がある。すなわち、素子の
電流定格を増大させるためには、チップサイズを大きく
する必要があった。しかし、IGBTなどのMOSゲー
ト型スイッチングデバイスのような高速パワー素子のチ
ップサイズを大きくすると、微細加工が困難になる、修
復不能な欠陥を含む可能性が高くなって不良率が増す、
などの問題が生ずる。また、この半導体装置は、 高
機能化、高付加価値化が困難であるという問題がある。
例えば、逆導通型IGBTを製造する場合、1つのウェ
ーハ内にIGBTとFRDの2つの異なるデバイス構造
を製造しなければならないので、製造プロセスが複雑で
製造困難になる。

【0008】また、従来のモジュール型半導体装置を車
両に搭載して使用する場合に次のような問題があった。
まず、 ボンディングのパワーサイクルに対する信頼
性。車両用半導体装置の場合、温度変化25℃において
600万サイクルが必要とされるが、現在の技術では3
00万サイクルしか持たない。 半田層の熱疲労に対
する信頼性。前記ボンディングのパワーサイクルと同様
に温度変化70℃において75000サイクルが必要と
されるが、現在の技術では、25000サイクル程度し
か持たない。 素子冷却に対する信頼性。モジュール
型半導体装置ではコレクタ側からの片面冷却であり、エ
ミッタ電極側からの冷却は、殆ど不可能である。したが
って素子外形が大きくなる。例えば、1200A−25
00Vクラスの逆導通型IGBTモジュールでは130
×260×40mmの大きさになってしまう。 耐熱
性に対する信頼性。車両用半導体装置は、使用中の動作
温度を−40〜150℃の範囲で保証しなければならな
いが、ケース材料の樹脂がこの温度に絶えられない。
耐圧性に対する信頼性。ケース材料が樹脂でありトラ
ッキングが発生し易いので高耐圧に向かない。 配線
に対する信頼性。モジュール内の配線は、細く複雑なも
のになるので、配線インダクタンスによるゲート回路の
ノイズ発生、ダイオードリカバリー時のスパイク電圧発
生が問題となる。本発明は、このような事情により成さ
れたものであり、マルチチップ圧接構造にすることによ
り車両用、産業用に適した高信頼性のプレーナ型のMO
Sゲート駆動型スイッチングデバイスを提供することを
目的にしている。

【0009】

【課題を解決するための手段】本発明は、MOSゲート
駆動型チップを含む複数の半導体チップの各終端部に合
成樹脂のチップフレームを装着し、各チップを互いにそ
のチップフレームを接するように同一平面に配列し、こ
れらを第1の電極板及び第2の電極板で圧接し固定する
ことを特徴とする。また、配列された複数の半導体チッ
プの周囲を第1の電極板及び第2の電極板に挿入された
外部フレームで各チップの位置を規制することを特徴と
する。即ち、本発明の圧接型半導体装置は、複数の半導
体基板と、第1の電極板と、第2の電極板と、前記複数
の半導体基板の各主面の終端部をそれぞれ被覆するよう
に基板周囲に装着された絶縁性のチップフレームとを備
え、前記複数の半導体基板を互いに前記チップフレーム
が接するように同一平面に配置するとともに前記第1の
電極板及び前記第2の電極板とにより上下から圧接し、
この圧接によって前記複数の半導体基板を前記第1の電
極板及び前記第2の電極板の間に固定し、且つ前記チッ
プフレームは、前記半導体基板の主面終端部の絶縁を強
化すると共に前記半導体基板を同一平面に配置するとき
の位置決めに用いることを特徴としている。また、本発
明の圧接型半導体装置は、複数の半導体基板と、第1の
電極板と、第2の電極板と、前記複数の半導体基板の各
主面の終端部をそれぞれ被覆するように基板周囲に装着
された絶縁性のチップフレームと、絶縁性の外部フレー
ムと、前記複数の半導体基板、前記第1の電極板、前記
第2の電極板、前記チップフレーム及び前記外部フレー
ムを収納する外囲器とを備え、前記複数の半導体基板を
互いに前記チップフレームが接するように同一平面に配
置するとともに前記第1の電極板及び前記第2の電極板
により上下から圧接し、この圧接によって前記複数の半
導体基板を前記第1の電極板及び前記第2の電極板の間
に固定し、且つ前記チップフレームは、前記半導体基板
の主面終端部の絶縁を強化すると共に前記半導体基板を
同一平面に配置するときの位置決めに用い、前記外部フ
レームは、前記複数の半導体基板の各位置を規制するこ
とを特徴としている。

【0010】前記外部フレームは、前記第1及び第2の
電極板を囲む部分と、前記側面を囲む部分より突出し前
記同一平面に配置された複数の半導体基板もしくは前記
チップフレームに接して前記第1及び第2の電極板との
間に挿入される突出部とからなるようにしても良い。前
記第1の電極板又は第2の電極板もしくは第1及び第2
の電極板と、前記半導体基板との間には緩衝板を介在さ
せるようにしても良い。前記緩衝板は、前記複数の半導
体基板の所定の半導体基板と対向する部分に複数形成さ
れてなるようにしても良い。前記第1の電極板又は第2
の電極板もしくは第1及び第2の電極板の圧接面に接す
るように厚さ補正板を介在させるようにしても良い。前
記厚さ補正板は、軟金属シートからなるようにしても良
い。前記チップフレームより内側の前記半導体基板主面
にゲート電極の接続部が形成されているようにしても良
い。前記チップフレームより内側の前記半導体基板主面
にゲート電極の接続部を有し、前記チップフレームは、
前記ゲート電極上に延びる延在部を有し、この延在部に
ゲートリードを挿入する貫通孔を有しているようにして
も良い。前記チップフレームは、前記半導体基板と接着
剤を介して接続されているようにしても良い。前記チッ
プフレームは、前記半導体基板と接着剤を介して接続さ
れており、且つ前記接着剤との接続面に溝を有するよう
にしても良い。前記複数の半導体基板は、中央部に少な
くとも1つからなる第1の半導体基板と、前記第1の半
導体基板の周辺に複数の前記第2の半導体基板とを有す
るようにしても良い。前記第1の半導体基板は、フリー
ホイールダイオードであり、前記第2の半導体基板は、
IGBTであるようにしても良い。また、本発明の圧接
型半導体装置は、複数の半導体基板と、第1の電極板
と、第2の電極板と、前記複数の半導体基板の各主面の
終端部をそれぞれ被覆するように基板周囲に装着された
絶縁性のチップフレームと、内部に格子が形成された絶
縁性の外部フレームと、前記複数の半導体基板、前記第
1の電極板、前記第2の電極板、前記チップフレーム及
び前記外部フレームを収納する外囲器とを備え、前記複
数の半導体基板を互いに前記チップフレームが接するよ
うに同一平面に前記格子の間に配置するとともに前記第
1の電極板及び前記第2の電極板により上下から圧接
し、この圧接によって前記複数の半導体基板を前記第1
の電極板及び前記第2の電極板の間に固定し、且つ前記
チップフレームは、前記半導体基板の主面終端部の絶縁
を強化すると共に前記半導体基板を同一平面に配置する
ときの位置決めに用い、前記外部フレームは、前記複数
の半導体基板の各位置を規制することを特徴としてい
る。

【0011】

【作用】各チップの終端部に装着した合成樹脂のチップ
フレームは、終端部の絶縁保護を行うと共に位置決めガ
イドの役割を果たし、チップの固定と圧接板の固定を最
小限の寸法で可能にする。配列されたチップの外周を囲
む外部フレームは、ゲート電極の位置関係を正確にする
こととチップを高密度に配列することを可能にする。ま
た、チップと電極板の間に挿入されるAgなどの延性の
ある軟金属シートの厚さ補正板は異なる厚さのチップを
均一に圧接することができる。熱緩衝板は半導体装置の
熱ストレスを緩和させる。電極板の圧接面に形成した溝
は、チップ端部への応力の集中を緩和させる。ゲート電
極の接続部を覆うチップフレームの延在部は、この接続
部を保護すると共にゲートリードの接続部への接続を容
易にすることができる。

【0012】

【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図1乃至図9を参照して第1の実施例を説
明する。図1は、圧接型の逆導通型IGBTデバイスの
概略平面図、図2は、そのA−A′線に沿う部分の断面
図、図3及び図4は、IGBTチップの部分断面図、図
5は、IGBTチップの平面図と断面図及び図6は、図
5の領域Bの拡大断面図、図7乃至図9は、この実施例
の各部の変形例である。図1に示すように、このデバイ
スは、9チップのIGBT素子17と12チップのダイ
オード(FRD)から構成されている。各チップは角型
であるが、これを集合した集合体は円形に圧接する。こ
のチップ集合体は、その外周を囲むように集合体の各チ
ップを位置決めし、その周囲を保護する外部フレーム2
1で囲まれている。この実施例のデバイスの平面形状は
円形であるので、チップ集合体を囲む外部フレーム21
も円形にする。したがってこの外部フレームはリングフ
レームという。図2に示すように、このチップ集合体
は、第1の電極板であるコレクタ電極板23と第2の電
極板であるエミッタ電極板27に圧接されているが、電
極板とチップとの間には、従来の圧接型半導体装置と同
様に、例えば、Moからなる熱緩衝板29、31が挿入
される。

【0013】したがって、IGBTチップ17及びFR
Dチップ19とコレクタ電極板23との間にコレクタ側
熱緩衝板29(以下、コレクタ緩衝板という)が挿入さ
れ、これらチップ17、19とエミッタ電極板27の間
にはエミッタ側熱緩衝板31(以下、エミッタ緩衝板と
いう)が挿入されている。チップ17、19は、コレク
タ緩衝板29上に配置固定される。これらチップは一枚
のコレクタ緩衝板Mo板上に隙間なく並べられ、それら
を外側から囲むようにガイドするリングフレーム21に
よって固定される。各チップ17、19の外周にはシリ
コーン樹脂やポリエーテルイミドなどの材料からなるチ
ップフレーム33が装着されている。また、エミッタ緩
衝板31とチップ17、19との間には接触状態を改善
する、例えば、Cuの軟金属箔35が挿入されている。
そして、リングフレーム21は、その内部に突出する突
出部37を備えており、配列されたチップ集合体の周囲
を取り囲むようにチップを位置決めする。リングフレー
ム21の突出部37は、先端をチップ周囲のチップフレ
ーム33に接し、コレクタ緩衝板29の上に載置されて
いる。チップフレーム33は、チップの終端部の絶縁を
強化すると共にチップ集合体を形成するときの位置決め
など配置を容易にする機能を有している。

【0014】この実施例ではIGBT素子が9チップ、
FRD素子が12チップ有する逆導通型圧接型IGBT
であるが、同じチップを用い、数量、配分比を変えるこ
とによりあらゆる定格の素子が提供できる。この実施例
のようにIGBT素子に対してFRD素子の面積比を
2:1、FRD素子を長辺がIGBT素子と同じで短辺
を半分に設計すると数量配分比の自由度、高密度配置が
容易となる。さらに、チップフレーム33の内壁をガイ
ドにして軟金属箔35、エミッタ緩衝板31をチップ1
7、19上に乗せる。次に、図3及び図4を参照してI
GBTチップを説明する。IGBTチップの主面は、制
御電極であるゲート電極の電源供給領域及びエミッタ電
極のエミッタ緩衝板と接する領域以外は、例えば、ポリ
イミドのパッシベーション膜15によって被覆されてい
る。このパッシベーション膜15は、チップ終端部に形
成されるので、チップ周囲に装着されるチップフレーム
33の下に形成されることになる。図は、いづれもIB
GTチップの断面図である。図3の左側はチップの左端
部を示し、その終端部が形成されている。右側はチップ
端部までは示していない。図4は左右両側ともチップ端
部までは示しておらず、チップ内部の所定の断面を示し
ている。

【0015】そして、この角型のチップ(シリコン半導
体基板)1はP型コレクタ領域7、Nベース領域6、
ベース領域8、P型ベース領域9、N型エミッタ領
域5を備えている。P型コレクタ領域7は、チップ1の
裏面に形成され、この裏面には全面に、例えば、Alの
コレクタ電極14が形成されている。Pベース領域8
及びP型ベース領域9は、Nベース領域6内にチップ
1の主面に面して形成されている。N型エミッタ領域5
は、P型ベース領域9内にチップ1主面に面して形成さ
れている。N型エミッタ領域5上にはP型ベース領域9
に短絡してAlからなるエミッタ電極13が形成されて
いる。P型ベース領域9とこのP型ベース領域9に挟ま
れたNベース領域6の上にはポリシリコンゲート3が
ゲート酸化膜11を介して形成されている。ポリシリコ
ンゲート3は、シリコン酸化膜などの層間絶縁膜2で被
覆されており、エミッタ電極13は、この上に配置され
ている。ポリシリコンゲート3に接続するゲート電極2
2は、Alなどからなり、層間絶縁膜2の開口部を介し
てこのポリシリコンゲート3に接続されている(図
4)。このチップ1の主面は、ゲート電極22の接続部
(G)及びエミッタ電極13の接続部以外は、ポリイミ
ドなどのパッシベーション膜15で被覆されている。し
たがって、ゲート電極22の接続部を除く領域は、パッ
シベーション膜15で被覆されている。ゲート電極22
は、シリコン酸化膜41で被覆保護され、その上にパッ
シベーション膜15が形成されている。

【0016】次に、図5及至図8を参照してIGBTチ
ップ17へのチップフレームの装着方法を説明する。こ
のチップ1はプレーナ耐圧構造であり、例えば、正方形
である。その終端部はポリイミド樹脂のパッシベーショ
ン膜15で覆われている。その終端部のポリイミドのパ
ッシベーション膜15上に、あらかじめ別工程で形成し
ておいたシリコーン、エンプラなどのチップフレーム3
3をシリコーン、ポリイミド等の接着剤39で接着する
(図3参照)。このチップフレーム33及び接着剤39
はチップ終端部上及び側面を覆い、コレクタ側には出張
らないようになっている。また、チップフレーム33の
寸法はチップ1の定格電圧に応じた空間沿面距離を満た
すようになっている。目安としては1KVあたり1mm
以上の距離である。チップフレーム33とチップ1の接
着時の位置出しのために、図6のように側面でガイドす
る形状が良い。また、接着剤切れを防止するために、図
8のようにチップフレーム33の接着剤39との接触面
に溝45を設けることもできる。この溝45に接着剤が
入り込んで接着強度が向上する。

【0017】チップ1主面のゲート電極の接続部Gの位
置は、図7に示すように、チップの中央部分でも良い
し、また、1つに限らず2つ以上であっても良い。チッ
プ1の主面のゲート電極の接続部G及び周辺部のチップ
フレーム3で被覆されている部分以外は、エミッタ電極
の接続部、即ち、圧接部となる。図9は、この実施例の
リングフレームの変形例である。外部フレーム21(こ
の実施例ではリングフレーム)は、図1に示す実施例で
は、外周を構成するリング部とリング部から内部に突出
している突出部37から構成されているが、本発明では
内部に突出部37に接続する格子43を形成するように
しても良い。チップの数が多くなって各々の寸法公差の
和が許容される位置出し精度から外れる場合はこのよう
に適度に格子を導入すると最適である。

【0018】次に、図10及び図11を参照して第2の
実施例を説明する。図10は、圧接型の逆導通型IGB
Tデバイスの平面図、図11は、図10のA−A′線に
沿う部分の断面図である。この実施例ではベベル構造の
チップを混成させている。図10に示すように、中央部
に円形のベベル構造のFRD素子19が1チップ、その
周辺に角型のIGBT素子17が8チップ配置されてい
る。このチップ集合体は、その外周を囲むように集合体
の各チップを位置決めし、その周囲を保護する円形のリ
ングフレーム21で囲まれている。チップ集合体は、第
1の電極板であるコレクタ電極板23と第2の電極板で
あるエミッタ電極板27に圧接されているが電極板とチ
ップとの間には、従来の圧接型半導体装置と同様に、例
えば、Moからなる緩衝板29、31が挿入される。し
たがって、IGBT素子17及びFRD素子19とコレ
クタ電極板23との間にコレクタ緩衝板29が挿入さ
れ、これら素子17、19とエミッタ電極板27の間に
エミッタ緩衝板31が挿入されている。素子17、19
は、コレクタ緩衝板29上に配置固定される。前の第1
の実施例ではこれらチップは一枚のコレクタ緩衝板上に
隙間なく並べられていたが、この実施例では、コレクタ
緩衝板29は、FRD素子19のチップを支持する円形
の部分と8チップを1つで支持するドーナツ状の部分と
からなり、エミッタ緩衝板31は、FRD素子19のチ
ップを被覆する円形の板とIGBT素子17の各チップ
を被覆する正方形の8つの板からなる。

【0019】チップ集合体をリングフレーム21がその
突起部37が外側から囲むようにして固定する。各チッ
プ17、19の外周にはシリコーン樹脂などのチップフ
レーム33が装着されている。また、エミッタ緩衝板3
1とチップ17、19との間には、接触状態を改善する
Cuなどの軟金属箔35が挿入されている。リングフレ
ーム21の突出部37は、先端をチップ周囲のチップフ
レーム33に接し、コレクタ緩衝板29の上に載置され
ている。チップフレーム33は、チップの終端部の絶縁
を強化すると共にチップ集合体を形成するときの位置決
めなど配置を容易にする機能を有している。この実施例
ではさらに、例えば、Agシートからなる厚み補正板を
用いて均一にチップが圧接されるようにコントロールし
ている。即ち、エミッタ側では、エミッタ電極板27と
エミッタ緩衝板31との間にAgシート47を挿入し、
コレクタ側では、コレクタ電極板23とコレクタ緩衝板
29との間にAgシート48を挿入している。この様に
緩衝板の外側には厚み補正板として軟金属シートが挿入
されており、チップ、軟金属箔、緩衝板の微妙な厚みの
差を補正し均一な圧接を行っている。

【0020】次に、図12を参照して第3の実施例を説
明する。図は、逆導通型IGBTデバイスの圧接型装置
の断面図である。複数の角型のIGBT素子17及びF
RD素子19はそれぞれチップフレーム33によって保
護されている。チップ集合体は、第1の電極板であるコ
レクタ電極板23と第2の電極板であるエミッタ電極板
27に圧接されているが電極板とチップとの間には、従
来の圧接型半導体装置と同様に、例えば、Moからなる
緩衝板29、31が挿入される。したがって、IGBT
素子17及びFRD素子19とコレクタ電極板23との
間にコレクタ緩衝板29が挿入され、これら素子17、
19とエミッタ電極板27の間にエミッタ緩衝板31が
挿入されている。素子17、19はコレクタ緩衝板29
上に配置固定される。これらチップは一枚のコレクタ緩
衝板29上に隙間なく並べられ、エミッタ緩衝板31
は、各チップをそれぞれ被覆する角型の板からなる。チ
ップ集合体は、リングフレーム21がその突起部37が
外側から囲むようにして固定される。またエミッタ緩衝
板31とチップ17、19との間には接触状態を改善す
るCuなどの軟金属箔35が挿入されている。リングフ
レーム21の突出部37は、先端をチップ周囲のチップ
フレーム33に接し、コレクタ緩衝板29の上に載置さ
れている。チップフレーム33は、チップの終端部の絶
縁を強化すると共にチップ集合体を形成するときの位置
決めなど配置を容易にする機能を有している。

【0021】この実施例ではさらに、例えば、Agシー
ト35からなる厚み補正板を用いて均一にチップが圧接
されるようにコントロールしている。即ちエミッタ側で
は、エミッタ電極板27とエミッタ緩衝板31との間に
Agシート47を挿入し、コレクタ側では、コレクタ電
極板23とコレクタ緩衝板29との間にAgシート48
を挿入している。この様に緩衝板の外側には厚み補正板
として軟金属シートが挿入されており、チップ、軟金属
箔、緩衝板の微妙な厚みの差を補正し均一な圧接を行っ
ている。この緩衝板もチップ間の厚みの差を補正する作
用を多少備えている。また、エミッタ電極板27及びコ
レクタ電極板23のチップに面する内表面にそれぞれ溝
50、49を形成する。溝は、チップの大きさに合わせ
て形成され、チップ間に形成される。IGBT素子17
やFRD素子19のチップ周辺への荷重集中を防ぐので
その端部への応力の集中が緩和される。この溝で囲まれ
チップに面する電極板の部分は、この部分とチップとの
間に介在されている緩衝板の面積より小さいことが特徴
である。

【0022】ゲート電極(図示せず)には、ゲートリー
ド36が圧接用ばねにより圧接されている。このゲート
リード36の一端は、筒状の外囲器40の側壁にろう付
けされた金属スリーブ42を挿通していて外囲器40の
外部に導出されている。金属スリーブ42にはシールが
設けられておりチップ17、19は外囲器40内に封止
される。この第3の実施例において、溝49、50を有
する電極板23、27をチップや緩衝板29、31、A
gシート47等に重ねて圧接して圧接型半導体装置を完
成する工程中に、あらかじめチップ、緩衝板、Agシー
ト、電極板を重ねて定格以上のプレスをしておく。この
様にすれば、Agシートをチップ段差に馴染ませること
ができ均一な圧接が可能になる。また、ゲート酸化膜の
耐圧能力の試験にもなる。

【0023】次に、図13及至図17、図27を参照し
て第4の実施例を説明する。図13は、定格600V−
800Aのスタッド型逆導通型IGBT半導体装置の断
面図、図14は、この半導体装置に用いるベースの平面
図、図15は、チップの配置を示す半導体装置の平面
図、図16及び図17は、半導体装置に用いるセラミッ
クキャップの内部を示す平面図である。この半導体装置
は、ベース100にAlNなどの絶縁基板101を取り
付けられている。絶縁基板101には第1の電極板であ
るCuの約0.5mm厚のコレクタ電極板23が取り付
けられ、その上にIGBT素子17とFRD素子19の
チップが載置されている。各チップの周辺はシリコーン
樹脂などのチップフレーム33によって保護されてい
る。チップの上にMoの緩衝板31が載置され、その上
に共通の約0.5mm厚のエミッタ電極板27が全ての
チップの緩衝板31を加圧するようになっている。ベー
ス100に植設された筒状の外囲器40はこれらチップ
を囲み、セラミックキャップ53によって封止される。
この半導体装置のエミッタ外部電極E、コレクタ外部電
極C、ゲート外部電極G、エミッタ制御外部電極Sは、
セラミックキャップ53によって支持される。エミッタ
外部電極Eは、IGBT素子17又はFRD素子19の
中の1つのチップ上に取付けたエミッタ電極ポスト54
とストランドワイヤ55を介してエミッタ電極板27に
接続されている。

【0024】チップ上のインシュレータチューブ56の
中に配置された両側プローブ又はバネがゲート外部電極
GとIGBT素子17の表面に形成したゲート電極とを
接続する。そして、IGBT素子17のゲート電極間の
接続は、セラミックキャップ53の内表面に形成された
メタライズパターンをゲート配線として用いる。同じく
各チップのエミッタ間はエミッタ電極板27で1つに接
続される。コレクタ外部電極Cは、共通のコレクタ電極
板23に電気的に接続される。図13の中央のチップ
は、FRD素子19なので、プローブなどは挿入されて
おらず、空洞になっている。さらに、エミッタ電極板2
7によるチップへの圧接は、各チップの上にワッシャー
58を介して取付けた皿バネ57によって付勢される。
エミッタ制御外部電極Sは、プローブなどのエミッタ制
御リード63を介して直接チップ上のエミッタ制御電極
64に接続され、寄生抵抗を減少させることができるよ
うになっている(図27参照)。図27は、チップの平
面図である。その主面には、ゲート電極の接続部4とと
もにこのエミッタ制御電極64がチップの周辺部分に形
成されている。エミッタ制御電極64は、主エミッタ電
極65とはゲートは共通であるが各々絶縁されている。
エミッタ制御電極64は、過電流検出用に設けられてお
り、主エミッタ電極65に対して微小な電流(10mA
〜1Aのオーダー)となるような面積比となっている。
この図では、コレクタ外部電極C及びエミッタ外部電極
Eは、それぞれ外部引出端子をかしめやろう付けなどで
接続している。そして、これら外部引出端子は垂直に取
り付けられているが、これを横置きに取り付けてもよ
い。図14は、ベース100の平面図である。ベース1
00は、取付け穴を有し、各チップを搭載するCuの支
持部51とこの支持部51を支持するFeの格子部52
から構成されている。Cuは変形し易く、内部圧接力に
より外側へ膨らみ、圧接力が抜けたり、均一性が損なわ
れたりする。そこで、この実施例のようにFeの格子を
めぐらせてベースの強度を増すようにする。Cuの支持
部はチップ下のみに配置される。ベース100の周辺に
は外囲器40が形成されている。

【0025】図15は、外囲器40内部を示す半導体装
置の平面図である。このA−A′線に沿う部分の断面図
が図14である。この中に配置されるチップは、4つの
IGBT素子17と中央部分の2つのFRD素子19か
らなる。チップを圧接する皿バネ57は、それぞれのチ
ップ上に形成されている。エミッタ外部電極Eは、FR
D素子19の1つの上に形成され、コレクタ外部電極C
は所定の空間に形成されている。図16は、セラミック
パッケージ53の外囲器40内の内表面を示す平面図で
ある。この内表面にはゲート電極のメタライズパターン
59が形成されている。このメタライズパターン59の
幾つかの部分で抵抗、コンデンサ、ツェナーダイオード
などを半田付けや銀ろう付けで接続するために空白部を
形成してある。これらの部品を取付ける必要がなけれ
ば、この部分をパターン化しても良い。このメタライズ
パターン59がIGBT素子17のゲート間を接続す
る。空白部Fには、例えば、コンデンサやツェナーダイ
オードを配線する。空白部Hには、例えば、抵抗を配線
する。図17は、皿バネの構成を拡大して示した図であ
る。チップ毎に皿バネがついているので、そのストロー
クで厚さの段差を容易に補正できる。

【0026】次に、図18及至図20を参照して第5の
実施例を説明する。図はいづれも本発明の半導体装置に
用いるチップの平面図及び断面図である。これらの図に
おいて、IGBT素子17は、シリコンなどのチップ1
とその周辺の終端部を被覆保護するチップフレーム33
から構成されている。チップ1の表面は、ゲート電極の
接続部Gとチップフレームから露出しているエミッタ電
極の圧接部を備えている。この実施例では、チップフレ
ーム33が延在部60を備えており、この延在部60が
チップ表面のゲート電極の接続部4を覆っていることに
特徴がある。この延在部60の存在によってチップフレ
ーム33は、ゲートリード36を支持する役割を備え
る。図18のゲートリード36の先端の接続部はソケッ
トとプローブからなり、プローブが延在部60の丸い貫
通孔に貫通されて先端がチップ1表面のゲート電極の接
続部4に接合される。図19のゲートリード36の先端
の接続部は、ばねピンからなり、ゲートリード36が延
在部60の切り溝に嵌合されてばねピン先端がゲート電
極の接続部4に接合される。図20のゲートリード36
の先端の接続部は、ソケットと埋込みばねピンからな
り、このばねピンが延在部60の断面長方形の貫通孔に
貫通されて先端がチップ1表面のゲート電極の接続部4
に接合される。

【0027】次に、図21及び図22を参照して本発明
の半導体装置内の電極板の構造を説明する。これらの図
は、圧接型半導体装置のエミッタ電極板の圧接側の平面
を示す平面図である。図22は、第3の実施例で示す図
12のエミッタ電極板27である。この内表面(圧接
面)には溝50がチップ同士が接する部分に縦横に形成
されている。この溝50にはゲートリードを配置する。
必要に応じてエミッタ制御リードなどの他のリードや検
知用サーミスタなどを埋設させることもできる。この様
に図22の例では、予め溝を十分形成しておき、リード
の配線には必要な溝のみ使用する。この溝50にはゲー
ト電極の接続部と対向するゲート電極部66が形成され
ている。図21では逆にリードの配線などに必要な溝6
1を形成する。他のリードやサーミスタを配置すること
が必要なときにはそのための溝61を形成する。チップ
終端部は、チップフレームが形成されており、放熱に寄
与しないのでこの様な溝50、61が有効になる。

【0028】図23は、半導体装置の外部に導出される
ゲート端子Gと各IGBT素子のゲート電極とを接続す
るゲートリード36の構造を示す。ゲート端子は、複数
のチップから接続された複数のゲートリード36を結合
して形成される。図に示すように、発振防止用抵抗をゲ
ートリード36に配線しても良い。抵抗は、L成分が減
少するようにできるだけチップに近いほうが好ましい。
また抵抗は、絶縁被覆チューブで被覆されている。チッ
プのゲート電極との接続方法は図18〜図20の方法も
含まれている。さらに、ソケットは、ゲート電極のプロ
ーブやばねピンなどに嵌合される。必要に応じてゲート
過電圧防止の30V程度のツェナーダイオードをゲート
・エミッタ間に挿入することも可能である。ゲート・エ
ミッタ間にはコンデンサを挿入することもできる。

【0029】図24に示すように、エミッタ緩衝板31
やコレクタ緩衝板に用いられるMo板は、厚みが1〜2
mm程度あり、その4隅は0.2〜1mm程度の曲率半
径Rに加工されている。これは打ち抜き後に続くバレル
研磨により処理されるが、このコーナー部に荷重が集中
されるのを緩和する。この緩衝板31は、中央にゲート
リード貫通孔62が形成されている。この貫通孔62は
緩衝板31の中央に形成されているので、例えば、ゲー
ト電極の接続部が中央に形成されているIGBTチップ
に用いられる。前記Rは、貫通孔62にも施される。こ
の処理は、Cuなどの軟金属箔も同様に効果がある。次
に、図25を参照してチップフレームのチップへの取付
けを説明する。チップフレーム33は、チップ1の側面
と主面に接着されるが、主面と接着する部分の先端部分
のコーナーを0.2mm程度面取りする。その後チップ
フレーム33の接触面に接着剤39を塗布し、両者を接
着する。この様に処理することによってチップ表面のパ
ターンへの接着剤39の染み出しを防止することができ
る。以上の実施例で用いたチップの集合体を一体に保護
する外部フレームは、円板状であって、リングフレーム
と称しているが、本発明は、このような形状に限定され
ない。図26に示すように、4角形の半導体装置もあ
り、この場合は、外部フレームも4角形になる。チップ
集合体が角型に近いので、円形よりコンパクトになる。
図28は、図21及び図22で説明したようにゲートリ
ードの配線を行う電極板の溝にサーミスタを取付ける方
法を説明する。サーミスタは、素子温度検出回路として
用いられる。図21の電極板を用いる場合は、専用の溝
61を作り、図22の電極板を用いる場合は、必要な溝
を選択する。図28は、図21の電極板27であり、素
子温度検出回路(サーミスタ)のために溝61を形成
し、そこにサーミスタを埋設し、シリコーンラバーなど
で固定する。

【0030】以上のように、本発明の複数の異なる種類
のチップを高密度に配列したマルチチップ圧接型高速パ
ワーデバイスはつぎのような特性を有する。 素子の大容量化が容易になる。同一のチップで大容
量化が可能になる。 素子の高機能、高付加価値化が容易になる。様々な
チップの組み合わせが可能になる。 また、圧接型にすることにより、次のように従来のモジ
ュール型高速パワーデバイスでは不可能であった高信頼
性が可能になる。 ボンディングレス、半田レスによるパワーサイク
ル、熱疲労に対する信頼性が向上する。例えば、車両用
デバイスでは、パワーサイクルが600万サイクル、熱
疲労に対する信頼性が7万5千サイクルを可能とする。 両面冷却可能になる。冷却能力が従来の片面冷却の
倍となり、素子外形を約半分に縮小できる。1200A
−2500Vクラスの逆導通型IGBTでは素子外形φ
120mm以下となり、モジュール型の約半分になる。 耐熱、耐圧信頼性が向上する。車両用圧接型半導体
で実績のあるセラミックパッケージを使用することがで
きる。 配線インダクタンスが減少する。圧接によりチップ
間のインダクタンスが最低限に抑えられる。

【0031】

【発明の効果】従来の圧接構造では圧接不可能であった
プレーナ耐圧構造の高速パワーデバイスをそのチップの
終端部に合成樹脂のチップフレームを装着することによ
り圧接を可能とした。また、チップの集合体を外部フレ
ームで固定することにより、IGBT素子、FRD素子
などの異なる種類のチップを一括して圧接することがで
きるようになった。また、軟金属シートの厚さ補正板を
挿入した事により、チップや部材厚の違いによる一括圧
接時のバラツキを抑えて均一な圧接が可能になった。ま
た、圧接するエミッタ又はコレクタ電極板の内面に、チ
ップの外寸に合わせて溝を形成してチップに曲げの力が
かかるのを防止することができるようになった。また、
チップのゲート電極の接続部を覆うチップフレームの延
在部はこの接続部を保護するとともにこの接続部へのゲ
ートリードの接続を容易にする。

【図面の簡単な説明】

【図1】本発明の第1の実施例の半導体装置の平面図。

【図2】図1のA−A′線に沿う部分の断面図。

【図3】第1の実施例に用いる半導体基板の断面図。

【図4】第1の実施例に用いる半導体基板の断面図。

【図5】第1の実施例に用いる半導体基板の平面図及び
断面図。

【図6】図5の領域Bの拡大断面図。

【図7】第1の実施例に用いる半導体基板の断面図。

【図8】図5の領域Bの拡大断面図。

【図9】第1の実施例の半導体装置の平面図。

【図10】第2の実施例の半導体装置の平面図。

【図11】図10のA−A′線に沿う部分の断面図。

【図12】第3の実施例の半導体装置の断面図。

【図13】第4の実施例の半導体装置の断面図。

【図14】図13の半導体装置のベースの平面図。

【図15】図13の半導体装置のチップの平面図。

【図16】図13の半導体装置のセラミックキャップの
平面図。

【図17】図13の半導体装置の皿バネの断面図。

【図18】第5の実施例の半導体装置のIGBT素子の
平面図及び断面図。

【図19】第5の実施例の半導体装置のIGBT素子の
平面図及び断面図。

【図20】第5の実施例の半導体装置のIGBT素子の
平面図及び断面図。

【図21】本発明の電極板の平面図。

【図22】本発明の電極板の平面図。

【図23】本発明の半導体装置のゲート端子に接続され
たゲートリードの平面図。

【図24】本発明の半導体装置に用いる緩衝板の平面図
及び断面図。

【図25】本発明の半導体装置のチップフレームを装着
する方法を説明するチップの断面図。

【図26】本発明の半導体装置の外部フレームの平面
図。

【図27】本発明のチップの平面図。

【図28】本発明の電極板の断面図、平面図及びサーミ
スタの断面図。

【図29】従来の半導体装置の断面図。

【図30】従来の半導体装置の平面図。

【図31】従来の半導体装置に用いる半導体基板の断面
図。

【図32】従来の半導体装置に用いる半導体基板の断面
図。

【符号の説明】

1 半導体基板 2 層間絶縁膜 3 ポリシリコンゲート 4 ゲート電極の接続部 5 N型エミッタ領域 6 Nベース領域 7 P型コレクタ領域 8 Pベース領域 9 P型ベース領域 11 シリコン酸化膜 13 エミッタ電極 15 パッシベーション膜(ポリイミド) 17 IGBT素子 19 FRD素子 21 外部フレーム(リングフレーム) 22 Alゲート電極 23 コレクタ電極板 27 エミッタ電極板 29、31 緩衝板 33 チップフレーム 35 軟金属箔(Cu) 36 ゲートリード 37 外部フレームの突起部 39 接着剤 40 外囲器 41 保護酸化膜 42 メタルスリーブ 43 外部フレームの格子 45 チップフレームの溝 46 位置決めガイド 47、48 厚み補正板(Agシート) 49、50 電極板の溝 51 ベースのFe格子 52 ベースの支持部 53 セラミックキャップ 54 エミッタ電極ポスト 55 ストランドワイヤ 56 インシュレータ 57 皿バネ 58 ワッシャ 59 セラミックキャップのメタライズパター
ン 60 チップフテームの延在部 61 チップフレームの配線溝 62 ゲートリード貫通孔 63 エミッタ制御リード 64 エミッタ制御電極 65 主エミッタ電極 66 溝のゲート電極部 100 ベース 101 AlN絶縁基板

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−94448(JP,A) 特開 昭52−65678(JP,A) 特開 平5−41514(JP,A) 特開 平7−94673(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/52 H01L 25/07 H01L 29/74

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の半導体基板と、 第1の電極板と、 第2の電極板と、前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと を備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に配置するとともに前記第1の電極
    板及び前記第2の電極板とにより上下から圧接し、この
    圧接によって前記複数の半導体基板を前記第1の電極板
    及び前記第2の電極板の間に固定し、且つ前記チップフ
    レームは、前記半導体基板の主面終端部の絶縁を強化す
    ると共に前記半導体基板を同一平面に配置するときの位
    置決めに用いることを特徴とする圧接型半導体装置。
  2. 【請求項2】 複数の半導体基板と、 第1の電極板と、 第2の電極板と、前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと絶縁性の外部フレームと、 前記複数の半導体基板、前記第1の電極板、前記第2の
    電極板、前記チップフレーム及び前記外部フレームを収
    納する外囲器と を備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に配置するとともに前記第1の電極
    板及び前記第2の電極板により上下から圧接し、この圧
    接によって前記複数の半導体基板を前記第1の電極板及
    び前記第2の電極板の間に固定し、且つ前記チップフレ
    ームは、前記半導体基板の主面終端部の絶縁を強化する
    と共に前記半導体基板を同一平面に配置するときの位置
    決めに用い、前記外部フレームは、前記複数の半導体基
    板の各位置を規制することを特徴とする圧接型半導体装
    置。
  3. 【請求項3】 前記外部フレームは、前記第1及び第2
    の電極板を囲む部分と、前記側面を囲む部分より突出し
    前記同一平面に配置された複数の半導体基板もしくは前
    記チップフレームに接して前記第1及び第2の電極板と
    の間に挿入される突出部とからなることを特徴とする請
    求項2に記載の圧接型半導体装置。
  4. 【請求項4】 複数の半導体基板と、 第1の電極板と、 第2の電極板と、 前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと内部に格子が形成された絶縁性の外部フレームと、 前記複数の半導体基板、前記第1の電極板、前記第2の
    電極板、前記チップフレーム及び前記外部フレームを収
    納する外囲器とを備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に前記格子の間に配置するとともに
    前記第1の電極板及び前記第2の電極板により上下から
    圧接し、この圧接によって前記複数の半導体基板を前記
    第1の電極板及び前記第2の電極板の間に固定し、且つ
    前記チップフレームは、前記半導体基板の主面終端部の
    絶縁を強化すると共に前記半導体基板を同一平面に配置
    するときの位置決めに用い、前記外部フレームは、前記
    複数の半導体基板の各位置を規制することを特徴とする
    圧接型半導体装置。
  5. 【請求項5】 前記第1の電極板又は第2の電極板もし
    くは第1及び第2の電極板と、前記半導体基板との間に
    は緩衝板を介在させることを特徴とする請求項1又は請
    求項2に記載の圧接型半導体装置。
  6. 【請求項6】 前記緩衝板は、前記複数の半導体基板の
    所定の半導体基板と対向する部分に複数形成されてなる
    ことを特徴とする請求項5に記載の圧接型半導体装置。
  7. 【請求項7】 前記第1の電極板又は第2の電極板もし
    くは第1及び第2の電極板の圧接面に接するように厚さ
    補正板を介在させることを特徴とする請求項1又は請求
    項2に記載の圧接型半導体装置。
  8. 【請求項8】 前記厚さ補正板は、軟金属シートからな
    ることを特徴とする請求項7に記載の圧接型半導体装
    置。
  9. 【請求項9】 前記チップフレームより内側の前記半導
    体基板主面にゲート電極の接続部が形成されていること
    を特徴とする請求項1又は請求項2に記載の圧接型半導
    体装置。
  10. 【請求項10】 前記チップフレームより内側の前記半
    導体基板主面にゲート電極の接続部を有し、前記チップ
    フレームは、前記ゲート電極上に延びる延在部を有し、
    この延在部にゲートリードを挿入する貫通孔を有してい
    ることを特徴とする請求項1又は請求項2に記載の圧接
    型半導体装置。
  11. 【請求項11】 前記チップフレームは、前記半導体基
    板と接着剤を介して接続されていることを特徴とする請
    求項1又は請求項2に記載の圧接型半導体装置。
  12. 【請求項12】 前記チップフレームは、前記接着剤と
    の接触面に溝を有することを特徴とする請求項11に記
    載の圧接型半導体装置。
  13. 【請求項13】 前記複数の半導体基板は、中央部に少
    なくとも1つからなる第1の半導体基板と、前記第1の
    半導体基板の周辺に複数の前記第2の半導体基板とを有
    することを特徴とする請求項1に記載の圧接型半導体装
    置。
  14. 【請求項14】 前記第1の半導体基板は、フリーホイ
    ールダイオードであり、前記第2の半導体基板は、IG
    BTであることを特徴とする請求項13に記載の圧接型
    半導体装置。
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