JP3256636B2 - 圧接型半導体装置 - Google Patents

圧接型半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、圧接型半導体装置に係
り、とくに複数の半導体基板を有するＩＧＢＴなどのＭ
ＯＳゲート駆動型スイッチングデバイスに関するもので
ある。
【０００２】
【従来の技術】従来、圧接型半導体装置は、図２９に示
すように、単一の半導体基板（以下、チップという）を
圧接する構造しかなかった。また、チップの終端部は、
ベベル構造であり、ベベル面を包み込むようにモールド
されている。図２９は、アノードショート型ＧＴＯサイ
リスタの圧接型装置の断面図である。円板型のチップ１
０はＰ型エミッタ層１２、Ｎ型ベース層１４、Ｐ型ベー
ス層１６、Ｎ型エミッタ層１８を備えている。Ｎ型エミ
ッタ層１８は、Ｐ型ベース層１６の上にメサ状に形成さ
れている。Ｎ型エミッタ層１８上にはＡｌからなるカソ
ード電極２０が形成されている。Ｐ型ベース層１６上に
はＡｌからなるゲート電極２２が形成されている。Ｎ型
ベース層１４の表面内にはＰ型エミッタ層１２が形成さ
れている。Ａｌからなるアノード電極２４は、Ｐ型エミ
ッタ層１２及びＮ型ベース層１４上にまたがるように形
成されてアノード短絡型ＧＴＯ（Gate Turn-Off)を構成
している。チップ１０の側面は、絶縁保護のために、例
えば、シリコーン樹脂２５で被覆されている。チップ１
０の側面はアノード／カソード間の耐圧維持のためベベ
ル形状に加工されることもある。
【０００３】カソード電極２０には圧力が加えられるカ
ソード外部電極２６が電極板２８及びＣｕからなる軟金
属板３０を介して圧接されている。アノード電極２４に
は、圧力が加えられるアノード外部電極３２が電極板３
４を介して圧接されている。ゲート電極２２には、ゲー
トリード３６がゲート圧接用ばね３８により圧接されて
いる。このゲートリード３６の一端は、筒状の外囲器４
０の側壁にろう付けされた金属スリーブ４２を挿通して
いて外囲器４０の外部に導出されている。金属スリーブ
４２にはシール４４が設けられておりチップ１０は外囲
器４０内に封止される。電極板２８、３４は、いづれ
も、例えば、Ｍｏからなる。これらの電極板２８、３４
は、位置決めガイド４６により案内され、カソード外部
電極／カソード電極間及びアノード外部電極／アノード
電極間にそれぞれ挿入される。新しいＭＯＳゲート駆動
型スイッチングデバイスとしてＩＧＢＴ（InsulatedGat
e Bipolar Transisitor）が登場したが、これは、バイ
ポーラトランジスタの有する高耐圧、大容量化が容易で
あるという長所と、パワーＭＯＳＦＥＴの有する高速な
スイッチングが可能で駆動も容易であるという長所をあ
わせ持つデバイスである。
【０００４】このＩＧＢＴを用いたスイッチングデバイ
スにフリーホイールダイオード（ＦＲＤ）を組み込んだ
逆導通型スイッチングデバイスがある。このデバイス
は、ＩＧＢＴにＦＲＤを逆並列に接続したものであり、
図３０に示すようにモジュール構造で使用している。こ
のデバイスは、ヒートシンクに利用されるベース１００
にＡｌＮなどの絶縁基板１０１を取り付け、絶縁基板１
０１には所定のパターンを有するコレクタ電極Ｃ及びエ
ミッタ電極Ｅ、エミッタ制御電極Ｓ、ゲート電極Ｇが形
成されている。このコレクタ電極Ｃ上にそれぞれ複数の
ＩＧＢＴチップ１０２及びＦＲＤチップ１０３が半田接
合されている。そして、各電極とチップとはボンディン
グワイヤ１０４で適宜接続されている。このモジュール
構造のスイッチングデバイスに搭載されるＩＧＢＴチッ
プは、図３１及び図３２に示すようにゲート、エミッタ
のボンディングパッド以外は、表面をポリイミドなどの
パッシベーション膜で被覆されている。図は、いづれも
従来のＩＢＧＴチップの断面図である。図３１の左側は
チップの左端部を示し、その終端部が形成されている。
右側はチップ端部までは示していない。
【０００５】図３２は、左右両側ともチップ端部までは
示しておらず、チップ内部の所定の断面を示している。
そして、この角型のチップ（シリコン半導体基板）１
は、Ｐ型コレクタ領域７、Ｎ−ベース領域６、Ｐ＋ベー
ス領域８、Ｐ型ベース領域９、Ｎ型エミッタ領域５を備
えている。Ｐ型コレクタ領域７は、チップ１の裏面に形
成され、この裏面には全面にＶ−Ｎｉ−Ａｕ系多層膜の
コレクタ電極１４が形成されている。Ｐ＋ベース領域８
及びＰ型ベース領域９は、Ｎ−ベース領域６内にチップ
１の主面に面して形成されている。Ｎ型エミッタ領域５
は、Ｐ型ベース領域９内にチップ１主面に面して形成さ
れている。Ｎ型エミッタ領域５上にはＰ型ベース領域９
に短絡してＡｌからなるエミッタ電極１３が形成されて
いる。Ｐ型ベース領域９とこのＰ型ベース領域９に挟ま
れたＮ−ベース領域６の上にはポリシリコンゲート３が
ゲート酸化膜１１を介して形成されている。ポリシリコ
ンゲート３は、シリコン酸化膜などの層間絶縁膜２で被
覆されており、エミッタ電極１３は、この上に配置され
ている。
【０００６】ポリシリコンゲート３に接続されるゲート
電極２２は、Ａｌなどからなり、層間絶縁膜２の開口部
を介してこのポリシリコンゲート３に接続されている
（図３２）。このチップ１の表面は、ゲート電極２２及
びエミッタ電極１３のボンディングパッド以外はポリイ
ミドなどのパッシベーション膜１５で被覆されている。
これら電極は、同一の工程で同時に形成される。そし
て、図３２に示すように、エミッタ電極１３のボンディ
ングパッドには、ボンディングワイヤ１０４が接続され
ており、同様にゲート電極２２のボンディングパッドも
チップ１上の所定の部分に配置されている（図示せ
ず）。コレクタ電極１４は、半田付けを容易にするため
に、Ｖ−Ｎｉ−Ａｕ系多層膜を用いている。
【０００７】
【発明が解決しようとする課題】従来の、例えば、ＧＴ
Ｏサイリスタから構成された圧接型半導体装置は、１つ
のチップを圧接する構造しかないので、 素子の大容
量化が困難であるという問題がある。すなわち、素子の
電流定格を増大させるためには、チップサイズを大きく
する必要があった。しかし、ＩＧＢＴなどのＭＯＳゲー
ト型スイッチングデバイスのような高速パワー素子のチ
ップサイズを大きくすると、微細加工が困難になる、修
復不能な欠陥を含む可能性が高くなって不良率が増す、
などの問題が生ずる。また、この半導体装置は、 高
機能化、高付加価値化が困難であるという問題がある。
例えば、逆導通型ＩＧＢＴを製造する場合、１つのウェ
ーハ内にＩＧＢＴとＦＲＤの２つの異なるデバイス構造
を製造しなければならないので、製造プロセスが複雑で
製造困難になる。
【０００８】また、従来のモジュール型半導体装置を車
両に搭載して使用する場合に次のような問題があった。
まず、 ボンディングのパワーサイクルに対する信頼
性。車両用半導体装置の場合、温度変化２５℃において
６００万サイクルが必要とされるが、現在の技術では３
００万サイクルしか持たない。 半田層の熱疲労に対
する信頼性。前記ボンディングのパワーサイクルと同様
に温度変化７０℃において７５０００サイクルが必要と
されるが、現在の技術では、２５０００サイクル程度し
か持たない。 素子冷却に対する信頼性。モジュール
型半導体装置ではコレクタ側からの片面冷却であり、エ
ミッタ電極側からの冷却は、殆ど不可能である。したが
って素子外形が大きくなる。例えば、１２００Ａ−２５
００Ｖクラスの逆導通型ＩＧＢＴモジュールでは１３０
×２６０×４０ｍｍの大きさになってしまう。 耐熱
性に対する信頼性。車両用半導体装置は、使用中の動作
温度を−４０〜１５０℃の範囲で保証しなければならな
いが、ケース材料の樹脂がこの温度に絶えられない。
耐圧性に対する信頼性。ケース材料が樹脂でありトラ
ッキングが発生し易いので高耐圧に向かない。 配線
に対する信頼性。モジュール内の配線は、細く複雑なも
のになるので、配線インダクタンスによるゲート回路の
ノイズ発生、ダイオードリカバリー時のスパイク電圧発
生が問題となる。本発明は、このような事情により成さ
れたものであり、マルチチップ圧接構造にすることによ
り車両用、産業用に適した高信頼性のプレーナ型のＭＯ
Ｓゲート駆動型スイッチングデバイスを提供することを
目的にしている。
【０００９】
【課題を解決するための手段】本発明は、ＭＯＳゲート
駆動型チップを含む複数の半導体チップの各終端部に合
成樹脂のチップフレームを装着し、各チップを互いにそ
のチップフレームを接するように同一平面に配列し、こ
れらを第１の電極板及び第２の電極板で圧接し固定する
ことを特徴とする。また、配列された複数の半導体チッ
プの周囲を第１の電極板及び第２の電極板に挿入された
外部フレームで各チップの位置を規制することを特徴と
する。即ち、本発明の圧接型半導体装置は、複数の半導
体基板と、第１の電極板と、第２の電極板と、前記複数
の半導体基板の各主面の終端部をそれぞれ被覆するよう
に基板周囲に装着された絶縁性のチップフレームとを備
え、前記複数の半導体基板を互いに前記チップフレーム
が接するように同一平面に配置するとともに前記第１の
電極板及び前記第２の電極板とにより上下から圧接し、
この圧接によって前記複数の半導体基板を前記第１の電
極板及び前記第２の電極板の間に固定し、且つ前記チッ
プフレームは、前記半導体基板の主面終端部の絶縁を強
化すると共に前記半導体基板を同一平面に配置するとき
の位置決めに用いることを特徴としている。また、本発
明の圧接型半導体装置は、複数の半導体基板と、第１の
電極板と、第２の電極板と、前記複数の半導体基板の各
主面の終端部をそれぞれ被覆するように基板周囲に装着
された絶縁性のチップフレームと、絶縁性の外部フレー
ムと、前記複数の半導体基板、前記第１の電極板、前記
第２の電極板、前記チップフレーム及び前記外部フレー
ムを収納する外囲器とを備え、前記複数の半導体基板を
互いに前記チップフレームが接するように同一平面に配
置するとともに前記第１の電極板及び前記第２の電極板
により上下から圧接し、この圧接によって前記複数の半
導体基板を前記第１の電極板及び前記第２の電極板の間
に固定し、且つ前記チップフレームは、前記半導体基板
の主面終端部の絶縁を強化すると共に前記半導体基板を
同一平面に配置するときの位置決めに用い、前記外部フ
レームは、前記複数の半導体基板の各位置を規制するこ
とを特徴としている。
【００１０】前記外部フレームは、前記第１及び第２の
電極板を囲む部分と、前記側面を囲む部分より突出し前
記同一平面に配置された複数の半導体基板もしくは前記
チップフレームに接して前記第１及び第２の電極板との
間に挿入される突出部とからなるようにしても良い。前
記第１の電極板又は第２の電極板もしくは第１及び第２
の電極板と、前記半導体基板との間には緩衝板を介在さ
せるようにしても良い。前記緩衝板は、前記複数の半導
体基板の所定の半導体基板と対向する部分に複数形成さ
れてなるようにしても良い。前記第１の電極板又は第２
の電極板もしくは第１及び第２の電極板の圧接面に接す
るように厚さ補正板を介在させるようにしても良い。前
記厚さ補正板は、軟金属シートからなるようにしても良
い。前記チップフレームより内側の前記半導体基板主面
にゲート電極の接続部が形成されているようにしても良
い。前記チップフレームより内側の前記半導体基板主面
にゲート電極の接続部を有し、前記チップフレームは、
前記ゲート電極上に延びる延在部を有し、この延在部に
ゲートリードを挿入する貫通孔を有しているようにして
も良い。前記チップフレームは、前記半導体基板と接着
剤を介して接続されているようにしても良い。前記チッ
プフレームは、前記半導体基板と接着剤を介して接続さ
れており、且つ前記接着剤との接続面に溝を有するよう
にしても良い。前記複数の半導体基板は、中央部に少な
くとも１つからなる第１の半導体基板と、前記第１の半
導体基板の周辺に複数の前記第２の半導体基板とを有す
るようにしても良い。前記第１の半導体基板は、フリー
ホイールダイオードであり、前記第２の半導体基板は、
ＩＧＢＴであるようにしても良い。また、本発明の圧接
型半導体装置は、複数の半導体基板と、第１の電極板
と、第２の電極板と、前記複数の半導体基板の各主面の
終端部をそれぞれ被覆するように基板周囲に装着された
絶縁性のチップフレームと、内部に格子が形成された絶
縁性の外部フレームと、前記複数の半導体基板、前記第
１の電極板、前記第２の電極板、前記チップフレーム及
び前記外部フレームを収納する外囲器とを備え、前記複
数の半導体基板を互いに前記チップフレームが接するよ
うに同一平面に前記格子の間に配置するとともに前記第
１の電極板及び前記第２の電極板により上下から圧接
し、この圧接によって前記複数の半導体基板を前記第１
の電極板及び前記第２の電極板の間に固定し、且つ前記
チップフレームは、前記半導体基板の主面終端部の絶縁
を強化すると共に前記半導体基板を同一平面に配置する
ときの位置決めに用い、前記外部フレームは、前記複数
の半導体基板の各位置を規制することを特徴としてい
る。
【００１１】
【作用】各チップの終端部に装着した合成樹脂のチップ
フレームは、終端部の絶縁保護を行うと共に位置決めガ
イドの役割を果たし、チップの固定と圧接板の固定を最
小限の寸法で可能にする。配列されたチップの外周を囲
む外部フレームは、ゲート電極の位置関係を正確にする
こととチップを高密度に配列することを可能にする。ま
た、チップと電極板の間に挿入されるＡｇなどの延性の
ある軟金属シートの厚さ補正板は異なる厚さのチップを
均一に圧接することができる。熱緩衝板は半導体装置の
熱ストレスを緩和させる。電極板の圧接面に形成した溝
は、チップ端部への応力の集中を緩和させる。ゲート電
極の接続部を覆うチップフレームの延在部は、この接続
部を保護すると共にゲートリードの接続部への接続を容
易にすることができる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図９を参照して第１の実施例を説
明する。図１は、圧接型の逆導通型ＩＧＢＴデバイスの
概略平面図、図２は、そのＡ−Ａ′線に沿う部分の断面
図、図３及び図４は、ＩＧＢＴチップの部分断面図、図
５は、ＩＧＢＴチップの平面図と断面図及び図６は、図
５の領域Ｂの拡大断面図、図７乃至図９は、この実施例
の各部の変形例である。図１に示すように、このデバイ
スは、９チップのＩＧＢＴ素子１７と１２チップのダイ
オード（ＦＲＤ）から構成されている。各チップは角型
であるが、これを集合した集合体は円形に圧接する。こ
のチップ集合体は、その外周を囲むように集合体の各チ
ップを位置決めし、その周囲を保護する外部フレーム２
１で囲まれている。この実施例のデバイスの平面形状は
円形であるので、チップ集合体を囲む外部フレーム２１
も円形にする。したがってこの外部フレームはリングフ
レームという。図２に示すように、このチップ集合体
は、第１の電極板であるコレクタ電極板２３と第２の電
極板であるエミッタ電極板２７に圧接されているが、電
極板とチップとの間には、従来の圧接型半導体装置と同
様に、例えば、Ｍｏからなる熱緩衝板２９、３１が挿入
される。
【００１３】したがって、ＩＧＢＴチップ１７及びＦＲ
Ｄチップ１９とコレクタ電極板２３との間にコレクタ側
熱緩衝板２９（以下、コレクタ緩衝板という）が挿入さ
れ、これらチップ１７、１９とエミッタ電極板２７の間
にはエミッタ側熱緩衝板３１（以下、エミッタ緩衝板と
いう）が挿入されている。チップ１７、１９は、コレク
タ緩衝板２９上に配置固定される。これらチップは一枚
のコレクタ緩衝板Ｍｏ板上に隙間なく並べられ、それら
を外側から囲むようにガイドするリングフレーム２１に
よって固定される。各チップ１７、１９の外周にはシリ
コーン樹脂やポリエーテルイミドなどの材料からなるチ
ップフレーム３３が装着されている。また、エミッタ緩
衝板３１とチップ１７、１９との間には接触状態を改善
する、例えば、Ｃｕの軟金属箔３５が挿入されている。
そして、リングフレーム２１は、その内部に突出する突
出部３７を備えており、配列されたチップ集合体の周囲
を取り囲むようにチップを位置決めする。リングフレー
ム２１の突出部３７は、先端をチップ周囲のチップフレ
ーム３３に接し、コレクタ緩衝板２９の上に載置されて
いる。チップフレーム３３は、チップの終端部の絶縁を
強化すると共にチップ集合体を形成するときの位置決め
など配置を容易にする機能を有している。
【００１４】この実施例ではＩＧＢＴ素子が９チップ、
ＦＲＤ素子が１２チップ有する逆導通型圧接型ＩＧＢＴ
であるが、同じチップを用い、数量、配分比を変えるこ
とによりあらゆる定格の素子が提供できる。この実施例
のようにＩＧＢＴ素子に対してＦＲＤ素子の面積比を
２：１、ＦＲＤ素子を長辺がＩＧＢＴ素子と同じで短辺
を半分に設計すると数量配分比の自由度、高密度配置が
容易となる。さらに、チップフレーム３３の内壁をガイ
ドにして軟金属箔３５、エミッタ緩衝板３１をチップ１
７、１９上に乗せる。次に、図３及び図４を参照してＩ
ＧＢＴチップを説明する。ＩＧＢＴチップの主面は、制
御電極であるゲート電極の電源供給領域及びエミッタ電
極のエミッタ緩衝板と接する領域以外は、例えば、ポリ
イミドのパッシベーション膜１５によって被覆されてい
る。このパッシベーション膜１５は、チップ終端部に形
成されるので、チップ周囲に装着されるチップフレーム
３３の下に形成されることになる。図は、いづれもＩＢ
ＧＴチップの断面図である。図３の左側はチップの左端
部を示し、その終端部が形成されている。右側はチップ
端部までは示していない。図４は左右両側ともチップ端
部までは示しておらず、チップ内部の所定の断面を示し
ている。
【００１５】そして、この角型のチップ（シリコン半導
体基板）１はＰ型コレクタ領域７、Ｎ−ベース領域６、
Ｐ＋ベース領域８、Ｐ型ベース領域９、Ｎ型エミッタ領
域５を備えている。Ｐ型コレクタ領域７は、チップ１の
裏面に形成され、この裏面には全面に、例えば、Ａｌの
コレクタ電極１４が形成されている。Ｐ＋ベース領域８
及びＰ型ベース領域９は、Ｎ−ベース領域６内にチップ
１の主面に面して形成されている。Ｎ型エミッタ領域５
は、Ｐ型ベース領域９内にチップ１主面に面して形成さ
れている。Ｎ型エミッタ領域５上にはＰ型ベース領域９
に短絡してＡｌからなるエミッタ電極１３が形成されて
いる。Ｐ型ベース領域９とこのＰ型ベース領域９に挟ま
れたＮ−ベース領域６の上にはポリシリコンゲート３が
ゲート酸化膜１１を介して形成されている。ポリシリコ
ンゲート３は、シリコン酸化膜などの層間絶縁膜２で被
覆されており、エミッタ電極１３は、この上に配置され
ている。ポリシリコンゲート３に接続するゲート電極２
２は、Ａｌなどからなり、層間絶縁膜２の開口部を介し
てこのポリシリコンゲート３に接続されている（図
４）。このチップ１の主面は、ゲート電極２２の接続部
（Ｇ）及びエミッタ電極１３の接続部以外は、ポリイミ
ドなどのパッシベーション膜１５で被覆されている。し
たがって、ゲート電極２２の接続部を除く領域は、パッ
シベーション膜１５で被覆されている。ゲート電極２２
は、シリコン酸化膜４１で被覆保護され、その上にパッ
シベーション膜１５が形成されている。
【００１６】次に、図５及至図８を参照してＩＧＢＴチ
ップ１７へのチップフレームの装着方法を説明する。こ
のチップ１はプレーナ耐圧構造であり、例えば、正方形
である。その終端部はポリイミド樹脂のパッシベーショ
ン膜１５で覆われている。その終端部のポリイミドのパ
ッシベーション膜１５上に、あらかじめ別工程で形成し
ておいたシリコーン、エンプラなどのチップフレーム３
３をシリコーン、ポリイミド等の接着剤３９で接着する
（図３参照）。このチップフレーム３３及び接着剤３９
はチップ終端部上及び側面を覆い、コレクタ側には出張
らないようになっている。また、チップフレーム３３の
寸法はチップ１の定格電圧に応じた空間沿面距離を満た
すようになっている。目安としては１ＫＶあたり１ｍｍ
以上の距離である。チップフレーム３３とチップ１の接
着時の位置出しのために、図６のように側面でガイドす
る形状が良い。また、接着剤切れを防止するために、図
８のようにチップフレーム３３の接着剤３９との接触面
に溝４５を設けることもできる。この溝４５に接着剤が
入り込んで接着強度が向上する。
【００１７】チップ１主面のゲート電極の接続部Ｇの位
置は、図７に示すように、チップの中央部分でも良い
し、また、１つに限らず２つ以上であっても良い。チッ
プ１の主面のゲート電極の接続部Ｇ及び周辺部のチップ
フレーム３で被覆されている部分以外は、エミッタ電極
の接続部、即ち、圧接部となる。図９は、この実施例の
リングフレームの変形例である。外部フレーム２１（こ
の実施例ではリングフレーム）は、図１に示す実施例で
は、外周を構成するリング部とリング部から内部に突出
している突出部３７から構成されているが、本発明では
内部に突出部３７に接続する格子４３を形成するように
しても良い。チップの数が多くなって各々の寸法公差の
和が許容される位置出し精度から外れる場合はこのよう
に適度に格子を導入すると最適である。
【００１８】次に、図１０及び図１１を参照して第２の
実施例を説明する。図１０は、圧接型の逆導通型ＩＧＢ
Ｔデバイスの平面図、図１１は、図１０のＡ−Ａ′線に
沿う部分の断面図である。この実施例ではベベル構造の
チップを混成させている。図１０に示すように、中央部
に円形のベベル構造のＦＲＤ素子１９が１チップ、その
周辺に角型のＩＧＢＴ素子１７が８チップ配置されてい
る。このチップ集合体は、その外周を囲むように集合体
の各チップを位置決めし、その周囲を保護する円形のリ
ングフレーム２１で囲まれている。チップ集合体は、第
１の電極板であるコレクタ電極板２３と第２の電極板で
あるエミッタ電極板２７に圧接されているが電極板とチ
ップとの間には、従来の圧接型半導体装置と同様に、例
えば、Ｍｏからなる緩衝板２９、３１が挿入される。し
たがって、ＩＧＢＴ素子１７及びＦＲＤ素子１９とコレ
クタ電極板２３との間にコレクタ緩衝板２９が挿入さ
れ、これら素子１７、１９とエミッタ電極板２７の間に
エミッタ緩衝板３１が挿入されている。素子１７、１９
は、コレクタ緩衝板２９上に配置固定される。前の第１
の実施例ではこれらチップは一枚のコレクタ緩衝板上に
隙間なく並べられていたが、この実施例では、コレクタ
緩衝板２９は、ＦＲＤ素子１９のチップを支持する円形
の部分と８チップを１つで支持するドーナツ状の部分と
からなり、エミッタ緩衝板３１は、ＦＲＤ素子１９のチ
ップを被覆する円形の板とＩＧＢＴ素子１７の各チップ
を被覆する正方形の８つの板からなる。
【００１９】チップ集合体をリングフレーム２１がその
突起部３７が外側から囲むようにして固定する。各チッ
プ１７、１９の外周にはシリコーン樹脂などのチップフ
レーム３３が装着されている。また、エミッタ緩衝板３
１とチップ１７、１９との間には、接触状態を改善する
Ｃｕなどの軟金属箔３５が挿入されている。リングフレ
ーム２１の突出部３７は、先端をチップ周囲のチップフ
レーム３３に接し、コレクタ緩衝板２９の上に載置され
ている。チップフレーム３３は、チップの終端部の絶縁
を強化すると共にチップ集合体を形成するときの位置決
めなど配置を容易にする機能を有している。この実施例
ではさらに、例えば、Ａｇシートからなる厚み補正板を
用いて均一にチップが圧接されるようにコントロールし
ている。即ち、エミッタ側では、エミッタ電極板２７と
エミッタ緩衝板３１との間にＡｇシート４７を挿入し、
コレクタ側では、コレクタ電極板２３とコレクタ緩衝板
２９との間にＡｇシート４８を挿入している。この様に
緩衝板の外側には厚み補正板として軟金属シートが挿入
されており、チップ、軟金属箔、緩衝板の微妙な厚みの
差を補正し均一な圧接を行っている。
【００２０】次に、図１２を参照して第３の実施例を説
明する。図は、逆導通型ＩＧＢＴデバイスの圧接型装置
の断面図である。複数の角型のＩＧＢＴ素子１７及びＦ
ＲＤ素子１９はそれぞれチップフレーム３３によって保
護されている。チップ集合体は、第１の電極板であるコ
レクタ電極板２３と第２の電極板であるエミッタ電極板
２７に圧接されているが電極板とチップとの間には、従
来の圧接型半導体装置と同様に、例えば、Ｍｏからなる
緩衝板２９、３１が挿入される。したがって、ＩＧＢＴ
素子１７及びＦＲＤ素子１９とコレクタ電極板２３との
間にコレクタ緩衝板２９が挿入され、これら素子１７、
１９とエミッタ電極板２７の間にエミッタ緩衝板３１が
挿入されている。素子１７、１９はコレクタ緩衝板２９
上に配置固定される。これらチップは一枚のコレクタ緩
衝板２９上に隙間なく並べられ、エミッタ緩衝板３１
は、各チップをそれぞれ被覆する角型の板からなる。チ
ップ集合体は、リングフレーム２１がその突起部３７が
外側から囲むようにして固定される。またエミッタ緩衝
板３１とチップ１７、１９との間には接触状態を改善す
るＣｕなどの軟金属箔３５が挿入されている。リングフ
レーム２１の突出部３７は、先端をチップ周囲のチップ
フレーム３３に接し、コレクタ緩衝板２９の上に載置さ
れている。チップフレーム３３は、チップの終端部の絶
縁を強化すると共にチップ集合体を形成するときの位置
決めなど配置を容易にする機能を有している。
【００２１】この実施例ではさらに、例えば、Ａｇシー
ト３５からなる厚み補正板を用いて均一にチップが圧接
されるようにコントロールしている。即ちエミッタ側で
は、エミッタ電極板２７とエミッタ緩衝板３１との間に
Ａｇシート４７を挿入し、コレクタ側では、コレクタ電
極板２３とコレクタ緩衝板２９との間にＡｇシート４８
を挿入している。この様に緩衝板の外側には厚み補正板
として軟金属シートが挿入されており、チップ、軟金属
箔、緩衝板の微妙な厚みの差を補正し均一な圧接を行っ
ている。この緩衝板もチップ間の厚みの差を補正する作
用を多少備えている。また、エミッタ電極板２７及びコ
レクタ電極板２３のチップに面する内表面にそれぞれ溝
５０、４９を形成する。溝は、チップの大きさに合わせ
て形成され、チップ間に形成される。ＩＧＢＴ素子１７
やＦＲＤ素子１９のチップ周辺への荷重集中を防ぐので
その端部への応力の集中が緩和される。この溝で囲まれ
チップに面する電極板の部分は、この部分とチップとの
間に介在されている緩衝板の面積より小さいことが特徴
である。
【００２２】ゲート電極（図示せず）には、ゲートリー
ド３６が圧接用ばねにより圧接されている。このゲート
リード３６の一端は、筒状の外囲器４０の側壁にろう付
けされた金属スリーブ４２を挿通していて外囲器４０の
外部に導出されている。金属スリーブ４２にはシールが
設けられておりチップ１７、１９は外囲器４０内に封止
される。この第３の実施例において、溝４９、５０を有
する電極板２３、２７をチップや緩衝板２９、３１、Ａ
ｇシート４７等に重ねて圧接して圧接型半導体装置を完
成する工程中に、あらかじめチップ、緩衝板、Ａｇシー
ト、電極板を重ねて定格以上のプレスをしておく。この
様にすれば、Ａｇシートをチップ段差に馴染ませること
ができ均一な圧接が可能になる。また、ゲート酸化膜の
耐圧能力の試験にもなる。
【００２３】次に、図１３及至図１７、図２７を参照し
て第４の実施例を説明する。図１３は、定格６００Ｖ−
８００Ａのスタッド型逆導通型ＩＧＢＴ半導体装置の断
面図、図１４は、この半導体装置に用いるベースの平面
図、図１５は、チップの配置を示す半導体装置の平面
図、図１６及び図１７は、半導体装置に用いるセラミッ
クキャップの内部を示す平面図である。この半導体装置
は、ベース１００にＡｌＮなどの絶縁基板１０１を取り
付けられている。絶縁基板１０１には第１の電極板であ
るＣｕの約０．５ｍｍ厚のコレクタ電極板２３が取り付
けられ、その上にＩＧＢＴ素子１７とＦＲＤ素子１９の
チップが載置されている。各チップの周辺はシリコーン
樹脂などのチップフレーム３３によって保護されてい
る。チップの上にＭｏの緩衝板３１が載置され、その上
に共通の約０．５ｍｍ厚のエミッタ電極板２７が全ての
チップの緩衝板３１を加圧するようになっている。ベー
ス１００に植設された筒状の外囲器４０はこれらチップ
を囲み、セラミックキャップ５３によって封止される。
この半導体装置のエミッタ外部電極Ｅ、コレクタ外部電
極Ｃ、ゲート外部電極Ｇ、エミッタ制御外部電極Ｓは、
セラミックキャップ５３によって支持される。エミッタ
外部電極Ｅは、ＩＧＢＴ素子１７又はＦＲＤ素子１９の
中の１つのチップ上に取付けたエミッタ電極ポスト５４
とストランドワイヤ５５を介してエミッタ電極板２７に
接続されている。
【００２４】チップ上のインシュレータチューブ５６の
中に配置された両側プローブ又はバネがゲート外部電極
ＧとＩＧＢＴ素子１７の表面に形成したゲート電極とを
接続する。そして、ＩＧＢＴ素子１７のゲート電極間の
接続は、セラミックキャップ５３の内表面に形成された
メタライズパターンをゲート配線として用いる。同じく
各チップのエミッタ間はエミッタ電極板２７で１つに接
続される。コレクタ外部電極Ｃは、共通のコレクタ電極
板２３に電気的に接続される。図１３の中央のチップ
は、ＦＲＤ素子１９なので、プローブなどは挿入されて
おらず、空洞になっている。さらに、エミッタ電極板２
７によるチップへの圧接は、各チップの上にワッシャー
５８を介して取付けた皿バネ５７によって付勢される。
エミッタ制御外部電極Ｓは、プローブなどのエミッタ制
御リード６３を介して直接チップ上のエミッタ制御電極
６４に接続され、寄生抵抗を減少させることができるよ
うになっている（図２７参照）。図２７は、チップの平
面図である。その主面には、ゲート電極の接続部４とと
もにこのエミッタ制御電極６４がチップの周辺部分に形
成されている。エミッタ制御電極６４は、主エミッタ電
極６５とはゲートは共通であるが各々絶縁されている。
エミッタ制御電極６４は、過電流検出用に設けられてお
り、主エミッタ電極６５に対して微小な電流（１０ｍＡ
〜１Ａのオーダー）となるような面積比となっている。
この図では、コレクタ外部電極Ｃ及びエミッタ外部電極
Ｅは、それぞれ外部引出端子をかしめやろう付けなどで
接続している。そして、これら外部引出端子は垂直に取
り付けられているが、これを横置きに取り付けてもよ
い。図１４は、ベース１００の平面図である。ベース１
００は、取付け穴を有し、各チップを搭載するＣｕの支
持部５１とこの支持部５１を支持するＦｅの格子部５２
から構成されている。Ｃｕは変形し易く、内部圧接力に
より外側へ膨らみ、圧接力が抜けたり、均一性が損なわ
れたりする。そこで、この実施例のようにＦｅの格子を
めぐらせてベースの強度を増すようにする。Ｃｕの支持
部はチップ下のみに配置される。ベース１００の周辺に
は外囲器４０が形成されている。
【００２５】図１５は、外囲器４０内部を示す半導体装
置の平面図である。このＡ−Ａ′線に沿う部分の断面図
が図１４である。この中に配置されるチップは、４つの
ＩＧＢＴ素子１７と中央部分の２つのＦＲＤ素子１９か
らなる。チップを圧接する皿バネ５７は、それぞれのチ
ップ上に形成されている。エミッタ外部電極Ｅは、ＦＲ
Ｄ素子１９の１つの上に形成され、コレクタ外部電極Ｃ
は所定の空間に形成されている。図１６は、セラミック
パッケージ５３の外囲器４０内の内表面を示す平面図で
ある。この内表面にはゲート電極のメタライズパターン
５９が形成されている。このメタライズパターン５９の
幾つかの部分で抵抗、コンデンサ、ツェナーダイオード
などを半田付けや銀ろう付けで接続するために空白部を
形成してある。これらの部品を取付ける必要がなけれ
ば、この部分をパターン化しても良い。このメタライズ
パターン５９がＩＧＢＴ素子１７のゲート間を接続す
る。空白部Ｆには、例えば、コンデンサやツェナーダイ
オードを配線する。空白部Ｈには、例えば、抵抗を配線
する。図１７は、皿バネの構成を拡大して示した図であ
る。チップ毎に皿バネがついているので、そのストロー
クで厚さの段差を容易に補正できる。
【００２６】次に、図１８及至図２０を参照して第５の
実施例を説明する。図はいづれも本発明の半導体装置に
用いるチップの平面図及び断面図である。これらの図に
おいて、ＩＧＢＴ素子１７は、シリコンなどのチップ１
とその周辺の終端部を被覆保護するチップフレーム３３
から構成されている。チップ１の表面は、ゲート電極の
接続部Ｇとチップフレームから露出しているエミッタ電
極の圧接部を備えている。この実施例では、チップフレ
ーム３３が延在部６０を備えており、この延在部６０が
チップ表面のゲート電極の接続部４を覆っていることに
特徴がある。この延在部６０の存在によってチップフレ
ーム３３は、ゲートリード３６を支持する役割を備え
る。図１８のゲートリード３６の先端の接続部はソケッ
トとプローブからなり、プローブが延在部６０の丸い貫
通孔に貫通されて先端がチップ１表面のゲート電極の接
続部４に接合される。図１９のゲートリード３６の先端
の接続部は、ばねピンからなり、ゲートリード３６が延
在部６０の切り溝に嵌合されてばねピン先端がゲート電
極の接続部４に接合される。図２０のゲートリード３６
の先端の接続部は、ソケットと埋込みばねピンからな
り、このばねピンが延在部６０の断面長方形の貫通孔に
貫通されて先端がチップ１表面のゲート電極の接続部４
に接合される。
【００２７】次に、図２１及び図２２を参照して本発明
の半導体装置内の電極板の構造を説明する。これらの図
は、圧接型半導体装置のエミッタ電極板の圧接側の平面
を示す平面図である。図２２は、第３の実施例で示す図
１２のエミッタ電極板２７である。この内表面（圧接
面）には溝５０がチップ同士が接する部分に縦横に形成
されている。この溝５０にはゲートリードを配置する。
必要に応じてエミッタ制御リードなどの他のリードや検
知用サーミスタなどを埋設させることもできる。この様
に図２２の例では、予め溝を十分形成しておき、リード
の配線には必要な溝のみ使用する。この溝５０にはゲー
ト電極の接続部と対向するゲート電極部６６が形成され
ている。図２１では逆にリードの配線などに必要な溝６
１を形成する。他のリードやサーミスタを配置すること
が必要なときにはそのための溝６１を形成する。チップ
終端部は、チップフレームが形成されており、放熱に寄
与しないのでこの様な溝５０、６１が有効になる。
【００２８】図２３は、半導体装置の外部に導出される
ゲート端子Ｇと各ＩＧＢＴ素子のゲート電極とを接続す
るゲートリード３６の構造を示す。ゲート端子は、複数
のチップから接続された複数のゲートリード３６を結合
して形成される。図に示すように、発振防止用抵抗をゲ
ートリード３６に配線しても良い。抵抗は、Ｌ成分が減
少するようにできるだけチップに近いほうが好ましい。
また抵抗は、絶縁被覆チューブで被覆されている。チッ
プのゲート電極との接続方法は図１８〜図２０の方法も
含まれている。さらに、ソケットは、ゲート電極のプロ
ーブやばねピンなどに嵌合される。必要に応じてゲート
過電圧防止の３０Ｖ程度のツェナーダイオードをゲート
・エミッタ間に挿入することも可能である。ゲート・エ
ミッタ間にはコンデンサを挿入することもできる。
【００２９】図２４に示すように、エミッタ緩衝板３１
やコレクタ緩衝板に用いられるＭｏ板は、厚みが１〜２
ｍｍ程度あり、その４隅は０．２〜１ｍｍ程度の曲率半
径Ｒに加工されている。これは打ち抜き後に続くバレル
研磨により処理されるが、このコーナー部に荷重が集中
されるのを緩和する。この緩衝板３１は、中央にゲート
リード貫通孔６２が形成されている。この貫通孔６２は
緩衝板３１の中央に形成されているので、例えば、ゲー
ト電極の接続部が中央に形成されているＩＧＢＴチップ
に用いられる。前記Ｒは、貫通孔６２にも施される。こ
の処理は、Ｃｕなどの軟金属箔も同様に効果がある。次
に、図２５を参照してチップフレームのチップへの取付
けを説明する。チップフレーム３３は、チップ１の側面
と主面に接着されるが、主面と接着する部分の先端部分
のコーナーを０．２ｍｍ程度面取りする。その後チップ
フレーム３３の接触面に接着剤３９を塗布し、両者を接
着する。この様に処理することによってチップ表面のパ
ターンへの接着剤３９の染み出しを防止することができ
る。以上の実施例で用いたチップの集合体を一体に保護
する外部フレームは、円板状であって、リングフレーム
と称しているが、本発明は、このような形状に限定され
ない。図２６に示すように、４角形の半導体装置もあ
り、この場合は、外部フレームも４角形になる。チップ
集合体が角型に近いので、円形よりコンパクトになる。
図２８は、図２１及び図２２で説明したようにゲートリ
ードの配線を行う電極板の溝にサーミスタを取付ける方
法を説明する。サーミスタは、素子温度検出回路として
用いられる。図２１の電極板を用いる場合は、専用の溝
６１を作り、図２２の電極板を用いる場合は、必要な溝
を選択する。図２８は、図２１の電極板２７であり、素
子温度検出回路（サーミスタ）のために溝６１を形成
し、そこにサーミスタを埋設し、シリコーンラバーなど
で固定する。
【００３０】以上のように、本発明の複数の異なる種類
のチップを高密度に配列したマルチチップ圧接型高速パ
ワーデバイスはつぎのような特性を有する。 素子の大容量化が容易になる。同一のチップで大容
量化が可能になる。 素子の高機能、高付加価値化が容易になる。様々な
チップの組み合わせが可能になる。 また、圧接型にすることにより、次のように従来のモジ
ュール型高速パワーデバイスでは不可能であった高信頼
性が可能になる。 ボンディングレス、半田レスによるパワーサイク
ル、熱疲労に対する信頼性が向上する。例えば、車両用
デバイスでは、パワーサイクルが６００万サイクル、熱
疲労に対する信頼性が７万５千サイクルを可能とする。 両面冷却可能になる。冷却能力が従来の片面冷却の
倍となり、素子外形を約半分に縮小できる。１２００Ａ
−２５００Ｖクラスの逆導通型ＩＧＢＴでは素子外形φ
１２０ｍｍ以下となり、モジュール型の約半分になる。 耐熱、耐圧信頼性が向上する。車両用圧接型半導体
で実績のあるセラミックパッケージを使用することがで
きる。 配線インダクタンスが減少する。圧接によりチップ
間のインダクタンスが最低限に抑えられる。
【００３１】
【発明の効果】従来の圧接構造では圧接不可能であった
プレーナ耐圧構造の高速パワーデバイスをそのチップの
終端部に合成樹脂のチップフレームを装着することによ
り圧接を可能とした。また、チップの集合体を外部フレ
ームで固定することにより、ＩＧＢＴ素子、ＦＲＤ素子
などの異なる種類のチップを一括して圧接することがで
きるようになった。また、軟金属シートの厚さ補正板を
挿入した事により、チップや部材厚の違いによる一括圧
接時のバラツキを抑えて均一な圧接が可能になった。ま
た、圧接するエミッタ又はコレクタ電極板の内面に、チ
ップの外寸に合わせて溝を形成してチップに曲げの力が
かかるのを防止することができるようになった。また、
チップのゲート電極の接続部を覆うチップフレームの延
在部はこの接続部を保護するとともにこの接続部へのゲ
ートリードの接続を容易にする。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の平面図。
【図２】図１のＡ−Ａ′線に沿う部分の断面図。
【図３】第１の実施例に用いる半導体基板の断面図。
【図４】第１の実施例に用いる半導体基板の断面図。
【図５】第１の実施例に用いる半導体基板の平面図及び
断面図。
【図６】図５の領域Ｂの拡大断面図。
【図７】第１の実施例に用いる半導体基板の断面図。
【図８】図５の領域Ｂの拡大断面図。
【図９】第１の実施例の半導体装置の平面図。
【図１０】第２の実施例の半導体装置の平面図。
【図１１】図１０のＡ−Ａ′線に沿う部分の断面図。
【図１２】第３の実施例の半導体装置の断面図。
【図１３】第４の実施例の半導体装置の断面図。
【図１４】図１３の半導体装置のベースの平面図。
【図１５】図１３の半導体装置のチップの平面図。
【図１６】図１３の半導体装置のセラミックキャップの
平面図。
【図１７】図１３の半導体装置の皿バネの断面図。
【図１８】第５の実施例の半導体装置のＩＧＢＴ素子の
平面図及び断面図。
【図１９】第５の実施例の半導体装置のＩＧＢＴ素子の
平面図及び断面図。
【図２０】第５の実施例の半導体装置のＩＧＢＴ素子の
平面図及び断面図。
【図２１】本発明の電極板の平面図。
【図２２】本発明の電極板の平面図。
【図２３】本発明の半導体装置のゲート端子に接続され
たゲートリードの平面図。
【図２４】本発明の半導体装置に用いる緩衝板の平面図
及び断面図。
【図２５】本発明の半導体装置のチップフレームを装着
する方法を説明するチップの断面図。
【図２６】本発明の半導体装置の外部フレームの平面
図。
【図２７】本発明のチップの平面図。
【図２８】本発明の電極板の断面図、平面図及びサーミ
スタの断面図。
【図２９】従来の半導体装置の断面図。
【図３０】従来の半導体装置の平面図。
【図３１】従来の半導体装置に用いる半導体基板の断面
図。
【図３２】従来の半導体装置に用いる半導体基板の断面
図。
【符号の説明】
１ 半導体基板 ２ 層間絶縁膜 ３ ポリシリコンゲート ４ ゲート電極の接続部 ５ Ｎ型エミッタ領域 ６ Ｎ−ベース領域 ７ Ｐ型コレクタ領域 ８ Ｐ＋ベース領域 ９ Ｐ型ベース領域 １１ シリコン酸化膜 １３ エミッタ電極 １５ パッシベーション膜（ポリイミド） １７ ＩＧＢＴ素子 １９ ＦＲＤ素子 ２１ 外部フレーム（リングフレーム） ２２ Ａｌゲート電極 ２３ コレクタ電極板 ２７ エミッタ電極板 ２９、３１ 緩衝板 ３３ チップフレーム ３５ 軟金属箔（Ｃｕ） ３６ ゲートリード ３７ 外部フレームの突起部 ３９ 接着剤 ４０ 外囲器 ４１ 保護酸化膜 ４２ メタルスリーブ ４３ 外部フレームの格子 ４５ チップフレームの溝 ４６ 位置決めガイド ４７、４８ 厚み補正板（Ａｇシート） ４９、５０ 電極板の溝 ５１ ベースのＦｅ格子 ５２ ベースの支持部 ５３ セラミックキャップ ５４ エミッタ電極ポスト ５５ ストランドワイヤ ５６ インシュレータ ５７ 皿バネ ５８ ワッシャ ５９ セラミックキャップのメタライズパター
ン ６０ チップフテームの延在部 ６１ チップフレームの配線溝 ６２ ゲートリード貫通孔 ６３ エミッタ制御リード ６４ エミッタ制御電極 ６５ 主エミッタ電極 ６６ 溝のゲート電極部 １００ ベース １０１ ＡｌＮ絶縁基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−94448（ＪＰ，Ａ) 特開 昭52−65678（ＪＰ，Ａ) 特開 平５−41514（ＪＰ，Ａ) 特開 平７−94673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/52 H01L 25/07 H01L 29/74

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の半導体基板と、 第１の電極板と、 第２の電極板と、前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと を備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に配置するとともに前記第１の電極
    板及び前記第２の電極板とにより上下から圧接し、この
    圧接によって前記複数の半導体基板を前記第１の電極板
    及び前記第２の電極板の間に固定し、且つ前記チップフ
    レームは、前記半導体基板の主面終端部の絶縁を強化す
    ると共に前記半導体基板を同一平面に配置するときの位
    置決めに用いることを特徴とする圧接型半導体装置。
  2. 【請求項２】 複数の半導体基板と、 第１の電極板と、 第２の電極板と、前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと 、絶縁性の外部フレームと、 前記複数の半導体基板、前記第１の電極板、前記第２の
    電極板、前記チップフレーム及び前記外部フレームを収
    納する外囲器と を備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に配置するとともに前記第１の電極
    板及び前記第２の電極板により上下から圧接し、この圧
    接によって前記複数の半導体基板を前記第１の電極板及
    び前記第２の電極板の間に固定し、且つ前記チップフレ
    ームは、前記半導体基板の主面終端部の絶縁を強化する
    と共に前記半導体基板を同一平面に配置するときの位置
    決めに用い、前記外部フレームは、前記複数の半導体基
    板の各位置を規制することを特徴とする圧接型半導体装
    置。
  3. 【請求項３】 前記外部フレームは、前記第１及び第２
    の電極板を囲む部分と、前記側面を囲む部分より突出し
    前記同一平面に配置された複数の半導体基板もしくは前
    記チップフレームに接して前記第１及び第２の電極板と
    の間に挿入される突出部とからなることを特徴とする請
    求項２に記載の圧接型半導体装置。
  4. 【請求項４】 複数の半導体基板と、 第１の電極板と、 第２の電極板と、 前記複数の半導体基板の各主面の終端部をそれぞれ被覆
    するように基板周囲に装着された絶縁性のチップフレー
    ムと 、内部に格子が形成された絶縁性の外部フレームと、 前記複数の半導体基板、前記第１の電極板、前記第２の
    電極板、前記チップフレーム及び前記外部フレームを収
    納する外囲器とを備え、 前記複数の半導体基板を互いに前記チップフレームが接
    するように同一平面に前記格子の間に配置するとともに
    前記第１の電極板及び前記第２の電極板により上下から
    圧接し、この圧接によって前記複数の半導体基板を前記
    第１の電極板及び前記第２の電極板の間に固定し、且つ
    前記チップフレームは、前記半導体基板の主面終端部の
    絶縁を強化すると共に前記半導体基板を同一平面に配置
    するときの位置決めに用い、前記外部フレームは、前記
    複数の半導体基板の各位置を規制することを特徴とする
    圧接型半導体装置。
  5. 【請求項５】 前記第１の電極板又は第２の電極板もし
    くは第１及び第２の電極板と、前記半導体基板との間に
    は緩衝板を介在させることを特徴とする請求項１又は請
    求項２に記載の圧接型半導体装置。
  6. 【請求項６】 前記緩衝板は、前記複数の半導体基板の
    所定の半導体基板と対向する部分に複数形成されてなる
    ことを特徴とする請求項５に記載の圧接型半導体装置。
  7. 【請求項７】 前記第１の電極板又は第２の電極板もし
    くは第１及び第２の電極板の圧接面に接するように厚さ
    補正板を介在させることを特徴とする請求項１又は請求
    項２に記載の圧接型半導体装置。
  8. 【請求項８】 前記厚さ補正板は、軟金属シートからな
    ることを特徴とする請求項７に記載の圧接型半導体装
    置。
  9. 【請求項９】 前記チップフレームより内側の前記半導
    体基板主面にゲート電極の接続部が形成されていること
    を特徴とする請求項１又は請求項２に記載の圧接型半導
    体装置。
  10. 【請求項１０】 前記チップフレームより内側の前記半
    導体基板主面にゲート電極の接続部を有し、前記チップ
    フレームは、前記ゲート電極上に延びる延在部を有し、
    この延在部にゲートリードを挿入する貫通孔を有してい
    ることを特徴とする請求項１又は請求項２に記載の圧接
    型半導体装置。
  11. 【請求項１１】 前記チップフレームは、前記半導体基
    板と接着剤を介して接続されていることを特徴とする請
    求項１又は請求項２に記載の圧接型半導体装置。
  12. 【請求項１２】 前記チップフレームは、前記接着剤と
    の接触面に溝を有することを特徴とする請求項１１に記
    載の圧接型半導体装置。
  13. 【請求項１３】 前記複数の半導体基板は、中央部に少
    なくとも１つからなる第１の半導体基板と、前記第１の
    半導体基板の周辺に複数の前記第２の半導体基板とを有
    することを特徴とする請求項１に記載の圧接型半導体装
    置。
  14. 【請求項１４】 前記第１の半導体基板は、フリーホイ
    ールダイオードであり、前記第２の半導体基板は、ＩＧ
    ＢＴであることを特徴とする請求項１３に記載の圧接型
    半導体装置。
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