JP2006270112A - パワー半導体素子及びパワーモジュール - Google Patents

パワー半導体素子及びパワーモジュール Download PDF

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Abstract

【課題】パワー半導体素子において、素子の性能や信頼性を向上できる電極構造を提供
する。
【解決手段】パワー半導体素子において、半導体層の表面上に第１の電極１２を設け、第１の電極１２の表面上に層間絶縁層１１を形成し、層間絶縁層１１の表面上における第１の電極１１の直上に第２の電極１０を設ける。
【効果】素子の面積利用率が向上したり、ボンディングのダメージが緩和されるので、パワー半導体素子の性能及び信頼性が向上できる。
【選択図】図１

Description

本発明は、インバータ等の電力変換装置に用いられるパワー半導体素子及びパワーモジュールに関する。
代表的パワー半導体素子であるＩＧＢＴは、ライフタイム制御，微細化等の手法により、スイッチング時間短縮、及び低飽和電圧化の低損失化が着実に進んでいる。しかしながら、低飽和電圧化の結果、ＩＧＢＴの飽和電流も増大し、負荷短絡，上下アーム短絡、等によりＩＧＢＴに飽和電流が流れた場合の素子破壊が問題になってきている。いわゆる短絡耐量の低下である。この問題を解決するために、ＩＧＢＴとゲート駆動回路，過電流保護回路等の各種保護回路を一つのパッケージに封止した、インテリジェントパワーモジュール(ＩＰＭ)が、ＩＧＢＴモジュールにおいて一般的になってきている。
ＩＰＭを実現するためには、ＩＧＢＴ中に流れる電流をモニタしなければならない。このために、主電流の数千分の一の電流を検出する端子を備えたＩＧＢＴ（センス端子付きＩＧＢＴ）が必要である。図４にセンス端子付きＩＧＢＴの等価回路を示す。ゲート端子４３，コレクタ端子４２共通で、センスIGBT40と主IGBT41が並列接続された構造である。センスIGBT40の電流は主IGBT41の数千分の一のため、通電に寄与する、いわゆるアクティブ領域の面積は主IGBT41の数千分の一である。センスIGBT40のエミッタ端子がセンス端子４４となり、電流検出回路（通常、抵抗）へ接続される。
図２はセンス端子付きＩＧＢＴの平面構造模式図である。アルミ電極パタンを模式的に示している。ゲート電極のワイヤボンディング領域(ゲートパッド)２１からチップ全体にゲート電極Ａｌ配線２４が形成され、その他、ほとんどの領域が主IGBT41のエミッタ電極２０である。ゲートパッド２１とほぼ同面積の電極パッド２２がセンス端子（センス
IGBT40のエミッタ端子４４）のワイヤボンディング領域（センスパッド）である。ゲートパッド２１とセンスパッド２２の大きさは、Ａｌワイヤをボンディングするために必要な面積で決定される。例えば、線経０.３mm のＡｌワイヤをボンディングする場合、パッドの大きさは概略、１mm2 程度である。矩形で囲んだ領域２３はセンスIGBT40のアクティブ領域を示している。前述のように、このアクティブ領域は主IGBT41（ほぼチップ全体）の数千分の一であるため、ボンディングに必要な面積１mm2 程度よりもはるかに小さい。
また、ＩＧＢＴの実装上キーとなる、電気的接続は、低コストであることから、Ａｌワイヤの超音波ボンディングが一般的である。これはＩＧＢＴのＡｌ電極にＡｌワイヤを数百グラムの圧力で加圧しながら超音波で溶接するものである。
上記、従来のセンス端子付きＩＧＢＴは、低損失化に関して以下の問題がある。上述のように、センスパッド２２下のアクティブ領域２３の面積は、センスパッド２２の大きさよりもはるかに小さい。この部分の断面構造の一例を模式図で図３に示す。領域１９がセンスIGBT40のアクティブ領域２３であり、いわゆる通常のＩＧＢＴ構造である。ｎ+−エミッタ１３，ｐ−ベース１４，ｐ+−領域１５，ゲート電極（poly−Ｓｉ）１０２，ｎ- −ベース１６、ｐ+ −コレクタ１７から構成されている。Ａｌ電極３３がセンスＩＧＢＴのエミッタ電極であるセンスパッド２２である。センスＩＧＢＴ領域１９以外の領域３２は素子分離用酸化膜３１、深いｐ+ −層（ｐ−well層）３０より構成されている。ｐ−
well層３０は主IGBT41のエミッタ端子４５と短絡されている。この領域には、本来、主
IGBT41のアクティブ領域が存在すべきであるが、この領域上にはセンスパッド２２が存在するために、エミッタ電極を形成することができないのである。そこで、エミッタ電極をフローティングにしたＩＧＢＴセルを多数存在させることはラッチアップ等の問題があり、センスパッド２２下のセンスＩＧＢＴ領域１９以外の領域はすべて領域３２となっている。従って、センスパッド下にＩＧＢＴはほとんど形成されない。つまり、センスパッド２２の下のほとんどの領域は通電に寄与しないデッドスペースになっているのである。このことはＩＧＢＴチップの飽和電圧を増大させることになり、低飽和電圧が高性能化の重要な指針であるパワー半導体デバイスにとって重大な欠点になる。
また、上記理由により、センスＩＧＢＴ領域２３をチップ中複数設けることは現実的に不可能であり、一箇所のみとなる。従って、主IGBT41とセンスIGBT40のゲート抵抗等の差が顕著となり、両者の動作に不均一が生じ、電流比が過渡的に異なってしまう、等の問題も生じる。
さらには、温度検出等、その他の機能をＩＧＢＴチップ中に持たせてチップ外の制御回路と接続する場合、Ａｌ電極パッドが多数となり、主IGBT41領域の減少は顕著となる。
次に、上記ＩＧＢＴ実装上の問題として、Ａｌワイヤボンディングによる素子耐圧劣化が挙げられる。この原因は以下のとおりである。ＩＧＢＴのＡｌ電極中には微量にＳｉが存在する。このＳｉは電極膜中、局所的に析出し（Ｓｉノジュール）、くさび型の形状になる場合がある。すると、この析出したＳｉは、超音波ボンディング時に激しくゆさぶられ、ＩＧＢＴのパッシベーション膜を突き破り、ＩＧＢＴの拡散層中につき刺さる。この現象が生じると、例えば、エミッタ，コレクタ間の短絡が発生し、ＩＧＢＴは動作不良となる。この現象は、ＩＧＢＴの高性能化のために拡散層が浅くなると発生しやすくなり、Ａｌワイヤボンディングによる歩留り低下は顕著になる。
本発明は、上記のような問題を考慮してなされたものであり、パワー半導体素子において、素子の性能や信頼性を向上できる電極構造を提供することを目的とする。
本発明によるパワー半導体素子の主要構成は、半導体層の表面上に設けられる第１の電極と、第１の電極の表面上に位置する層間絶縁層と、層間絶縁層の表面上において第１の電極の直上に位置する第２の電極を有する。このような構成により、パワー半導体素子における素子領域及び電極の配置の自由度が向上する。
より具体的な構成としては、次の各構成が有る。
上記主要構成において、半導体層が第１の素子領域と第２の素子領域を有し、第１の電極は第１の素子領域に接触し、第２の電極は、第１の電極に電気的に接続されるとともに、第２の素子領域の直上の層間絶縁膜の表面上に位置する。そして、第２の電極が外部リードを接続するためのパッドとなる。本構成によれば、第１の素子領域に接続されるパッドの直下に第２の素子領域を設けることができる。従って、第２の素子領域の利用面積を増やすことができる。本構成は、第１の素子領域がセンスＩＧＢＴ領域であり、第２の素子領域が主ＩＧＢＴ領域である場合に好適である。
上記主要構成において、第２の電極をボンディングパッドとする。本構成によれば、層間絶縁膜により、ボンディングによって半導体層が受けるダメージが緩和される。
上記主要構成において、半導体層が素子領域を有し、さらに半導体層の表面上に位置する他の素子を有し、第２の電極は、素子に接続されるとともに、前記素子領域の直上の前記層間絶縁膜の表面上に位置させる。本構成は、他の素子が、酸化膜上に形成されるダイオードである場合に好適である。本構成によれば、半導体層上に他の素子を形成する場合に、素子領域及び電極の配置の自由度が大きくできる。
上記主要構成において、半導体層がスイッチング素子領域を有し、第１の電極がスイッチング素子領域の制御電極配線であり、制御電極配線が層間絶縁膜により被覆され、第２の電極がスイッチング素子領域に接続される。本構成は、スイッチング素子領域ＩＧＢＴ領域であり、制御電極配線がゲート配線である場合に好適である。本構成によれば、制御電極配線があってもスイッチング素子領域に接続される電極パターンを広くすることができる。このため、スイッチング素子領域に接続される電極パターンに、電気抵抗の低い板状の外部リード電極、例えばブスバー電極配線を接続することができる。このような板状の外部リード電極が接続されるパワー半導体素子を収納するパワーモジュール、例えば
ＩＧＢＴモジュールは、配線抵抗や配線インダクタンスが低減される。
なお、本発明は、ＩＧＢＴ，パワーMOSFET，バイポーラトランジスタ等の各種のパワー素子に適用できる。
本発明によれば、素子の面積利用率向上したり、ボンディングのダメージが緩和できるので、素子の性能や信頼性が向上する。
本発明の実施例を、以下図面を使用して詳細に説明する。
（実施例１）
図１，図１８を使用して基本構成を説明する。図１は、本発明によるセンス端子付IGBTのセンスＩＧＢＴ領域１９及びその周囲近傍の主ＩＧＢＴ領域１８の断面構造を模式的に示したものである。ＩＧＢＴのゲート及び拡散層の構造は通常のＩＧＢＴと同一である。すなわち、ｐ+ −コレクタ層１７，ｎ- −ベース層１６，ゲート酸化膜１０４，ゲート電極poly−Ｓｉ層１０２が形成され、ｐ−ベース１４，ｎ+ −エミッタ１３，オーミックコンタクトを得るためのｐ+ −層１５が形成される。ゲート電極パッシベーション酸化膜
１０１が形成された後、エミッタ電極１２（Ａｌ膜）とｐ−ベース１４、ｎ+ −エミッタ１３が接続される。Ａｌ膜１２は、従来ＩＧＢＴのエミッタ電極膜よりも薄く、１μｍ以下の厚さである。さらに、Ａｌ膜１２上にはプラズマＣＶＤ等で堆積される層間絶縁膜
（酸化膜）１１が、膜厚０.５μｍ 程度形成され、スルーホール１０３が形成される。このスルーホール１０３で第二Ａｌ層１０と第一Ａｌ層１２が接続される。本実施例では、第二Ａｌ層１０の厚さは従来ＩＧＢＴのエミッタ電極と同程度の５μｍである。
本実施例の固有の特徴は、センスＩＧＢＴ領域１９のごく近傍から主ＩＧＢＴ領域１８が形成されることである。すなわち、主ＩＧＢＴのデッドスペースは存在しない。比較のため、通常のセンス端子付ＩＧＢＴのセンスＩＧＢＴ領域１９近傍の断面構造模式図を図３に示す（図１に相当）。従来例ではセンスＩＧＢＴ領域１９の近傍は、前述のように深いｐ+ −層（ｐ−well層）３０が形成され（領域３２）、主ＩＧＢＴは形成されない。この理由は既述したが、図１９で詳細に説明する。図１９は図２のセンスパッド２２領域の断面構造模式図を示している。簡単のため、ゲート配線２４の領域は省略し、また、エミッタコンタクト領域はｐ−ベース１４のみで示し、ｎ+ −エミッタ１３，ｐ+ −層１５は省略している。従来、ＩＧＢＴのエミッタ電極は膜厚５μｍ以上の厚いＡｌ層３３一層のみで形成される。従って、Ａｌワイヤボンディングのため、大面積を必要とするセンスパッド２２下にはエミッタ電極２０を形成できないため、ｐ−well層３０は基本的にデッドスペースとなってしまう。
一方、図１９に相当する本実施例の図を図１８に示す。本実施例の場合、エミッタ電極は第一，第二のＡｌ層で形成されるため、第二のＡｌ層で構成されるセンスパッド１８０下に層間酸化膜１１を配置して、第一のＡｌ層を配置することができる。従って、主IGBTをセンスＩＧＢＴのごく近傍より配置し、主ＩＧＢＴのエミッタ電極を第一のＡｌ層１２で構成し、センスパッド１８０周囲のエミッタ電極（第二Ａｌ層）１８１へ接続することができる。
以上のように、第一，第二のＡｌ層１０，１２を利用し、層間酸化膜１１の下に主IGBTを配置することにより、センスパッド下のデッドスペースを無くすことができる。
電力変換用パワー半導体であるＩＧＢＴにおいて、エミッタ電流は素子上面全体に形成されたＡｌ電極から素子上方へ通電される。従って、Ａｌ電極の抵抗による損失は無視できる。しかしながら、本実施例の場合、層間酸化膜１１下の主ＩＧＢＴの電流は、その他の領域と異なり、素子上方へ通電することはできず、周囲のＡｌ電極１８１までは素子表面に平行に通電しなければならない。よって、Ａｌ電極１２の膜厚は、この部分の抵抗も考慮して決定しなければならない。本実施例では、Ａｌ電極１２の膜厚は１μｍとしている。
（実施例２）
本発明によると、従来問題であったセンスパッド２２下のデッドスペースは基本的に無くすことができる。従って、センスＩＧＢＴを１チップ中に多数形成することができる
（図６）。従来構造では、デッドスペースが存在するために、多数形成することは、主
ＩＧＢＴ領域の面積を著しく減少させることから、到底不可能なことであった。エミッタ・コレクタ飽和電圧（ＶＣＥ（sat））を大幅に増大させ、損失を著しく増大させるからである。例えば、定格電圧／電流、６００Ｖ／５０ＡのＩＧＢＴの場合、エミッタ電極中、センスパッドの占める割合は約６％であった（１パッドの場合）。従って、センスIGBT領域を４パッドとした場合、その割合は２５％程度にもなってしまい、到底許容できないのである。
図６に示した実施例は、エミッタ電極２０が４パッドの場合を示しており、そのエミッタ電極２０各々の領域に対応して、センスＩＧＢＴを配置し、センスパッド２２を４パッド配置している。本構造で、独立した４つのＩＧＢＴ領域各々にセンス領域を設けることができるので、より精度良い電流検出ができる。
本実施例では、ゲートパッド２１はチップの中央に配置されているが、もちろんチップ端等、別の配置でもいっこうに構わない。
（実施例３）
本発明によると、センスパッド下のデッドスペースを解消すること以外にも、ＩＧＢＴモジュールの信頼性を大幅に向上できる、という極めて重要な効果がある。図１０を使用して本効果を実現した実施例を説明する。
Ａｌワイヤボンディング領域１００１の断面構造模式図を示している。特徴は、IGBTチップ電極のＡｌ２層化に必要な層間酸化膜１１を、Ａｌワイヤボンディング領域１００１に配置していることである。従来構造はＡｌ電極一層のため、Ａｌ電極中に発生したＳｉノジュール１００３は、Ａｌワイヤが超音波溶接される際、Ｓｉ基板に直接ダメージを与え、場合によっては、基板パッシベーション層を破壊して、基板内部に侵入する。しかしながら、本実施例では、たとえＡｌワイヤボンディング部にＳｉノジュール１００３が発生しても、その下には硬い酸化膜１１が存在するため、Ｓｉ基板中に侵入することは殆どなく、また、ダメージも硬い酸化膜１１で分散されるため、集中すること無く、極めて高信頼のワイヤボンディング部が実現できる。本例では、層間酸化膜１１の膜厚は０.５
μｍとしている。この厚さは、Ｓｉノジュール１００３のダメージに耐えられる剛性を持つように設計される。従って、本例ではプラズマＣＶＤ等で堆積された酸化膜としているが、シリコンナイトライド膜等、その絶縁膜の種類によって、適宜厚さが決定されるものである。
図１１はエミッタパッド２０が６パッド構成の場合の従来構造ＩＧＢＴチップ平面模式図を示している。Ａｌワイヤ１００２の線経は０.３mm である。線経は、太いほど電流容量を大きくできるため本数を少なくできるので、実装上は太くすることが望ましい。しかしながら、線経を太くすることは、超音波溶接する際のパワーを大きくしなければならず、前記問題を顕在化させる。そこで、０.３mm と比較的細くして本数を各パッド３本と多くしている。一方、本実施例の場合を図１２に示す。この場合、前述のようにワイヤボンディングのダメージはほとんど考慮しなくても良いので、超音波パワーを大きくできる。従って、Ａｌワイヤ１００２の線経は０.５mm と、従来と比べて大きくし、本数を各パッド１本と少なくしている。この時、ワイヤボンディング１００１下には、もちろん層間酸化膜１１を配置している。
以上の様に、本実施例によると、信頼性を維持して、かつ、Ａｌワイヤ本数を少なくできるので、ＩＧＢＴモジュールの製造コストを削減できる効果もある。
（実施例４）
ＩＰＭを構成するＩＧＢＴチップに、電流検出機能のみでなく、チップの温度を検出するためのダイオードを内蔵した場合が有る。ダイオード内蔵ＩＧＢＴチップの等価回路を図７に、断面構造模式図を図９に、チップ平面摸式図を図８に示す。動作原理は、ダイオード７１のアノード，カソード間に一定電流を通電し、ダイオード７１のオン電圧の変化で温度を検出するものである。
このダイオード７１を、本実施例ではpoly−Ｓｉ層で形成している。ｐ型poly−Ｓｉ層９１，ｎ型poly−Ｓｉ層９２を素子分離用酸化膜３１上に形成し、第一Ａｌ層１２，第二Ａｌ層１０で配線している。前述のセンスＩＧＢＴ領域と同じ理由で、Ａｌ一層の場合、アノード８０，カソード８１パッドの下は、デッドスペースとなってしまう。この場合、センスパッド２２も含めて、３パッド下の領域がデッドスペースとなる。低損失が特徴のＩＧＢＴでは問題になる。そこで、第二Ａｌ層１０で形成したアノード８０，カソード
８１電極下に層間酸化膜１１を配置し、主ＩＧＢＴを形成している。
以上、本実施例ではダイオードを内蔵した場合について示した。今後のＩＧＢＴのインテリジェント化を考えると、ダイオードの他にも、様々な周辺素子、及び、回路が内蔵される可能性がある。その場合にも、内蔵素子、及び、回路の電極パッド（第二Ａｌ層）の下に層間酸化膜を配置し、主ＩＧＢＴをその下に配置することは極めて有効になる。
（実施例５）
これまで述べてきたように、ＩＧＢＴのエミッタ電極は１チップ中、複数に分割されている。例えば、定格電圧６００Ｖ素子の場合、４パッド（５０Ａ），１２パッド（１００Ａ）である。この理由は、ゲートのＡｌ配線をチップ中に配線する必要があるからである。従来構造ＩＧＢＴチップのＡｌ配線近傍の断面構造摸式図を図５に示す。Ａｌ一層３３のみしか使用できないため、Ａｌ配線２４とエミッタ電極２０は分離する必要があるため、エミッタ電極は必然的に分離してしまうのである。
このＡｌ配線２４が存在しない場合、ゲート配線はゲート電極材料であるpoly−Ｓｉのみで配線され、極めて高抵抗となってしまう。これでは、チップ一辺の長さが最大１cm以上あるＩＧＢＴチップでは、もはやチップ中の各ＩＧＢＴセルの均一動作は全く期待できない。
そこで、ゲートＡｌ配線部にも本発明を適用する。図１３に断面構造模式図を示す。ゲートＡｌ配線部１３０において、Ａｌ配線を第一Ａｌ層１２で配線し、この配線を層間酸化膜１１で絶縁し、エミッタ電極を第二Ａｌ層１０でチップ一面に形成するのである。もちろん、ゲートパッド、及び、センス端子付ＩＧＢＴの場合、センスパッドは分離する必要はある。
以上の様に、本実施例の場合、電流定格にかかわらず、エミッタ電極をチップ中分離すること無く、１パッドで形成できる。このことは、ワイヤボンディングの線経，本数，位置等の自由度が大きくなり、実装形態に自由度を増すとともに、ＩＧＢＴモジュールの小型化等にも寄与する。
（実施例６）
実施例５によると、エミッタ電極を分離すること無く、１パッドにできる。このことを利用すると、従来のＡｌワイヤボンディング法ではなく、ＩＧＢＴチップへの様々な配線接続法が考えられる。
従来よりダイオード等では行われていた、ブスバーをチップ電極へ直接接着させた場合について、図１４，図１５に示す。図１４はチップとブスバー１４０のみを示した平面模式図、図１５は、モジュールの例で、モジュールベース１５１までの断面構造模式図を示している。
本実施例では定格電圧／電流、６００Ｖ／５０Ａの場合について示しており、チップサイズは６mmである。ゲート配線はＡｌワイヤ１１１を超音波ボンディングして行い（従来と同一）、エミッタ配線は幅５mmのＡｌリボン１４０を同じく超音波ボンディングしている。このエミッタ配線で、従来のＡｌワイヤボンディングでは実現困難な、低抵抗，低インダクタンスが実現できる。このように、チップサイズと同程度の幅の広いブスバーは、ゲート配線とエミッタ電極を異なる金属層で形成することで実現できる。また、本実施例では、ブスバー１４０の接着はＡｌリボンの超音波溶接で実現しているが、その他、Ｎｉメッキ銅板のはんだ接着等の方法も考えられる。この場合、エミッタ電極２０はＡｌ層では困難であり、Ｎｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造等にしなければならない。第一Ａｌ層はそのままで、第二Ａｌ層を、このはんだづけ用のメタライズ層にすることが考えられる。
（実施例７）
実施例６に示した、ブスバーをＩＧＢＴチップに接続した場合の構造について、等価回路を図１６に示す三相インバータモジュールを構成した場合の実施例を図１７に示す。モジュールの形態は、Ｎ，Ｐ，Ｕ，Ｖ，Ｗのパワー端子、及び、制御端子（図示せず）をケースにインサート成型した、いわゆるインサートケースを使用した場合について示している。すなわち、ケース１７０には、Ｐ配線１７３、Ｎ配線１７４、Ｕ，Ｖ，Ｗ配線１７５，１７６，１７７がインサート成型されている。
従来のＩＧＢＴモジュールと同様、セラミック基板１５０には、フライホイーリングダイオード（ＦＷＤ）１７２，ＩＧＢＴ１５２がはんだ接着されている。一つのセラミック基板１５０が、図１５中の１アーム１６０に相当する。この基板がヒートシンクである銅ベース１５１にはんだ接着され、Ｓｉチップからヒートシンクへの放熱系が完成している。以上、素子，セラミック基板が搭載された銅ベース１５１に、前記ケース１７０がシリコーン系の熱硬化性接着剤により接着されている。ゲート配線、及び、その他の制御系の配線は、従来と同様Ａｌワイヤボンディングにより、制御端子１７１に接続されているが、以下のパワー系の配線接続法が特徴である。
本実施例の場合、Ｓｉチップの電極は前述のはんだ接着用にメタライズされており、インサート成型された厚さ０.８mm のＮｉメッキ銅板１７４，１７３，１７５が一つのセラミック基板１５０及びその基板に搭載されたＳｉチップにはんだ接着される。具体的には、Ｐ配線１７３はセラミック基板１５０上の銅箔１７８に、Ｎ配線１７４はIGBT152に、Ｗ配線１７５はセラミック基板１５０上の銅箔１７９，FWD172，IGBT153 にはんだ接着される。セラミック基板，インサートケース１７０は、銅ベース１５１にアラインメントされているため、これらのはんだ接着は、位置合わせをする必要が無く、容易に接着できる。
以上、パワー系の配線にＡｌワイヤを使用するかわりに、銅のブスバー配線を使用するため、低抵抗，低インダクタンスのＩＧＢＴモジュールが実現できる。
本発明の一実施例を示す断面構造模式図。 従来のセンス端子付きＩＧＢＴの平面模式図。 従来のセンス端子付きＩＧＢＴの断面構造模式図。 センス端子付きＩＧＢＴの等価回路図。 従来ＩＧＢＴのゲート電極配線領域の断面構造模式図。 本発明センス端子付きＩＧＢＴの一実施例。 温度検出端子付きＩＧＢＴの等価回路。 図７の平面構造模式図。 本実施例による図７の断面構造模式図。 本発明の低ダメージ電極の一実施例。 従来ＩＧＢＴのワイヤボンディング模式図。 本発明ＩＧＢＴのワイヤボンディング模式図。 本発明ＩＧＢＴのゲート電極配線部の断面構造模式図。 本発明ＩＧＢＴの電極配線の一実施例。 図１４の断面構造模式図。 三相インバータモジュールの等価回路。 本発明ＩＧＢＴチップを搭載した三相インバータモジュールの実施例。 図１をズームアウトした図。 図３をズームアウトした図。
符号の説明
１０…第二Ａｌ層、１１…層間絶縁膜、１２…第一Ａｌ層、１３…ｎ+ −エミッタ層、１４…ｐ−ベース層、１５…ｐ+ −層、１６…ｎ- −ベース、１７…ｐ+ −コレクタ層、１８…主ＩＧＢＴ領域、１９…センスＩＧＢＴ領域、１０１…パッシベーション膜、102１０２…ゲート電極（poly−Ｓｉ）、１０３…スルーホール、１０４…ゲート酸化膜、
２０…主ＩＧＢＴエミッタ電極、２１…ゲート電極、２２…センスＩＧＢＴエミッタ電極（センス電極）、２３…センスＩＧＢＴアクティブ領域、２４，１３０…ゲート電極Ａｌ配線、３０…深いｐ+ 層（ｐ−well層）、３１…素子分離酸化膜、３２…ｐ−well層領域、３３…Ａｌ層、４０…センスＩＧＢＴ、４１…主ＩＧＢＴ、４２…コレクタ端子、４３…ゲート端子、４４…センスＩＧＢＴエミッタ端子（センス端子）、４５…主ＩＧＢＴエミッタ端子、７０…温度検出ダイオード内蔵ＩＧＢＴ、７１…温度検出ダイオード、７２…温度検出端子、７３…温度検出端子（グランド）、８０…温度検出端子電極、８１…温度検出端子電極（グランド）、９０…温度検出ダイオード領域、９１…温度検出ダイオード（ｐ層）、９２…温度検出ダイオード(ｎ層)、１１１，１００２…Ａｌワイヤ、１４０…ブスバー配線、１５０…セラミック基板、１５１…銅ベース、１５２，１５３…IGBTチップ、１６０…１アーム、１７０…モジュールケース、１７１…制御端子用パッド、172…フライホイーリングダイオード（ＦＥＤ）、１７３…Ｐ配線、１７４…Ｎ配線、１７５…Ｗ配線、１７６…Ｖ配線、１７７…Ｕ配線、１７８，１７９…セラミック基板上銅箔、１００１…Ａｌワイヤボンディング領域、１００３…Ｓｉノジュール。

Claims (8)

  1. 半導体層の表面上に設けられる第１の電極と、前記第１の電極の表面上に位置する層間絶縁層と、前記層間絶縁層の表面上において前記第１の電極の直上に位置する第２の電極を有することを特徴とするパワー半導体素子。
  2. 請求項１において、前記半導体層が第１の素子領域と第２の素子領域を有し、前記第１の電極は第１の素子領域に接触し、前記第２の電極は、前記第１の電極に電気的に接続されるとともに、前記第２の素子領域の直上の前記層間絶縁膜の表面上に位置し、前記第２の電極が外部リードを接続するためのパッドであることを特徴とするパワー半導体素子。
  3. 請求項２において、前記第１の素子領域がセンスＩＧＢＴ領域であり、前記第２の素子領域が主ＩＧＢＴ領域であることを特徴とするパワー半導体素子。
  4. 請求項１において、前記第２の電極がボンディングパッドであることを特徴とするパワー半導体素子。
  5. 請求項１において、半導体層が素子領域を有し、さらに前記半導体層の表面上に位置する酸化膜上に形成されるダイオードを有し、前記第１の電極は前記素子領域に接続され、前記第２の電極は、前記ダイオードに接続されるとともに、前記素子領域の直上の前記層間絶縁膜の表面上に位置することを特徴とするパワー半導体素子。
  6. 請求項１において、前記半導体層がスイッチング素子領域を有し、前記第１の電極が前記スイッチング素子領域の制御電極配線であり、前記制御電極配線が前記層間絶縁膜により被覆され、前記第２の電極が前記スイッチング素子領域に接続されることを特徴とするパワー半導体素子。
  7. 請求項６において、前記スイッチング素子領域がＩＧＢＴ領域であり、前記制御電極配線がゲート配線であることを特徴とするパワー半導体素子。
  8. 半導体素子がケースに収納されるパワーモジュールであって、前記半導体素子が請求項６または７に記載のパワー半導体素子であり、前記第２の電極に板状の外部リード電極が接続されることを特徴とするパワーモジュール。
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