JP2006270112A - パワー半導体素子及びパワーモジュール - Google Patents

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Abstract

【課題】パワー半導体素子において、素子の性能や信頼性を向上できる電極構造を提供
する。
【解決手段】パワー半導体素子において、半導体層の表面上に第1の電極12を設け、第1の電極12の表面上に層間絶縁層11を形成し、層間絶縁層11の表面上における第1の電極11の直上に第2の電極10を設ける。
【効果】素子の面積利用率が向上したり、ボンディングのダメージが緩和されるので、パワー半導体素子の性能及び信頼性が向上できる。
【選択図】図1

Description

本発明は、インバータ等の電力変換装置に用いられるパワー半導体素子及びパワーモジュールに関する。
代表的パワー半導体素子であるIGBTは、ライフタイム制御,微細化等の手法により、スイッチング時間短縮、及び低飽和電圧化の低損失化が着実に進んでいる。しかしながら、低飽和電圧化の結果、IGBTの飽和電流も増大し、負荷短絡,上下アーム短絡、等によりIGBTに飽和電流が流れた場合の素子破壊が問題になってきている。いわゆる短絡耐量の低下である。この問題を解決するために、IGBTとゲート駆動回路,過電流保護回路等の各種保護回路を一つのパッケージに封止した、インテリジェントパワーモジュール(IPM)が、IGBTモジュールにおいて一般的になってきている。
IPMを実現するためには、IGBT中に流れる電流をモニタしなければならない。このために、主電流の数千分の一の電流を検出する端子を備えたIGBT(センス端子付きIGBT)が必要である。図4にセンス端子付きIGBTの等価回路を示す。ゲート端子43,コレクタ端子42共通で、センスIGBT40と主IGBT41が並列接続された構造である。センスIGBT40の電流は主IGBT41の数千分の一のため、通電に寄与する、いわゆるアクティブ領域の面積は主IGBT41の数千分の一である。センスIGBT40のエミッタ端子がセンス端子44となり、電流検出回路(通常、抵抗)へ接続される。
図2はセンス端子付きIGBTの平面構造模式図である。アルミ電極パタンを模式的に示している。ゲート電極のワイヤボンディング領域(ゲートパッド)21からチップ全体にゲート電極Al配線24が形成され、その他、ほとんどの領域が主IGBT41のエミッタ電極20である。ゲートパッド21とほぼ同面積の電極パッド22がセンス端子(センス
IGBT40のエミッタ端子44)のワイヤボンディング領域(センスパッド)である。ゲートパッド21とセンスパッド22の大きさは、Alワイヤをボンディングするために必要な面積で決定される。例えば、線経0.3mm のAlワイヤをボンディングする場合、パッドの大きさは概略、1mm2 程度である。矩形で囲んだ領域23はセンスIGBT40のアクティブ領域を示している。前述のように、このアクティブ領域は主IGBT41(ほぼチップ全体)の数千分の一であるため、ボンディングに必要な面積1mm2 程度よりもはるかに小さい。
また、IGBTの実装上キーとなる、電気的接続は、低コストであることから、Alワイヤの超音波ボンディングが一般的である。これはIGBTのAl電極にAlワイヤを数百グラムの圧力で加圧しながら超音波で溶接するものである。
上記、従来のセンス端子付きIGBTは、低損失化に関して以下の問題がある。上述のように、センスパッド22下のアクティブ領域23の面積は、センスパッド22の大きさよりもはるかに小さい。この部分の断面構造の一例を模式図で図3に示す。領域19がセンスIGBT40のアクティブ領域23であり、いわゆる通常のIGBT構造である。n+−エミッタ13,p−ベース14,p+−領域15,ゲート電極(poly−Si)102,n- −ベース16、p+ −コレクタ17から構成されている。Al電極33がセンスIGBTのエミッタ電極であるセンスパッド22である。センスIGBT領域19以外の領域32は素子分離用酸化膜31、深いp+ −層(p−well層)30より構成されている。p−
well層30は主IGBT41のエミッタ端子45と短絡されている。この領域には、本来、主
IGBT41のアクティブ領域が存在すべきであるが、この領域上にはセンスパッド22が存在するために、エミッタ電極を形成することができないのである。そこで、エミッタ電極をフローティングにしたIGBTセルを多数存在させることはラッチアップ等の問題があり、センスパッド22下のセンスIGBT領域19以外の領域はすべて領域32となっている。従って、センスパッド下にIGBTはほとんど形成されない。つまり、センスパッド22の下のほとんどの領域は通電に寄与しないデッドスペースになっているのである。このことはIGBTチップの飽和電圧を増大させることになり、低飽和電圧が高性能化の重要な指針であるパワー半導体デバイスにとって重大な欠点になる。
また、上記理由により、センスIGBT領域23をチップ中複数設けることは現実的に不可能であり、一箇所のみとなる。従って、主IGBT41とセンスIGBT40のゲート抵抗等の差が顕著となり、両者の動作に不均一が生じ、電流比が過渡的に異なってしまう、等の問題も生じる。
さらには、温度検出等、その他の機能をIGBTチップ中に持たせてチップ外の制御回路と接続する場合、Al電極パッドが多数となり、主IGBT41領域の減少は顕著となる。
次に、上記IGBT実装上の問題として、Alワイヤボンディングによる素子耐圧劣化が挙げられる。この原因は以下のとおりである。IGBTのAl電極中には微量にSiが存在する。このSiは電極膜中、局所的に析出し(Siノジュール)、くさび型の形状になる場合がある。すると、この析出したSiは、超音波ボンディング時に激しくゆさぶられ、IGBTのパッシベーション膜を突き破り、IGBTの拡散層中につき刺さる。この現象が生じると、例えば、エミッタ,コレクタ間の短絡が発生し、IGBTは動作不良となる。この現象は、IGBTの高性能化のために拡散層が浅くなると発生しやすくなり、Alワイヤボンディングによる歩留り低下は顕著になる。
本発明は、上記のような問題を考慮してなされたものであり、パワー半導体素子において、素子の性能や信頼性を向上できる電極構造を提供することを目的とする。
本発明によるパワー半導体素子の主要構成は、半導体層の表面上に設けられる第1の電極と、第1の電極の表面上に位置する層間絶縁層と、層間絶縁層の表面上において第1の電極の直上に位置する第2の電極を有する。このような構成により、パワー半導体素子における素子領域及び電極の配置の自由度が向上する。
より具体的な構成としては、次の各構成が有る。
上記主要構成において、半導体層が第1の素子領域と第2の素子領域を有し、第1の電極は第1の素子領域に接触し、第2の電極は、第1の電極に電気的に接続されるとともに、第2の素子領域の直上の層間絶縁膜の表面上に位置する。そして、第2の電極が外部リードを接続するためのパッドとなる。本構成によれば、第1の素子領域に接続されるパッドの直下に第2の素子領域を設けることができる。従って、第2の素子領域の利用面積を増やすことができる。本構成は、第1の素子領域がセンスIGBT領域であり、第2の素子領域が主IGBT領域である場合に好適である。
上記主要構成において、第2の電極をボンディングパッドとする。本構成によれば、層間絶縁膜により、ボンディングによって半導体層が受けるダメージが緩和される。
上記主要構成において、半導体層が素子領域を有し、さらに半導体層の表面上に位置する他の素子を有し、第2の電極は、素子に接続されるとともに、前記素子領域の直上の前記層間絶縁膜の表面上に位置させる。本構成は、他の素子が、酸化膜上に形成されるダイオードである場合に好適である。本構成によれば、半導体層上に他の素子を形成する場合に、素子領域及び電極の配置の自由度が大きくできる。
上記主要構成において、半導体層がスイッチング素子領域を有し、第1の電極がスイッチング素子領域の制御電極配線であり、制御電極配線が層間絶縁膜により被覆され、第2の電極がスイッチング素子領域に接続される。本構成は、スイッチング素子領域IGBT領域であり、制御電極配線がゲート配線である場合に好適である。本構成によれば、制御電極配線があってもスイッチング素子領域に接続される電極パターンを広くすることができる。このため、スイッチング素子領域に接続される電極パターンに、電気抵抗の低い板状の外部リード電極、例えばブスバー電極配線を接続することができる。このような板状の外部リード電極が接続されるパワー半導体素子を収納するパワーモジュール、例えば
IGBTモジュールは、配線抵抗や配線インダクタンスが低減される。
なお、本発明は、IGBT,パワーMOSFET,バイポーラトランジスタ等の各種のパワー素子に適用できる。
本発明によれば、素子の面積利用率向上したり、ボンディングのダメージが緩和できるので、素子の性能や信頼性が向上する。
本発明の実施例を、以下図面を使用して詳細に説明する。
(実施例1)
図1,図18を使用して基本構成を説明する。図1は、本発明によるセンス端子付IGBTのセンスIGBT領域19及びその周囲近傍の主IGBT領域18の断面構造を模式的に示したものである。IGBTのゲート及び拡散層の構造は通常のIGBTと同一である。すなわち、p+ −コレクタ層17,n- −ベース層16,ゲート酸化膜104,ゲート電極poly−Si層102が形成され、p−ベース14,n+ −エミッタ13,オーミックコンタクトを得るためのp+ −層15が形成される。ゲート電極パッシベーション酸化膜
101が形成された後、エミッタ電極12(Al膜)とp−ベース14、n+ −エミッタ13が接続される。Al膜12は、従来IGBTのエミッタ電極膜よりも薄く、1μm以下の厚さである。さらに、Al膜12上にはプラズマCVD等で堆積される層間絶縁膜
(酸化膜)11が、膜厚0.5μm 程度形成され、スルーホール103が形成される。このスルーホール103で第二Al層10と第一Al層12が接続される。本実施例では、第二Al層10の厚さは従来IGBTのエミッタ電極と同程度の5μmである。
本実施例の固有の特徴は、センスIGBT領域19のごく近傍から主IGBT領域18が形成されることである。すなわち、主IGBTのデッドスペースは存在しない。比較のため、通常のセンス端子付IGBTのセンスIGBT領域19近傍の断面構造模式図を図3に示す(図1に相当)。従来例ではセンスIGBT領域19の近傍は、前述のように深いp+ −層(p−well層)30が形成され(領域32)、主IGBTは形成されない。この理由は既述したが、図19で詳細に説明する。図19は図2のセンスパッド22領域の断面構造模式図を示している。簡単のため、ゲート配線24の領域は省略し、また、エミッタコンタクト領域はp−ベース14のみで示し、n+ −エミッタ13,p+ −層15は省略している。従来、IGBTのエミッタ電極は膜厚5μm以上の厚いAl層33一層のみで形成される。従って、Alワイヤボンディングのため、大面積を必要とするセンスパッド22下にはエミッタ電極20を形成できないため、p−well層30は基本的にデッドスペースとなってしまう。
一方、図19に相当する本実施例の図を図18に示す。本実施例の場合、エミッタ電極は第一,第二のAl層で形成されるため、第二のAl層で構成されるセンスパッド180下に層間酸化膜11を配置して、第一のAl層を配置することができる。従って、主IGBTをセンスIGBTのごく近傍より配置し、主IGBTのエミッタ電極を第一のAl層12で構成し、センスパッド180周囲のエミッタ電極(第二Al層)181へ接続することができる。
以上のように、第一,第二のAl層10,12を利用し、層間酸化膜11の下に主IGBTを配置することにより、センスパッド下のデッドスペースを無くすことができる。
電力変換用パワー半導体であるIGBTにおいて、エミッタ電流は素子上面全体に形成されたAl電極から素子上方へ通電される。従って、Al電極の抵抗による損失は無視できる。しかしながら、本実施例の場合、層間酸化膜11下の主IGBTの電流は、その他の領域と異なり、素子上方へ通電することはできず、周囲のAl電極181までは素子表面に平行に通電しなければならない。よって、Al電極12の膜厚は、この部分の抵抗も考慮して決定しなければならない。本実施例では、Al電極12の膜厚は1μmとしている。
(実施例2)
本発明によると、従来問題であったセンスパッド22下のデッドスペースは基本的に無くすことができる。従って、センスIGBTを1チップ中に多数形成することができる
(図6)。従来構造では、デッドスペースが存在するために、多数形成することは、主
IGBT領域の面積を著しく減少させることから、到底不可能なことであった。エミッタ・コレクタ飽和電圧(VCE(sat))を大幅に増大させ、損失を著しく増大させるからである。例えば、定格電圧/電流、600V/50AのIGBTの場合、エミッタ電極中、センスパッドの占める割合は約6%であった(1パッドの場合)。従って、センスIGBT領域を4パッドとした場合、その割合は25%程度にもなってしまい、到底許容できないのである。
図6に示した実施例は、エミッタ電極20が4パッドの場合を示しており、そのエミッタ電極20各々の領域に対応して、センスIGBTを配置し、センスパッド22を4パッド配置している。本構造で、独立した4つのIGBT領域各々にセンス領域を設けることができるので、より精度良い電流検出ができる。
本実施例では、ゲートパッド21はチップの中央に配置されているが、もちろんチップ端等、別の配置でもいっこうに構わない。
(実施例3)
本発明によると、センスパッド下のデッドスペースを解消すること以外にも、IGBTモジュールの信頼性を大幅に向上できる、という極めて重要な効果がある。図10を使用して本効果を実現した実施例を説明する。
Alワイヤボンディング領域1001の断面構造模式図を示している。特徴は、IGBTチップ電極のAl2層化に必要な層間酸化膜11を、Alワイヤボンディング領域1001に配置していることである。従来構造はAl電極一層のため、Al電極中に発生したSiノジュール1003は、Alワイヤが超音波溶接される際、Si基板に直接ダメージを与え、場合によっては、基板パッシベーション層を破壊して、基板内部に侵入する。しかしながら、本実施例では、たとえAlワイヤボンディング部にSiノジュール1003が発生しても、その下には硬い酸化膜11が存在するため、Si基板中に侵入することは殆どなく、また、ダメージも硬い酸化膜11で分散されるため、集中すること無く、極めて高信頼のワイヤボンディング部が実現できる。本例では、層間酸化膜11の膜厚は0.5
μmとしている。この厚さは、Siノジュール1003のダメージに耐えられる剛性を持つように設計される。従って、本例ではプラズマCVD等で堆積された酸化膜としているが、シリコンナイトライド膜等、その絶縁膜の種類によって、適宜厚さが決定されるものである。
図11はエミッタパッド20が6パッド構成の場合の従来構造IGBTチップ平面模式図を示している。Alワイヤ1002の線経は0.3mm である。線経は、太いほど電流容量を大きくできるため本数を少なくできるので、実装上は太くすることが望ましい。しかしながら、線経を太くすることは、超音波溶接する際のパワーを大きくしなければならず、前記問題を顕在化させる。そこで、0.3mm と比較的細くして本数を各パッド3本と多くしている。一方、本実施例の場合を図12に示す。この場合、前述のようにワイヤボンディングのダメージはほとんど考慮しなくても良いので、超音波パワーを大きくできる。従って、Alワイヤ1002の線経は0.5mm と、従来と比べて大きくし、本数を各パッド1本と少なくしている。この時、ワイヤボンディング1001下には、もちろん層間酸化膜11を配置している。
以上の様に、本実施例によると、信頼性を維持して、かつ、Alワイヤ本数を少なくできるので、IGBTモジュールの製造コストを削減できる効果もある。
(実施例4)
IPMを構成するIGBTチップに、電流検出機能のみでなく、チップの温度を検出するためのダイオードを内蔵した場合が有る。ダイオード内蔵IGBTチップの等価回路を図7に、断面構造模式図を図9に、チップ平面摸式図を図8に示す。動作原理は、ダイオード71のアノード,カソード間に一定電流を通電し、ダイオード71のオン電圧の変化で温度を検出するものである。
このダイオード71を、本実施例ではpoly−Si層で形成している。p型poly−Si層91,n型poly−Si層92を素子分離用酸化膜31上に形成し、第一Al層12,第二Al層10で配線している。前述のセンスIGBT領域と同じ理由で、Al一層の場合、アノード80,カソード81パッドの下は、デッドスペースとなってしまう。この場合、センスパッド22も含めて、3パッド下の領域がデッドスペースとなる。低損失が特徴のIGBTでは問題になる。そこで、第二Al層10で形成したアノード80,カソード
81電極下に層間酸化膜11を配置し、主IGBTを形成している。
以上、本実施例ではダイオードを内蔵した場合について示した。今後のIGBTのインテリジェント化を考えると、ダイオードの他にも、様々な周辺素子、及び、回路が内蔵される可能性がある。その場合にも、内蔵素子、及び、回路の電極パッド(第二Al層)の下に層間酸化膜を配置し、主IGBTをその下に配置することは極めて有効になる。
(実施例5)
これまで述べてきたように、IGBTのエミッタ電極は1チップ中、複数に分割されている。例えば、定格電圧600V素子の場合、4パッド(50A),12パッド(100A)である。この理由は、ゲートのAl配線をチップ中に配線する必要があるからである。従来構造IGBTチップのAl配線近傍の断面構造摸式図を図5に示す。Al一層33のみしか使用できないため、Al配線24とエミッタ電極20は分離する必要があるため、エミッタ電極は必然的に分離してしまうのである。
このAl配線24が存在しない場合、ゲート配線はゲート電極材料であるpoly−Siのみで配線され、極めて高抵抗となってしまう。これでは、チップ一辺の長さが最大1cm以上あるIGBTチップでは、もはやチップ中の各IGBTセルの均一動作は全く期待できない。
そこで、ゲートAl配線部にも本発明を適用する。図13に断面構造模式図を示す。ゲートAl配線部130において、Al配線を第一Al層12で配線し、この配線を層間酸化膜11で絶縁し、エミッタ電極を第二Al層10でチップ一面に形成するのである。もちろん、ゲートパッド、及び、センス端子付IGBTの場合、センスパッドは分離する必要はある。
以上の様に、本実施例の場合、電流定格にかかわらず、エミッタ電極をチップ中分離すること無く、1パッドで形成できる。このことは、ワイヤボンディングの線経,本数,位置等の自由度が大きくなり、実装形態に自由度を増すとともに、IGBTモジュールの小型化等にも寄与する。
(実施例6)
実施例5によると、エミッタ電極を分離すること無く、1パッドにできる。このことを利用すると、従来のAlワイヤボンディング法ではなく、IGBTチップへの様々な配線接続法が考えられる。
従来よりダイオード等では行われていた、ブスバーをチップ電極へ直接接着させた場合について、図14,図15に示す。図14はチップとブスバー140のみを示した平面模式図、図15は、モジュールの例で、モジュールベース151までの断面構造模式図を示している。
本実施例では定格電圧/電流、600V/50Aの場合について示しており、チップサイズは6mmである。ゲート配線はAlワイヤ111を超音波ボンディングして行い(従来と同一)、エミッタ配線は幅5mmのAlリボン140を同じく超音波ボンディングしている。このエミッタ配線で、従来のAlワイヤボンディングでは実現困難な、低抵抗,低インダクタンスが実現できる。このように、チップサイズと同程度の幅の広いブスバーは、ゲート配線とエミッタ電極を異なる金属層で形成することで実現できる。また、本実施例では、ブスバー140の接着はAlリボンの超音波溶接で実現しているが、その他、Niメッキ銅板のはんだ接着等の方法も考えられる。この場合、エミッタ電極20はAl層では困難であり、Ni/Ti/Ni/Au積層構造等にしなければならない。第一Al層はそのままで、第二Al層を、このはんだづけ用のメタライズ層にすることが考えられる。
(実施例7)
実施例6に示した、ブスバーをIGBTチップに接続した場合の構造について、等価回路を図16に示す三相インバータモジュールを構成した場合の実施例を図17に示す。モジュールの形態は、N,P,U,V,Wのパワー端子、及び、制御端子(図示せず)をケースにインサート成型した、いわゆるインサートケースを使用した場合について示している。すなわち、ケース170には、P配線173、N配線174、U,V,W配線175,176,177がインサート成型されている。
従来のIGBTモジュールと同様、セラミック基板150には、フライホイーリングダイオード(FWD)172,IGBT152がはんだ接着されている。一つのセラミック基板150が、図15中の1アーム160に相当する。この基板がヒートシンクである銅ベース151にはんだ接着され、Siチップからヒートシンクへの放熱系が完成している。以上、素子,セラミック基板が搭載された銅ベース151に、前記ケース170がシリコーン系の熱硬化性接着剤により接着されている。ゲート配線、及び、その他の制御系の配線は、従来と同様Alワイヤボンディングにより、制御端子171に接続されているが、以下のパワー系の配線接続法が特徴である。
本実施例の場合、Siチップの電極は前述のはんだ接着用にメタライズされており、インサート成型された厚さ0.8mm のNiメッキ銅板174,173,175が一つのセラミック基板150及びその基板に搭載されたSiチップにはんだ接着される。具体的には、P配線173はセラミック基板150上の銅箔178に、N配線174はIGBT152に、W配線175はセラミック基板150上の銅箔179,FWD172,IGBT153 にはんだ接着される。セラミック基板,インサートケース170は、銅ベース151にアラインメントされているため、これらのはんだ接着は、位置合わせをする必要が無く、容易に接着できる。
以上、パワー系の配線にAlワイヤを使用するかわりに、銅のブスバー配線を使用するため、低抵抗,低インダクタンスのIGBTモジュールが実現できる。
本発明の一実施例を示す断面構造模式図。 従来のセンス端子付きIGBTの平面模式図。 従来のセンス端子付きIGBTの断面構造模式図。 センス端子付きIGBTの等価回路図。 従来IGBTのゲート電極配線領域の断面構造模式図。 本発明センス端子付きIGBTの一実施例。 温度検出端子付きIGBTの等価回路。 図7の平面構造模式図。 本実施例による図7の断面構造模式図。 本発明の低ダメージ電極の一実施例。 従来IGBTのワイヤボンディング模式図。 本発明IGBTのワイヤボンディング模式図。 本発明IGBTのゲート電極配線部の断面構造模式図。 本発明IGBTの電極配線の一実施例。 図14の断面構造模式図。 三相インバータモジュールの等価回路。 本発明IGBTチップを搭載した三相インバータモジュールの実施例。 図1をズームアウトした図。 図3をズームアウトした図。
符号の説明
10…第二Al層、11…層間絶縁膜、12…第一Al層、13…n+ −エミッタ層、14…p−ベース層、15…p+ −層、16…n- −ベース、17…p+ −コレクタ層、18…主IGBT領域、19…センスIGBT領域、101…パッシベーション膜、102102…ゲート電極(poly−Si)、103…スルーホール、104…ゲート酸化膜、
20…主IGBTエミッタ電極、21…ゲート電極、22…センスIGBTエミッタ電極(センス電極)、23…センスIGBTアクティブ領域、24,130…ゲート電極Al配線、30…深いp+ 層(p−well層)、31…素子分離酸化膜、32…p−well層領域、33…Al層、40…センスIGBT、41…主IGBT、42…コレクタ端子、43…ゲート端子、44…センスIGBTエミッタ端子(センス端子)、45…主IGBTエミッタ端子、70…温度検出ダイオード内蔵IGBT、71…温度検出ダイオード、72…温度検出端子、73…温度検出端子(グランド)、80…温度検出端子電極、81…温度検出端子電極(グランド)、90…温度検出ダイオード領域、91…温度検出ダイオード(p層)、92…温度検出ダイオード(n層)、111,1002…Alワイヤ、140…ブスバー配線、150…セラミック基板、151…銅ベース、152,153…IGBTチップ、160…1アーム、170…モジュールケース、171…制御端子用パッド、172…フライホイーリングダイオード(FED)、173…P配線、174…N配線、175…W配線、176…V配線、177…U配線、178,179…セラミック基板上銅箔、1001…Alワイヤボンディング領域、1003…Siノジュール。

Claims (8)

  1. 半導体層の表面上に設けられる第1の電極と、前記第1の電極の表面上に位置する層間絶縁層と、前記層間絶縁層の表面上において前記第1の電極の直上に位置する第2の電極を有することを特徴とするパワー半導体素子。
  2. 請求項1において、前記半導体層が第1の素子領域と第2の素子領域を有し、前記第1の電極は第1の素子領域に接触し、前記第2の電極は、前記第1の電極に電気的に接続されるとともに、前記第2の素子領域の直上の前記層間絶縁膜の表面上に位置し、前記第2の電極が外部リードを接続するためのパッドであることを特徴とするパワー半導体素子。
  3. 請求項2において、前記第1の素子領域がセンスIGBT領域であり、前記第2の素子領域が主IGBT領域であることを特徴とするパワー半導体素子。
  4. 請求項1において、前記第2の電極がボンディングパッドであることを特徴とするパワー半導体素子。
  5. 請求項1において、半導体層が素子領域を有し、さらに前記半導体層の表面上に位置する酸化膜上に形成されるダイオードを有し、前記第1の電極は前記素子領域に接続され、前記第2の電極は、前記ダイオードに接続されるとともに、前記素子領域の直上の前記層間絶縁膜の表面上に位置することを特徴とするパワー半導体素子。
  6. 請求項1において、前記半導体層がスイッチング素子領域を有し、前記第1の電極が前記スイッチング素子領域の制御電極配線であり、前記制御電極配線が前記層間絶縁膜により被覆され、前記第2の電極が前記スイッチング素子領域に接続されることを特徴とするパワー半導体素子。
  7. 請求項6において、前記スイッチング素子領域がIGBT領域であり、前記制御電極配線がゲート配線であることを特徴とするパワー半導体素子。
  8. 半導体素子がケースに収納されるパワーモジュールであって、前記半導体素子が請求項6または7に記載のパワー半導体素子であり、前記第2の電極に板状の外部リード電極が接続されることを特徴とするパワーモジュール。
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