JPH08186258A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH08186258A JPH08186258A JP65495A JP65495A JPH08186258A JP H08186258 A JPH08186258 A JP H08186258A JP 65495 A JP65495 A JP 65495A JP 65495 A JP65495 A JP 65495A JP H08186258 A JPH08186258 A JP H08186258A
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Abstract
(57)【要約】
【構成】絶縁ゲートを有し、ゲート電極１０とエミッタ
電極１１間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極１３間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極１０とエミッタ電極１１間または
エミッタ電極とコレクタ電極１３間が電気的に不良の半
導体素子（不良単位ユニット４ａ）がある場合、前記不
良の半導体素子のエミッタ電極１１ａの厚さを、不良で
ない半導体素子（良品単位ユニット４ｂ）のエミッタ電
極１１ｂの厚さより薄くして、外部取出し電極１０２と
接しないよう構成した半導体装置。 【効果】不良単位ユニットのエミッタ電極を残したまま
外部取り出し電極と絶縁したことで不良単位ユニットが
動作しないので、歩留まりが向上でき、残したエミッタ
電極１１ａがフィールドプレートの役割を果たして空乏
層を伸ばし、電界を緩和するために耐圧を確保できる。
電極１１間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極１３間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極１０とエミッタ電極１１間または
エミッタ電極とコレクタ電極１３間が電気的に不良の半
導体素子（不良単位ユニット４ａ）がある場合、前記不
良の半導体素子のエミッタ電極１１ａの厚さを、不良で
ない半導体素子（良品単位ユニット４ｂ）のエミッタ電
極１１ｂの厚さより薄くして、外部取出し電極１０２と
接しないよう構成した半導体装置。 【効果】不良単位ユニットのエミッタ電極を残したまま
外部取り出し電極と絶縁したことで不良単位ユニットが
動作しないので、歩留まりが向上でき、残したエミッタ
電極１１ａがフィールドプレートの役割を果たして空乏
層を伸ばし、電界を緩和するために耐圧を確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、製造歩留まりがよく、
高耐圧の半導体装置およびその製法に関するものであ
る。
高耐圧の半導体装置およびその製法に関するものであ
る。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（Ｉ
nsulated gate baipolar transistor：ＩＧＢＴ）やＭ
ＯＳＧＴＯ（Ｍetal oxiside gate turn-off thyristo
r）は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやＧＴＯより駆動電力が小さく、こ
のため駆動回路を簡単にできるので、電源やインバータ
等の分野に急速に広まっている。
nsulated gate baipolar transistor：ＩＧＢＴ）やＭ
ＯＳＧＴＯ（Ｍetal oxiside gate turn-off thyristo
r）は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやＧＴＯより駆動電力が小さく、こ
のため駆動回路を簡単にできるので、電源やインバータ
等の分野に急速に広まっている。
【０００３】また、これらの分野では、装置の大電力化
のため素子の高耐圧化，大電流化が要求されている。素
子を高耐圧化すると、耐圧を確保する高抵抗層領域の厚
さが厚くなるため出力電流は低下する。従って、同じ電
流を確保するためには素子の面積を大きくする必要があ
る。また大電流化のためにも、素子の面積を大きくする
必要がある。
のため素子の高耐圧化，大電流化が要求されている。素
子を高耐圧化すると、耐圧を確保する高抵抗層領域の厚
さが厚くなるため出力電流は低下する。従って、同じ電
流を確保するためには素子の面積を大きくする必要があ
る。また大電流化のためにも、素子の面積を大きくする
必要がある。
【０００４】ところで、素子の面積が大きくなるとその
歩留りは指数関数的に減少する。特に、ＩＧＢＴやＭＯ
ＳＧＴＯなどの絶縁ゲートを有する半導体素子は、ゲー
ト絶縁膜に欠陥が有り、ゲートとエミッタ間が短絡する
と動作しない。従って、素子の歩留りを向上させるため
には、欠陥を低減する必要がある。欠陥を低減するため
には、素子の製作ラインのクリーン度を上げればよい。
しかしながら、同じ製造装置では、クリーン度の向上に
も限度があり、また、装置を新たに導入するためには、
莫大な資金が必要となる。
歩留りは指数関数的に減少する。特に、ＩＧＢＴやＭＯ
ＳＧＴＯなどの絶縁ゲートを有する半導体素子は、ゲー
ト絶縁膜に欠陥が有り、ゲートとエミッタ間が短絡する
と動作しない。従って、素子の歩留りを向上させるため
には、欠陥を低減する必要がある。欠陥を低減するため
には、素子の製作ラインのクリーン度を上げればよい。
しかしながら、同じ製造装置では、クリーン度の向上に
も限度があり、また、装置を新たに導入するためには、
莫大な資金が必要となる。
【０００５】そこで、ある程度以上の歩留りが得られる
面積の素子を複数個並列にワイヤボンデイングで接続
し、１個の素子を形成している。しかしこの方法では、
素子間にすきまを設けなければ互いに短絡してしまうと
云う問題があった。
面積の素子を複数個並列にワイヤボンデイングで接続
し、１個の素子を形成している。しかしこの方法では、
素子間にすきまを設けなければ互いに短絡してしまうと
云う問題があった。
【０００６】また、高耐圧になるほど耐圧を確保するた
めのターミネーション領域が広くなり、大電力で素子の
数が多いほどターミネーション領域が大きくなると云う
問題があった。その上複数の素子を接続するワイヤボン
デイングの数が多く、作業が複雑になると云う問題があ
った。
めのターミネーション領域が広くなり、大電力で素子の
数が多いほどターミネーション領域が大きくなると云う
問題があった。その上複数の素子を接続するワイヤボン
デイングの数が多く、作業が複雑になると云う問題があ
った。
【０００７】そこで不良の部分を取り除き大面積の半導
体素子を得ることが、特開平５−４１４８５号公報に述
べられている。
体素子を得ることが、特開平５−４１４８５号公報に述
べられている。
【０００８】図１２は上記の一例を示す平面図である。
大面積のＩＧＢＴでは、単位ユニットと呼ばれる小さな
素子が多数同一基板上に形成され、大きな電流を制御し
ている。従って、ゲート耐圧またはエミッタ，コレクタ
間の耐圧が不良の単位ユニットはエミッタ電極を取り除
くか、または、エミッタ電極、ゲート電極および拡散層
の全てを除去することによって不良領域が動作しないよ
うにしていた。
大面積のＩＧＢＴでは、単位ユニットと呼ばれる小さな
素子が多数同一基板上に形成され、大きな電流を制御し
ている。従って、ゲート耐圧またはエミッタ，コレクタ
間の耐圧が不良の単位ユニットはエミッタ電極を取り除
くか、または、エミッタ電極、ゲート電極および拡散層
の全てを除去することによって不良領域が動作しないよ
うにしていた。
【０００９】
【発明が解決しようとする課題】図１３は、従来例の断
面構造を示す一例であるが、不良でない単位ユニットで
は、ゲート絶縁膜、ゲート電極、絶縁膜を介して設けら
れているエミッタ電極が、空乏層を伸ばすフィールドプ
レートの役目を果たし、電界を緩和するため耐圧は高
い。
面構造を示す一例であるが、不良でない単位ユニットで
は、ゲート絶縁膜、ゲート電極、絶縁膜を介して設けら
れているエミッタ電極が、空乏層を伸ばすフィールドプ
レートの役目を果たし、電界を緩和するため耐圧は高
い。
【００１０】一方、不良の単位ユニットでは、エミッタ
電極が取り除かれているため、空乏層は伸びにくく耐圧
が低くなる。このように歩留まり向上のためにエミッタ
電極を取り除く方法には、耐圧が低下すると云う問題が
あった。
電極が取り除かれているため、空乏層は伸びにくく耐圧
が低くなる。このように歩留まり向上のためにエミッタ
電極を取り除く方法には、耐圧が低下すると云う問題が
あった。
【００１１】本発明の目的は、多数の単位ユニットから
構成された半導体装置において、歩留まりが良く、か
つ、耐圧の高い半導体装置とその製法を提供することに
ある。
構成された半導体装置において、歩留まりが良く、か
つ、耐圧の高い半導体装置とその製法を提供することに
ある。
【００１２】
【課題を解決するための手段】前記目的を達成する本発
明のポイント、不良単位ユニットのエミッタ電極を残し
たまま、外部取り出し電極と絶縁したもので、その要旨
は次のとおりである。
明のポイント、不良単位ユニットのエミッタ電極を残し
たまま、外部取り出し電極と絶縁したもので、その要旨
は次のとおりである。
【００１３】〔１〕 絶縁ゲートを有し、ゲート電極と
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極とエミッタ電極間またはエミッタ
電極とコレクタ電極間が電気的に不良の半導体素子があ
る場合、前記不良の半導体素子のエミッタ電極の厚さ
を、不良でない半導体素子のエミッタ電極の厚さより薄
くして、外部取出し電極と接しないよう構成した半導体
装置。
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極とエミッタ電極間またはエミッタ
電極とコレクタ電極間が電気的に不良の半導体素子があ
る場合、前記不良の半導体素子のエミッタ電極の厚さ
を、不良でない半導体素子のエミッタ電極の厚さより薄
くして、外部取出し電極と接しないよう構成した半導体
装置。
【００１４】〔２〕 前記ゲート電極とエミッタ電極間
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に絶縁層を設けた半導体装
置。
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に絶縁層を設けた半導体装
置。
【００１５】〔３〕 前記ゲート電極とエミッタ電極間
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に高抵抗層を設けた半導体装
置。
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に高抵抗層を設けた半導体装
置。
【００１６】〔４〕 前記不良の半導体素子のゲート電
極と不良でない半導体素子のゲート電極間を接続する配
線を切断した前記の半導体装置。
極と不良でない半導体素子のゲート電極間を接続する配
線を切断した前記の半導体装置。
【００１７】〔５〕 前記不良の半導体素子のゲート電
極とエミッタ電極間を短絡した前記の半導体装置。
極とエミッタ電極間を短絡した前記の半導体装置。
【００１８】〔６〕 前記外部取出し電極が加圧されて
接触している前記の半導体装置。
接触している前記の半導体装置。
【００１９】〔７〕 絶縁ゲートを有し、ゲート電極と
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置の製
法において、各半導体素子のゲート電極とエミッタ電極
間の特性を測定し、ゲートが正常かどうかを検査する工
程、前記検査の結果不良の半導体素子の前記エミッタ電
極を薄くエッチング加工する工程、を含む半導体装置の
製法。
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置の製
法において、各半導体素子のゲート電極とエミッタ電極
間の特性を測定し、ゲートが正常かどうかを検査する工
程、前記検査の結果不良の半導体素子の前記エミッタ電
極を薄くエッチング加工する工程、を含む半導体装置の
製法。
【００２０】〔８〕 前記の各半導体素子のゲート電極
とエミッタ電極間の特性を測定し、ゲートが正常かどう
かを検査する工程、前記検査の結果不良の半導体素子の
前記エミッタ電極を薄くエッチング加工する工程、前記
薄く加工したエミッタ電極上に絶縁層または高抵抗層を
形成する工程、を含む前記半導体装置の製法。
とエミッタ電極間の特性を測定し、ゲートが正常かどう
かを検査する工程、前記検査の結果不良の半導体素子の
前記エミッタ電極を薄くエッチング加工する工程、前記
薄く加工したエミッタ電極上に絶縁層または高抵抗層を
形成する工程、を含む前記半導体装置の製法。
【００２１】
〔９〕 前記絶縁層または高抵抗層は、一
旦、全エミッタ電極上に形成し、次いで不良でない半導
体素子のエミッタ電極上の絶縁層または高抵抗層を取り
除く前記の半導体装置の製法。
旦、全エミッタ電極上に形成し、次いで不良でない半導
体素子のエミッタ電極上の絶縁層または高抵抗層を取り
除く前記の半導体装置の製法。
【００２２】
【作用】絶縁ゲートを有する半導体装置においては、従
来の不良単位ユニットのエミッタ電極を取り除く方式で
は、電極が取り除かれた部分で空乏層が伸びにくくなり
耐圧が低下する。
来の不良単位ユニットのエミッタ電極を取り除く方式で
は、電極が取り除かれた部分で空乏層が伸びにくくなり
耐圧が低下する。
【００２３】しかし、本発明によれば、外部取り出し電
極とエミッタ電極との電気的接続を絶つことで、不良単
位ユニットが動作しなくなり、取り除かなかったエミッ
タ電極が、フィールドプレートの役割を果たして空乏層
を伸ばし、電界を緩和するため耐圧を確保することがで
きるのである。また、それによって半導体装置の製造歩
留まりを向上することができる。
極とエミッタ電極との電気的接続を絶つことで、不良単
位ユニットが動作しなくなり、取り除かなかったエミッ
タ電極が、フィールドプレートの役割を果たして空乏層
を伸ばし、電界を緩和するため耐圧を確保することがで
きるのである。また、それによって半導体装置の製造歩
留まりを向上することができる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。
説明する。
【００２５】〔実施例 １〕図１は、本発明の半導体装
置の模式平面図である。この例では、１枚のウエハに半
導体素子（単位ユニット）を多数有する半導体装置１の
平面模式図である。ウエハの中央には、ゲートパット２
が設けられ、ゲートパット２より放射状にゲート配線３
が設けられている。ゲート配線間には、単位ユニット４
が多数設けられている。
置の模式平面図である。この例では、１枚のウエハに半
導体素子（単位ユニット）を多数有する半導体装置１の
平面模式図である。ウエハの中央には、ゲートパット２
が設けられ、ゲートパット２より放射状にゲート配線３
が設けられている。ゲート配線間には、単位ユニット４
が多数設けられている。
【００２６】図２は図１の部分拡大図で、４個の単位ユ
ニット（４ａ〜４ｂ）を示したものである。
ニット（４ａ〜４ｂ）を示したものである。
【００２７】ゲート電極１０上には、エミッタ電極１１
が形成されている。ゲート電極１０とエミッタ電極１１
は、この図には示していない絶縁膜により絶縁されてい
る。ゲート電極１０は、コンタクト１２によりゲート配
線３と接続されている。この図を使い、４つの単位ユニ
ット４ａ〜４ｄのうち４ａが不良であるとして本発明を
説明する。
が形成されている。ゲート電極１０とエミッタ電極１１
は、この図には示していない絶縁膜により絶縁されてい
る。ゲート電極１０は、コンタクト１２によりゲート配
線３と接続されている。この図を使い、４つの単位ユニ
ット４ａ〜４ｄのうち４ａが不良であるとして本発明を
説明する。
【００２８】まず、図２−(１)は、単位ユニットのゲー
ト電極１０／エミッタ電極１１間の電流を測定し、不良
ゲートがないかを調べる。不良があれば、図２−(２)の
不良単位ユニットのエミッタ電極１１ａをエッチングに
より薄くする。
ト電極１０／エミッタ電極１１間の電流を測定し、不良
ゲートがないかを調べる。不良があれば、図２−(２)の
不良単位ユニットのエミッタ電極１１ａをエッチングに
より薄くする。
【００２９】図３は図２のａ−ａ’断面図である。本実
施例ではＩＧＢＴの場合で示した。ｐ＋層２０上にｎ−
層２１が設けられている。ｎ−層２１内には複数のｐ層
２２が設けられ、さらにｐ層２２の内部にはｎ＋層２３
が設けられている。ｎ＋層２３、ｐ層２２、ｎ−層２１
上にはゲート絶縁膜３１を介してゲート電極１０が設け
られ、絶縁ゲートを形成している。
施例ではＩＧＢＴの場合で示した。ｐ＋層２０上にｎ−
層２１が設けられている。ｎ−層２１内には複数のｐ層
２２が設けられ、さらにｐ層２２の内部にはｎ＋層２３
が設けられている。ｎ＋層２３、ｐ層２２、ｎ−層２１
上にはゲート絶縁膜３１を介してゲート電極１０が設け
られ、絶縁ゲートを形成している。
【００３０】以上のｐｎｐｎ４層構造と絶縁ゲートによ
りＩＧＢＴが形成されている。ｎ＋層２３とｐ層２２に
接触してエミッタ電極１１が設けられている。エミッタ
電極１１は、絶縁膜３２を介してゲート電極１０上にも
設けられている。図中、左側は単位ユニット４ａ、右側
は４ｂを示す。ゲート電極１０は、絶縁膜３２で覆われ
ているが、その一部分が除かれてコンタクト１２でゲー
ト配線３と接続されている。
りＩＧＢＴが形成されている。ｎ＋層２３とｐ層２２に
接触してエミッタ電極１１が設けられている。エミッタ
電極１１は、絶縁膜３２を介してゲート電極１０上にも
設けられている。図中、左側は単位ユニット４ａ、右側
は４ｂを示す。ゲート電極１０は、絶縁膜３２で覆われ
ているが、その一部分が除かれてコンタクト１２でゲー
ト配線３と接続されている。
【００３１】また、ｐ＋層２０の裏面には、これに接触
してコレクタ電極１３が設けられている。さらにコレク
タ電極１３に接して、圧接用の外部コレクタ電極１０１
が設けられている。一方、表面には、エミッタ電極１１
に接して圧接用の外部エミッタ電極１０２が設けられて
いる。なお、ゲート配線３の領域では、ゲート配線３と
外部エミッタ電極１０２が接しないよう外部エミッタ電
極１０２に凹部が形成されている。
してコレクタ電極１３が設けられている。さらにコレク
タ電極１３に接して、圧接用の外部コレクタ電極１０１
が設けられている。一方、表面には、エミッタ電極１１
に接して圧接用の外部エミッタ電極１０２が設けられて
いる。なお、ゲート配線３の領域では、ゲート配線３と
外部エミッタ電極１０２が接しないよう外部エミッタ電
極１０２に凹部が形成されている。
【００３２】図３に示すように、単位ユニット４ａの不
良エミッタ電極１１ａは、不良でない（以下、良品と云
う）エミッタ電極１１ｂよりエッチングされて薄くなっ
ており、外部エミッタ電極１０２と絶縁されている。こ
れによって、不良ユニットが動作せず、素子としての歩
留まりが向上する。また、不良ユニットのエミッタ電極
１１ａがフィールドプレートの役割を果たして空乏層を
伸ばし、電界を緩和するので耐圧を確保することができ
る。
良エミッタ電極１１ａは、不良でない（以下、良品と云
う）エミッタ電極１１ｂよりエッチングされて薄くなっ
ており、外部エミッタ電極１０２と絶縁されている。こ
れによって、不良ユニットが動作せず、素子としての歩
留まりが向上する。また、不良ユニットのエミッタ電極
１１ａがフィールドプレートの役割を果たして空乏層を
伸ばし、電界を緩和するので耐圧を確保することができ
る。
【００３３】図４に示すように、不良ユニットのエミッ
タ電極１１ａを薄くせず、そのままで絶縁膜３２を被せ
ると、ゲート配線３の左側に示す不良ユニット（４ａ）
の高さが良品ユニット（４ｂ）のそれより高くなり、良
品ユニットのエミッタ電極と外部取り出し電極との接触
が悪くなり、オン電圧の増加あるいは熱抵抗が増加する
恐れがある。
タ電極１１ａを薄くせず、そのままで絶縁膜３２を被せ
ると、ゲート配線３の左側に示す不良ユニット（４ａ）
の高さが良品ユニット（４ｂ）のそれより高くなり、良
品ユニットのエミッタ電極と外部取り出し電極との接触
が悪くなり、オン電圧の増加あるいは熱抵抗が増加する
恐れがある。
【００３４】本実施例では、図３に示すように、不良ユ
ニットは良品ユニットより薄くしているので、良品ユニ
ットのエミッタ電極１１ｂと外部取り出し電極１０２と
の接触が悪くなることがないので、オン電圧や熱抵抗の
増加がないと云う優れた効果がある。
ニットは良品ユニットより薄くしているので、良品ユニ
ットのエミッタ電極１１ｂと外部取り出し電極１０２と
の接触が悪くなることがないので、オン電圧や熱抵抗の
増加がないと云う優れた効果がある。
【００３５】〔実施例 ２〕図５は、本発明の他の実施
例の素子部の平面図である。本実施例では、 図５−(１)：ゲート／エミッタ間のおよびコレクタ／エ
ミッタ間の電流を測定する。
例の素子部の平面図である。本実施例では、 図５−(１)：ゲート／エミッタ間のおよびコレクタ／エ
ミッタ間の電流を測定する。
【００３６】図５−(２)：不良単位ユニット（４ａ）の
ゲート電極１０とゲート配線３との間を切断する。
ゲート電極１０とゲート配線３との間を切断する。
【００３７】図５−(３)：不良単位ユニット（４ａ）の
エミッタ電極をエッチングし、良品単位ユニットのエミ
ッタ電極の厚さより薄くして外部エミッタ電極１０２と
接触しないようにする。
エミッタ電極をエッチングし、良品単位ユニットのエミ
ッタ電極の厚さより薄くして外部エミッタ電極１０２と
接触しないようにする。
【００３８】エミッタ／ゲート間が不良の原因はゲート
絶縁膜３１の不良が多く、この場合エミッタ電極と外部
エミッタ電極１０２との間を絶縁してもゲート電極から
コレクタ電極に漏れ電流が流れることがある。本実施例
では、不良のゲート電極をゲート配線３から切り放すこ
とにより、ゲートからコレクタ電極に漏れ電流が流れる
のを防止できる。
絶縁膜３１の不良が多く、この場合エミッタ電極と外部
エミッタ電極１０２との間を絶縁してもゲート電極から
コレクタ電極に漏れ電流が流れることがある。本実施例
では、不良のゲート電極をゲート配線３から切り放すこ
とにより、ゲートからコレクタ電極に漏れ電流が流れる
のを防止できる。
【００３９】なお、ゲート電極とゲート配線を切断する
方法としては、ホトリソグラフィおよびエッチングによ
る方法と、レーザカッタ等で切断する方法があるが、後
者の方が簡単でよい。
方法としては、ホトリソグラフィおよびエッチングによ
る方法と、レーザカッタ等で切断する方法があるが、後
者の方が簡単でよい。
【００４０】〔実施例 ３〕図６は、本発明の他の実施
例の素子部の模式断面図である。本実施例では、不良ユ
ニット（４ａ）上のエミッタ電極１１ａを薄くした領域
に絶縁膜３２を設けた。エミッタ電極は、通常数μｍの
厚さであるのに対し、外部取り出し電極１０２は数ｍｍ
の厚さがある。そのため、表面の凹凸や撓みなどによっ
て不良の単位ユニットのエミッタ電極１１ａに接触する
恐れがある。
例の素子部の模式断面図である。本実施例では、不良ユ
ニット（４ａ）上のエミッタ電極１１ａを薄くした領域
に絶縁膜３２を設けた。エミッタ電極は、通常数μｍの
厚さであるのに対し、外部取り出し電極１０２は数ｍｍ
の厚さがある。そのため、表面の凹凸や撓みなどによっ
て不良の単位ユニットのエミッタ電極１１ａに接触する
恐れがある。
【００４１】本実施例では、不良単位ユニット（４ａ）
のエミッタ電極１１ａを絶縁膜３２で被覆することで、
両者を確実に絶縁することができる。
のエミッタ電極１１ａを絶縁膜３２で被覆することで、
両者を確実に絶縁することができる。
【００４２】図７は、図６で示した半導体装置の製造工
程を示したものである。
程を示したものである。
【００４３】図７−(１)：拡散および電極形成工程によ
り、各拡散層，ゲート，エミッタ，コレクタ電極を形成
後、ゲート／エミッタ間およびコレクタ／エミッタ間の
電流を測定し、不良の単位ユニットを検出する。
り、各拡散層，ゲート，エミッタ，コレクタ電極を形成
後、ゲート／エミッタ間およびコレクタ／エミッタ間の
電流を測定し、不良の単位ユニットを検出する。
【００４４】図７−(２)：上記で不良と判定された単位
ユニットのエミッタ電極１１ａをホトリソグラフィおよ
びエッチングにより薄くする。
ユニットのエミッタ電極１１ａをホトリソグラフィおよ
びエッチングにより薄くする。
【００４５】図７−(３)：絶縁膜３２を素子全体に堆積
形成する。
形成する。
【００４６】図７−(４)：前記（１）で不良と判断され
た部分を残し、他の領域の絶縁膜３２を取り除く。な
お、外部エミッタ電極１０２と良品のエミッタ電極１１
ｂとの接触が悪くならないよう絶縁膜３２と不良エミッ
タ電極との厚さの和が、良品のエミッタ電極１１ｂより
薄くなるよう加工する。
た部分を残し、他の領域の絶縁膜３２を取り除く。な
お、外部エミッタ電極１０２と良品のエミッタ電極１１
ｂとの接触が悪くならないよう絶縁膜３２と不良エミッ
タ電極との厚さの和が、良品のエミッタ電極１１ｂより
薄くなるよう加工する。
【００４７】〔実施例 ４〕図８は、本発明の他の実施
例の素子部の模式断面図である。本実施例では、不良の
単位ユニットでは、ゲート電極１１ａとゲート配線３と
の接続が切断され、一方エミッタ電極１１ａはコンタク
ト１４とでゲート電極１０ａと接触している。ｎ−層と
の距離が、エミッタ電極より短いゲート電極が空乏層を
伸ばし、耐圧向上を図ることができる。
例の素子部の模式断面図である。本実施例では、不良の
単位ユニットでは、ゲート電極１１ａとゲート配線３と
の接続が切断され、一方エミッタ電極１１ａはコンタク
ト１４とでゲート電極１０ａと接触している。ｎ−層と
の距離が、エミッタ電極より短いゲート電極が空乏層を
伸ばし、耐圧向上を図ることができる。
【００４８】〔実施例 ５〕図９は、本発明の他の実施
例の素子の模式断面図である。本実施例においては、不
良単位ユニットでは、エミッタ電極１１ａと外部エミッ
タ電極１０２の間にＳＩＰＯＳなどの高抵抗層３４を形
成した。高抵抗層３４によりエミッタ電極１１ａから電
流が流れることがない。
例の素子の模式断面図である。本実施例においては、不
良単位ユニットでは、エミッタ電極１１ａと外部エミッ
タ電極１０２の間にＳＩＰＯＳなどの高抵抗層３４を形
成した。高抵抗層３４によりエミッタ電極１１ａから電
流が流れることがない。
【００４９】一方ｐ層は、エミッタ電極の高抵抗層３４
を通じて、外部エミッタ電極１０２に接続されるので、
その電位は最低電位であるエミッタ電位に安定し、空乏
層がより伸び易くなり耐圧がさらに向上する。
を通じて、外部エミッタ電極１０２に接続されるので、
その電位は最低電位であるエミッタ電位に安定し、空乏
層がより伸び易くなり耐圧がさらに向上する。
【００５０】〔実施例 ６〕図１０は、半導体装置１を
両面より金属で圧接して電極を取り出す圧接型パッケー
ジの模式断面図である。図１０（ａ）の半導体装置１の
コレクタ電極およびエミッタ電極は、歪み緩衝板１０
４，１０５を介して、外部コレクタ電極１０１およびエ
ミッタ電極１０２とで電気的に低抵抗で接触している。
両面より金属で圧接して電極を取り出す圧接型パッケー
ジの模式断面図である。図１０（ａ）の半導体装置１の
コレクタ電極およびエミッタ電極は、歪み緩衝板１０
４，１０５を介して、外部コレクタ電極１０１およびエ
ミッタ電極１０２とで電気的に低抵抗で接触している。
【００５１】ゲートパッドには、ゲートポスト１０３が
スプリング１０６により加圧接触されている。またゲー
トポスト１０３よりゲート電極を外部に取り出すため、
ゲート引き出し配線１０７が設けられている。なお、圧
接型パッケージ１００の周辺部には、外部コレクタ電極
１０１および外部エミッタ電極１０２の端子間の沿面距
離を確保するため絶縁物１０８が設けられている。
スプリング１０６により加圧接触されている。またゲー
トポスト１０３よりゲート電極を外部に取り出すため、
ゲート引き出し配線１０７が設けられている。なお、圧
接型パッケージ１００の周辺部には、外部コレクタ電極
１０１および外部エミッタ電極１０２の端子間の沿面距
離を確保するため絶縁物１０８が設けられている。
【００５２】このパッケージは、図１０（ｂ）に示すよ
うに上下両面より加圧し、コレクタ電極およびエミッタ
電極と外部コレクタ電極および外部エミッタ電極とを密
着させることで、外部に取り出している。なお、密着力
が大きいので、素子のコレクタ電極およびエミッタ電極
と、外部コレクタ電極および外部エミッタ電極が直接接
すると半導体装置が破損する恐れがあるので、歪み緩衝
板１０４，１０５が設けられている。
うに上下両面より加圧し、コレクタ電極およびエミッタ
電極と外部コレクタ電極および外部エミッタ電極とを密
着させることで、外部に取り出している。なお、密着力
が大きいので、素子のコレクタ電極およびエミッタ電極
と、外部コレクタ電極および外部エミッタ電極が直接接
すると半導体装置が破損する恐れがあるので、歪み緩衝
板１０４，１０５が設けられている。
【００５３】この構造では、ワイヤボンデイングを用い
ないため、配線のインダクタンスを小さくすることがで
きる。そのため、スイッチング時の電圧の跳ね上がりを
小さくすることができ、スイッチング時の過電圧による
半導体装置の破壊やノイズによる装置の誤動作を防止す
ることができる。
ないため、配線のインダクタンスを小さくすることがで
きる。そのため、スイッチング時の電圧の跳ね上がりを
小さくすることができ、スイッチング時の過電圧による
半導体装置の破壊やノイズによる装置の誤動作を防止す
ることができる。
【００５４】また、外部コレクタ電極および外部エミッ
タ電極にフィンを付けることができるので、素子の上下
両面での冷却が可能となり、片面しか冷却できないワイ
ヤボンデイング方式に比べて冷却効率が優れている。
タ電極にフィンを付けることができるので、素子の上下
両面での冷却が可能となり、片面しか冷却できないワイ
ヤボンデイング方式に比べて冷却効率が優れている。
【００５５】図１１は、圧接型パッケージ１００とし
て、本発明のＩＧＢＴを用いたモータ駆動用インバータ
回路の構成図を示すものである。ＩＧＢＴ２００には逆
並列にダイオード２０１が接続されており、ＩＧＢＴ２
個が直列に接続され１相を形成している。ＩＧＢＴが接
続された中点より出力端子が出ており、モータ２０６と
接続される。上アーム側のＩＧＢＴ２００ａ〜２００ｄ
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。
て、本発明のＩＧＢＴを用いたモータ駆動用インバータ
回路の構成図を示すものである。ＩＧＢＴ２００には逆
並列にダイオード２０１が接続されており、ＩＧＢＴ２
個が直列に接続され１相を形成している。ＩＧＢＴが接
続された中点より出力端子が出ており、モータ２０６と
接続される。上アーム側のＩＧＢＴ２００ａ〜２００ｄ
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。
【００５６】また、下アーム側のＩＧＢＴ２００ｄ〜２
００ｆのエミッタは共通であり、整流回路のアース側と
接続されている。整流回路２０３は、交流２０２を直流
に変換する。ＩＧＢＴ２００は、この直流を受電し、再
度交流に変換してモータを駆動する。上下の駆動回路２
０４，２０５は、ＩＧＢＴのゲートに駆動信号を伝え、
所定の周期でＩＧＢＴをオン／オフさせる。
００ｆのエミッタは共通であり、整流回路のアース側と
接続されている。整流回路２０３は、交流２０２を直流
に変換する。ＩＧＢＴ２００は、この直流を受電し、再
度交流に変換してモータを駆動する。上下の駆動回路２
０４，２０５は、ＩＧＢＴのゲートに駆動信号を伝え、
所定の周期でＩＧＢＴをオン／オフさせる。
【００５７】これでは圧接型パッケージを用いたことで
ワイヤボンデイングしたパッケージに比べて、跳ね上が
り電圧を抑えることができ、また、冷却効率も良いた
め、同じＩＧＢＴを使っても従来より大きな電流を制御
できる。
ワイヤボンデイングしたパッケージに比べて、跳ね上が
り電圧を抑えることができ、また、冷却効率も良いた
め、同じＩＧＢＴを使っても従来より大きな電流を制御
できる。
【００５８】なお、前記実施例においては、半導体装置
としてＩＧＢＴを例に述べたが、絶縁ゲートを持つ半導
体装置、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯでも同様
の効果を得ることができる。
としてＩＧＢＴを例に述べたが、絶縁ゲートを持つ半導
体装置、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯでも同様
の効果を得ることができる。
【００５９】
【発明の効果】絶縁ゲートを有する半導体装置の不良単
位ユニットが動作しないようエミッタ電極を残したまま
外部取り出し電極と絶縁することにより、歩留まりを向
上することができ、上記の残したエミッタ電極がフィー
ルドプレートの役割を果たして空乏層を伸ばし電界を緩
和するため耐圧を確保することができる。
位ユニットが動作しないようエミッタ電極を残したまま
外部取り出し電極と絶縁することにより、歩留まりを向
上することができ、上記の残したエミッタ電極がフィー
ルドプレートの役割を果たして空乏層を伸ばし電界を緩
和するため耐圧を確保することができる。
【図１】本発明の半導体装置の模式平面図である。
【図２】図１の部分拡大平面図である。
【図３】実施例１の半導体装置の部分模式断面図であ
る。
る。
【図４】比較例の半導体装置の部分模式断面である。
【図５】実施例２の半導体装置の部分拡大平面図であ
る。
る。
【図６】実施例３の半導体装置の部分模式断面図であ
る。
る。
【図７】実施例３の半導体装置の製造工程図である。
【図８】実施例４の半導体装置の部分模式断面図であ
る。
る。
【図９】実施例４の半導体装置の部分模式断面図であ
る。
る。
【図１０】本発明の半導体装置を組み込んだ圧接型パッ
ケージの模式図である。
ケージの模式図である。
【図１１】本発明の半導体装置を用いたインバータ回路
の構成図である。
の構成図である。
【図１２】従来例の半導体装置の部分拡大平面図であ
る。
る。
【図１３】従来例の半導体装置の部分模式断面図であ
る。
る。
１…半導体装置、２…ゲートパット、３…ゲート配線、
４…単位ユニット、１０…ゲート電極、１１…エミッタ
電極、１２…コンタクト、１３…コレクタ電極、１４…
コンタクト、２０…ｐ＋層、２１…ｎ−層、２２…ｐ
層、２３…ｎ＋層、３１…ゲート絶縁膜、３２…絶縁
膜、３４…高抵抗層、１００…圧接型パッケージ、１０
１…外部コレクタ電極、１０２…外部エミッタ電極、１
０３…ゲートポスト、１０４,１０５…歪み緩衝板、１
０６…スプリング、１０７…ゲート引き出し配線、１０
８…絶縁材、２００…ＩＧＢＴ、２０１…ダイオード、
２０２…交流電源、２０３…整流回路、２０４…上アー
ム駆動回路、２０５…下アーム駆動回路、２０６…モー
タ。
４…単位ユニット、１０…ゲート電極、１１…エミッタ
電極、１２…コンタクト、１３…コレクタ電極、１４…
コンタクト、２０…ｐ＋層、２１…ｎ−層、２２…ｐ
層、２３…ｎ＋層、３１…ゲート絶縁膜、３２…絶縁
膜、３４…高抵抗層、１００…圧接型パッケージ、１０
１…外部コレクタ電極、１０２…外部エミッタ電極、１
０３…ゲートポスト、１０４,１０５…歪み緩衝板、１
０６…スプリング、１０７…ゲート引き出し配線、１０
８…絶縁材、２００…ＩＧＢＴ、２０１…ダイオード、
２０２…交流電源、２０３…整流回路、２０４…上アー
ム駆動回路、２０５…下アーム駆動回路、２０６…モー
タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ 29/78 ６５２ Ｍ
Claims (11)
- 【請求項１】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極の厚さを、不
良でない半導体素子のエミッタ電極の厚さより薄くし
て、外部取出し電極と接しないよう構成したことを特徴
とする半導体装置。 - 【請求項２】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極と外部取出し
電極間に絶縁層を設けたことを特徴とする半導体装置。 - 【請求項３】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極と外部取出し
電極間に高抵抗層を設けたことを特徴とする半導体装
置。 - 【請求項４】 前記不良の半導体素子のゲート電極と不
良でない半導体素子のゲート電極間を接続する配線を切
断した請求項１，２または３に記載の半導体装置。 - 【請求項５】 前記不良の半導体素子のゲート電極とエ
ミッタ電極間を短絡した請求項４に記載の半導体装置。 - 【請求項６】 前記外部取出し電極が加圧されて接触し
ている請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置の製法にお
いて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、を含むことを特徴とする
半導体装置の製法。 - 【請求項８】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置の製法にお
いて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、 前記薄く加工したエミッタ電極上に絶縁層を形成する工
程、を含むことを特徴とする半導体装置の製法。 - 【請求項９】 前記絶縁層は、一旦、全エミッタ電極上
に形成し、次いで不良でない半導体素子のエミッタ電極
上の絶縁膜を取り除く請求項８に記載の半導体装置の製
法。 - 【請求項１０】 絶縁ゲートを有し、ゲート電極とエミ
ッタ電極間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極間で持たせるよう構成した複
数の半導体素子より構成されている半導体装置の製法に
おいて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、 前記薄く加工したエミッタ電極上に高抵抗層を堆積する
工程と、を含むことを特徴とする半導体装置の製法。 - 【請求項１１】 前記高抵抗層は、一旦、全エミッタ電
極上に形成し、次いで不良でない半導体素子のエミッタ
電極上の高抵抗層を取り除く請求項１０に記載の半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65495A JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65495A JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186258A true JPH08186258A (ja) | 1996-07-16 |
Family
ID=11479712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP65495A Pending JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186258A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044240A1 (de) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri Ag | Bipolartransistor mit isolierter gateelektrode |
| WO2000042665A1 (de) * | 1999-01-11 | 2000-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
| JP2002170784A (ja) * | 2000-12-01 | 2002-06-14 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| DE10350770B4 (de) * | 2003-02-25 | 2011-02-17 | Mitsubishi Denki K.K. | Druckkontakt-Halbleiterbauelement mit Blindsegment |
| US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| EP3029734A1 (en) * | 2013-08-01 | 2016-06-08 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
-
1995
- 1995-01-06 JP JP65495A patent/JPH08186258A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2000042665A1 (de) * | 1999-01-11 | 2000-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
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| DE10350770B4 (de) * | 2003-02-25 | 2011-02-17 | Mitsubishi Denki K.K. | Druckkontakt-Halbleiterbauelement mit Blindsegment |
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| EP3029734A1 (en) * | 2013-08-01 | 2016-06-08 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
| EP3029734A4 (en) * | 2013-08-01 | 2017-03-29 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
| US9633970B2 (en) | 2013-08-01 | 2017-04-25 | Zhuzhou Csr Times Electric Co., Ltd. | IGBT device and method for packaging whole-wafer IGBT chip |
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