JPH08186258A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH08186258A JPH08186258A JP65495A JP65495A JPH08186258A JP H08186258 A JPH08186258 A JP H08186258A JP 65495 A JP65495 A JP 65495A JP 65495 A JP65495 A JP 65495A JP H08186258 A JPH08186258 A JP H08186258A
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Abstract
(57)【要約】
【構成】絶縁ゲートを有し、ゲート電極10とエミッタ
電極11間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極13間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極10とエミッタ電極11間または
エミッタ電極とコレクタ電極13間が電気的に不良の半
導体素子(不良単位ユニット4a)がある場合、前記不
良の半導体素子のエミッタ電極11aの厚さを、不良で
ない半導体素子(良品単位ユニット4b)のエミッタ電
極11bの厚さより薄くして、外部取出し電極102と
接しないよう構成した半導体装置。 【効果】不良単位ユニットのエミッタ電極を残したまま
外部取り出し電極と絶縁したことで不良単位ユニットが
動作しないので、歩留まりが向上でき、残したエミッタ
電極11aがフィールドプレートの役割を果たして空乏
層を伸ばし、電界を緩和するために耐圧を確保できる。
電極11間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極13間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極10とエミッタ電極11間または
エミッタ電極とコレクタ電極13間が電気的に不良の半
導体素子(不良単位ユニット4a)がある場合、前記不
良の半導体素子のエミッタ電極11aの厚さを、不良で
ない半導体素子(良品単位ユニット4b)のエミッタ電
極11bの厚さより薄くして、外部取出し電極102と
接しないよう構成した半導体装置。 【効果】不良単位ユニットのエミッタ電極を残したまま
外部取り出し電極と絶縁したことで不良単位ユニットが
動作しないので、歩留まりが向上でき、残したエミッタ
電極11aがフィールドプレートの役割を果たして空乏
層を伸ばし、電界を緩和するために耐圧を確保できる。
Description
【0001】
【産業上の利用分野】本発明は、製造歩留まりがよく、
高耐圧の半導体装置およびその製法に関するものであ
る。
高耐圧の半導体装置およびその製法に関するものであ
る。
【0002】
【従来の技術】絶縁ゲートバイポーラトランジスタ(I
nsulated gate baipolar transistor:IGBT)やM
OSGTO(Metal oxiside gate turn-off thyristo
r)は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやGTOより駆動電力が小さく、こ
のため駆動回路を簡単にできるので、電源やインバータ
等の分野に急速に広まっている。
nsulated gate baipolar transistor:IGBT)やM
OSGTO(Metal oxiside gate turn-off thyristo
r)は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやGTOより駆動電力が小さく、こ
のため駆動回路を簡単にできるので、電源やインバータ
等の分野に急速に広まっている。
【0003】また、これらの分野では、装置の大電力化
のため素子の高耐圧化,大電流化が要求されている。素
子を高耐圧化すると、耐圧を確保する高抵抗層領域の厚
さが厚くなるため出力電流は低下する。従って、同じ電
流を確保するためには素子の面積を大きくする必要があ
る。また大電流化のためにも、素子の面積を大きくする
必要がある。
のため素子の高耐圧化,大電流化が要求されている。素
子を高耐圧化すると、耐圧を確保する高抵抗層領域の厚
さが厚くなるため出力電流は低下する。従って、同じ電
流を確保するためには素子の面積を大きくする必要があ
る。また大電流化のためにも、素子の面積を大きくする
必要がある。
【0004】ところで、素子の面積が大きくなるとその
歩留りは指数関数的に減少する。特に、IGBTやMO
SGTOなどの絶縁ゲートを有する半導体素子は、ゲー
ト絶縁膜に欠陥が有り、ゲートとエミッタ間が短絡する
と動作しない。従って、素子の歩留りを向上させるため
には、欠陥を低減する必要がある。欠陥を低減するため
には、素子の製作ラインのクリーン度を上げればよい。
しかしながら、同じ製造装置では、クリーン度の向上に
も限度があり、また、装置を新たに導入するためには、
莫大な資金が必要となる。
歩留りは指数関数的に減少する。特に、IGBTやMO
SGTOなどの絶縁ゲートを有する半導体素子は、ゲー
ト絶縁膜に欠陥が有り、ゲートとエミッタ間が短絡する
と動作しない。従って、素子の歩留りを向上させるため
には、欠陥を低減する必要がある。欠陥を低減するため
には、素子の製作ラインのクリーン度を上げればよい。
しかしながら、同じ製造装置では、クリーン度の向上に
も限度があり、また、装置を新たに導入するためには、
莫大な資金が必要となる。
【0005】そこで、ある程度以上の歩留りが得られる
面積の素子を複数個並列にワイヤボンデイングで接続
し、1個の素子を形成している。しかしこの方法では、
素子間にすきまを設けなければ互いに短絡してしまうと
云う問題があった。
面積の素子を複数個並列にワイヤボンデイングで接続
し、1個の素子を形成している。しかしこの方法では、
素子間にすきまを設けなければ互いに短絡してしまうと
云う問題があった。
【0006】また、高耐圧になるほど耐圧を確保するた
めのターミネーション領域が広くなり、大電力で素子の
数が多いほどターミネーション領域が大きくなると云う
問題があった。その上複数の素子を接続するワイヤボン
デイングの数が多く、作業が複雑になると云う問題があ
った。
めのターミネーション領域が広くなり、大電力で素子の
数が多いほどターミネーション領域が大きくなると云う
問題があった。その上複数の素子を接続するワイヤボン
デイングの数が多く、作業が複雑になると云う問題があ
った。
【0007】そこで不良の部分を取り除き大面積の半導
体素子を得ることが、特開平5−41485号公報に述
べられている。
体素子を得ることが、特開平5−41485号公報に述
べられている。
【0008】図12は上記の一例を示す平面図である。
大面積のIGBTでは、単位ユニットと呼ばれる小さな
素子が多数同一基板上に形成され、大きな電流を制御し
ている。従って、ゲート耐圧またはエミッタ,コレクタ
間の耐圧が不良の単位ユニットはエミッタ電極を取り除
くか、または、エミッタ電極、ゲート電極および拡散層
の全てを除去することによって不良領域が動作しないよ
うにしていた。
大面積のIGBTでは、単位ユニットと呼ばれる小さな
素子が多数同一基板上に形成され、大きな電流を制御し
ている。従って、ゲート耐圧またはエミッタ,コレクタ
間の耐圧が不良の単位ユニットはエミッタ電極を取り除
くか、または、エミッタ電極、ゲート電極および拡散層
の全てを除去することによって不良領域が動作しないよ
うにしていた。
【0009】
【発明が解決しようとする課題】図13は、従来例の断
面構造を示す一例であるが、不良でない単位ユニットで
は、ゲート絶縁膜、ゲート電極、絶縁膜を介して設けら
れているエミッタ電極が、空乏層を伸ばすフィールドプ
レートの役目を果たし、電界を緩和するため耐圧は高
い。
面構造を示す一例であるが、不良でない単位ユニットで
は、ゲート絶縁膜、ゲート電極、絶縁膜を介して設けら
れているエミッタ電極が、空乏層を伸ばすフィールドプ
レートの役目を果たし、電界を緩和するため耐圧は高
い。
【0010】一方、不良の単位ユニットでは、エミッタ
電極が取り除かれているため、空乏層は伸びにくく耐圧
が低くなる。このように歩留まり向上のためにエミッタ
電極を取り除く方法には、耐圧が低下すると云う問題が
あった。
電極が取り除かれているため、空乏層は伸びにくく耐圧
が低くなる。このように歩留まり向上のためにエミッタ
電極を取り除く方法には、耐圧が低下すると云う問題が
あった。
【0011】本発明の目的は、多数の単位ユニットから
構成された半導体装置において、歩留まりが良く、か
つ、耐圧の高い半導体装置とその製法を提供することに
ある。
構成された半導体装置において、歩留まりが良く、か
つ、耐圧の高い半導体装置とその製法を提供することに
ある。
【0012】
【課題を解決するための手段】前記目的を達成する本発
明のポイント、不良単位ユニットのエミッタ電極を残し
たまま、外部取り出し電極と絶縁したもので、その要旨
は次のとおりである。
明のポイント、不良単位ユニットのエミッタ電極を残し
たまま、外部取り出し電極と絶縁したもので、その要旨
は次のとおりである。
【0013】〔1〕 絶縁ゲートを有し、ゲート電極と
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極とエミッタ電極間またはエミッタ
電極とコレクタ電極間が電気的に不良の半導体素子があ
る場合、前記不良の半導体素子のエミッタ電極の厚さ
を、不良でない半導体素子のエミッタ電極の厚さより薄
くして、外部取出し電極と接しないよう構成した半導体
装置。
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置にお
いて、前記ゲート電極とエミッタ電極間またはエミッタ
電極とコレクタ電極間が電気的に不良の半導体素子があ
る場合、前記不良の半導体素子のエミッタ電極の厚さ
を、不良でない半導体素子のエミッタ電極の厚さより薄
くして、外部取出し電極と接しないよう構成した半導体
装置。
【0014】〔2〕 前記ゲート電極とエミッタ電極間
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に絶縁層を設けた半導体装
置。
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に絶縁層を設けた半導体装
置。
【0015】〔3〕 前記ゲート電極とエミッタ電極間
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に高抵抗層を設けた半導体装
置。
またはエミッタ電極とコレクタ電極間が電気的に不良の
半導体素子がある場合、前記不良の半導体素子のエミッ
タ電極と外部取出し電極間に高抵抗層を設けた半導体装
置。
【0016】〔4〕 前記不良の半導体素子のゲート電
極と不良でない半導体素子のゲート電極間を接続する配
線を切断した前記の半導体装置。
極と不良でない半導体素子のゲート電極間を接続する配
線を切断した前記の半導体装置。
【0017】〔5〕 前記不良の半導体素子のゲート電
極とエミッタ電極間を短絡した前記の半導体装置。
極とエミッタ電極間を短絡した前記の半導体装置。
【0018】〔6〕 前記外部取出し電極が加圧されて
接触している前記の半導体装置。
接触している前記の半導体装置。
【0019】〔7〕 絶縁ゲートを有し、ゲート電極と
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置の製
法において、各半導体素子のゲート電極とエミッタ電極
間の特性を測定し、ゲートが正常かどうかを検査する工
程、前記検査の結果不良の半導体素子の前記エミッタ電
極を薄くエッチング加工する工程、を含む半導体装置の
製法。
エミッタ電極間に電圧を加えて電流を制御し、その耐圧
をエミッタ電極とコレクタ電極間で持たせるよう構成し
た複数の半導体素子より構成されている半導体装置の製
法において、各半導体素子のゲート電極とエミッタ電極
間の特性を測定し、ゲートが正常かどうかを検査する工
程、前記検査の結果不良の半導体素子の前記エミッタ電
極を薄くエッチング加工する工程、を含む半導体装置の
製法。
【0020】〔8〕 前記の各半導体素子のゲート電極
とエミッタ電極間の特性を測定し、ゲートが正常かどう
かを検査する工程、前記検査の結果不良の半導体素子の
前記エミッタ電極を薄くエッチング加工する工程、前記
薄く加工したエミッタ電極上に絶縁層または高抵抗層を
形成する工程、を含む前記半導体装置の製法。
とエミッタ電極間の特性を測定し、ゲートが正常かどう
かを検査する工程、前記検査の結果不良の半導体素子の
前記エミッタ電極を薄くエッチング加工する工程、前記
薄く加工したエミッタ電極上に絶縁層または高抵抗層を
形成する工程、を含む前記半導体装置の製法。
【0021】
〔9〕 前記絶縁層または高抵抗層は、一
旦、全エミッタ電極上に形成し、次いで不良でない半導
体素子のエミッタ電極上の絶縁層または高抵抗層を取り
除く前記の半導体装置の製法。
旦、全エミッタ電極上に形成し、次いで不良でない半導
体素子のエミッタ電極上の絶縁層または高抵抗層を取り
除く前記の半導体装置の製法。
【0022】
【作用】絶縁ゲートを有する半導体装置においては、従
来の不良単位ユニットのエミッタ電極を取り除く方式で
は、電極が取り除かれた部分で空乏層が伸びにくくなり
耐圧が低下する。
来の不良単位ユニットのエミッタ電極を取り除く方式で
は、電極が取り除かれた部分で空乏層が伸びにくくなり
耐圧が低下する。
【0023】しかし、本発明によれば、外部取り出し電
極とエミッタ電極との電気的接続を絶つことで、不良単
位ユニットが動作しなくなり、取り除かなかったエミッ
タ電極が、フィールドプレートの役割を果たして空乏層
を伸ばし、電界を緩和するため耐圧を確保することがで
きるのである。また、それによって半導体装置の製造歩
留まりを向上することができる。
極とエミッタ電極との電気的接続を絶つことで、不良単
位ユニットが動作しなくなり、取り除かなかったエミッ
タ電極が、フィールドプレートの役割を果たして空乏層
を伸ばし、電界を緩和するため耐圧を確保することがで
きるのである。また、それによって半導体装置の製造歩
留まりを向上することができる。
【0024】
【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。
説明する。
【0025】〔実施例 1〕図1は、本発明の半導体装
置の模式平面図である。この例では、1枚のウエハに半
導体素子(単位ユニット)を多数有する半導体装置1の
平面模式図である。ウエハの中央には、ゲートパット2
が設けられ、ゲートパット2より放射状にゲート配線3
が設けられている。ゲート配線間には、単位ユニット4
が多数設けられている。
置の模式平面図である。この例では、1枚のウエハに半
導体素子(単位ユニット)を多数有する半導体装置1の
平面模式図である。ウエハの中央には、ゲートパット2
が設けられ、ゲートパット2より放射状にゲート配線3
が設けられている。ゲート配線間には、単位ユニット4
が多数設けられている。
【0026】図2は図1の部分拡大図で、4個の単位ユ
ニット(4a〜4b)を示したものである。
ニット(4a〜4b)を示したものである。
【0027】ゲート電極10上には、エミッタ電極11
が形成されている。ゲート電極10とエミッタ電極11
は、この図には示していない絶縁膜により絶縁されてい
る。ゲート電極10は、コンタクト12によりゲート配
線3と接続されている。この図を使い、4つの単位ユニ
ット4a〜4dのうち4aが不良であるとして本発明を
説明する。
が形成されている。ゲート電極10とエミッタ電極11
は、この図には示していない絶縁膜により絶縁されてい
る。ゲート電極10は、コンタクト12によりゲート配
線3と接続されている。この図を使い、4つの単位ユニ
ット4a〜4dのうち4aが不良であるとして本発明を
説明する。
【0028】まず、図2−(1)は、単位ユニットのゲー
ト電極10/エミッタ電極11間の電流を測定し、不良
ゲートがないかを調べる。不良があれば、図2−(2)の
不良単位ユニットのエミッタ電極11aをエッチングに
より薄くする。
ト電極10/エミッタ電極11間の電流を測定し、不良
ゲートがないかを調べる。不良があれば、図2−(2)の
不良単位ユニットのエミッタ電極11aをエッチングに
より薄くする。
【0029】図3は図2のa−a’断面図である。本実
施例ではIGBTの場合で示した。p+層20上にn−
層21が設けられている。n−層21内には複数のp層
22が設けられ、さらにp層22の内部にはn+層23
が設けられている。n+層23、p層22、n−層21
上にはゲート絶縁膜31を介してゲート電極10が設け
られ、絶縁ゲートを形成している。
施例ではIGBTの場合で示した。p+層20上にn−
層21が設けられている。n−層21内には複数のp層
22が設けられ、さらにp層22の内部にはn+層23
が設けられている。n+層23、p層22、n−層21
上にはゲート絶縁膜31を介してゲート電極10が設け
られ、絶縁ゲートを形成している。
【0030】以上のpnpn4層構造と絶縁ゲートによ
りIGBTが形成されている。n+層23とp層22に
接触してエミッタ電極11が設けられている。エミッタ
電極11は、絶縁膜32を介してゲート電極10上にも
設けられている。図中、左側は単位ユニット4a、右側
は4bを示す。ゲート電極10は、絶縁膜32で覆われ
ているが、その一部分が除かれてコンタクト12でゲー
ト配線3と接続されている。
りIGBTが形成されている。n+層23とp層22に
接触してエミッタ電極11が設けられている。エミッタ
電極11は、絶縁膜32を介してゲート電極10上にも
設けられている。図中、左側は単位ユニット4a、右側
は4bを示す。ゲート電極10は、絶縁膜32で覆われ
ているが、その一部分が除かれてコンタクト12でゲー
ト配線3と接続されている。
【0031】また、p+層20の裏面には、これに接触
してコレクタ電極13が設けられている。さらにコレク
タ電極13に接して、圧接用の外部コレクタ電極101
が設けられている。一方、表面には、エミッタ電極11
に接して圧接用の外部エミッタ電極102が設けられて
いる。なお、ゲート配線3の領域では、ゲート配線3と
外部エミッタ電極102が接しないよう外部エミッタ電
極102に凹部が形成されている。
してコレクタ電極13が設けられている。さらにコレク
タ電極13に接して、圧接用の外部コレクタ電極101
が設けられている。一方、表面には、エミッタ電極11
に接して圧接用の外部エミッタ電極102が設けられて
いる。なお、ゲート配線3の領域では、ゲート配線3と
外部エミッタ電極102が接しないよう外部エミッタ電
極102に凹部が形成されている。
【0032】図3に示すように、単位ユニット4aの不
良エミッタ電極11aは、不良でない(以下、良品と云
う)エミッタ電極11bよりエッチングされて薄くなっ
ており、外部エミッタ電極102と絶縁されている。こ
れによって、不良ユニットが動作せず、素子としての歩
留まりが向上する。また、不良ユニットのエミッタ電極
11aがフィールドプレートの役割を果たして空乏層を
伸ばし、電界を緩和するので耐圧を確保することができ
る。
良エミッタ電極11aは、不良でない(以下、良品と云
う)エミッタ電極11bよりエッチングされて薄くなっ
ており、外部エミッタ電極102と絶縁されている。こ
れによって、不良ユニットが動作せず、素子としての歩
留まりが向上する。また、不良ユニットのエミッタ電極
11aがフィールドプレートの役割を果たして空乏層を
伸ばし、電界を緩和するので耐圧を確保することができ
る。
【0033】図4に示すように、不良ユニットのエミッ
タ電極11aを薄くせず、そのままで絶縁膜32を被せ
ると、ゲート配線3の左側に示す不良ユニット(4a)
の高さが良品ユニット(4b)のそれより高くなり、良
品ユニットのエミッタ電極と外部取り出し電極との接触
が悪くなり、オン電圧の増加あるいは熱抵抗が増加する
恐れがある。
タ電極11aを薄くせず、そのままで絶縁膜32を被せ
ると、ゲート配線3の左側に示す不良ユニット(4a)
の高さが良品ユニット(4b)のそれより高くなり、良
品ユニットのエミッタ電極と外部取り出し電極との接触
が悪くなり、オン電圧の増加あるいは熱抵抗が増加する
恐れがある。
【0034】本実施例では、図3に示すように、不良ユ
ニットは良品ユニットより薄くしているので、良品ユニ
ットのエミッタ電極11bと外部取り出し電極102と
の接触が悪くなることがないので、オン電圧や熱抵抗の
増加がないと云う優れた効果がある。
ニットは良品ユニットより薄くしているので、良品ユニ
ットのエミッタ電極11bと外部取り出し電極102と
の接触が悪くなることがないので、オン電圧や熱抵抗の
増加がないと云う優れた効果がある。
【0035】〔実施例 2〕図5は、本発明の他の実施
例の素子部の平面図である。本実施例では、 図5−(1):ゲート/エミッタ間のおよびコレクタ/エ
ミッタ間の電流を測定する。
例の素子部の平面図である。本実施例では、 図5−(1):ゲート/エミッタ間のおよびコレクタ/エ
ミッタ間の電流を測定する。
【0036】図5−(2):不良単位ユニット(4a)の
ゲート電極10とゲート配線3との間を切断する。
ゲート電極10とゲート配線3との間を切断する。
【0037】図5−(3):不良単位ユニット(4a)の
エミッタ電極をエッチングし、良品単位ユニットのエミ
ッタ電極の厚さより薄くして外部エミッタ電極102と
接触しないようにする。
エミッタ電極をエッチングし、良品単位ユニットのエミ
ッタ電極の厚さより薄くして外部エミッタ電極102と
接触しないようにする。
【0038】エミッタ/ゲート間が不良の原因はゲート
絶縁膜31の不良が多く、この場合エミッタ電極と外部
エミッタ電極102との間を絶縁してもゲート電極から
コレクタ電極に漏れ電流が流れることがある。本実施例
では、不良のゲート電極をゲート配線3から切り放すこ
とにより、ゲートからコレクタ電極に漏れ電流が流れる
のを防止できる。
絶縁膜31の不良が多く、この場合エミッタ電極と外部
エミッタ電極102との間を絶縁してもゲート電極から
コレクタ電極に漏れ電流が流れることがある。本実施例
では、不良のゲート電極をゲート配線3から切り放すこ
とにより、ゲートからコレクタ電極に漏れ電流が流れる
のを防止できる。
【0039】なお、ゲート電極とゲート配線を切断する
方法としては、ホトリソグラフィおよびエッチングによ
る方法と、レーザカッタ等で切断する方法があるが、後
者の方が簡単でよい。
方法としては、ホトリソグラフィおよびエッチングによ
る方法と、レーザカッタ等で切断する方法があるが、後
者の方が簡単でよい。
【0040】〔実施例 3〕図6は、本発明の他の実施
例の素子部の模式断面図である。本実施例では、不良ユ
ニット(4a)上のエミッタ電極11aを薄くした領域
に絶縁膜32を設けた。エミッタ電極は、通常数μmの
厚さであるのに対し、外部取り出し電極102は数mm
の厚さがある。そのため、表面の凹凸や撓みなどによっ
て不良の単位ユニットのエミッタ電極11aに接触する
恐れがある。
例の素子部の模式断面図である。本実施例では、不良ユ
ニット(4a)上のエミッタ電極11aを薄くした領域
に絶縁膜32を設けた。エミッタ電極は、通常数μmの
厚さであるのに対し、外部取り出し電極102は数mm
の厚さがある。そのため、表面の凹凸や撓みなどによっ
て不良の単位ユニットのエミッタ電極11aに接触する
恐れがある。
【0041】本実施例では、不良単位ユニット(4a)
のエミッタ電極11aを絶縁膜32で被覆することで、
両者を確実に絶縁することができる。
のエミッタ電極11aを絶縁膜32で被覆することで、
両者を確実に絶縁することができる。
【0042】図7は、図6で示した半導体装置の製造工
程を示したものである。
程を示したものである。
【0043】図7−(1):拡散および電極形成工程によ
り、各拡散層,ゲート,エミッタ,コレクタ電極を形成
後、ゲート/エミッタ間およびコレクタ/エミッタ間の
電流を測定し、不良の単位ユニットを検出する。
り、各拡散層,ゲート,エミッタ,コレクタ電極を形成
後、ゲート/エミッタ間およびコレクタ/エミッタ間の
電流を測定し、不良の単位ユニットを検出する。
【0044】図7−(2):上記で不良と判定された単位
ユニットのエミッタ電極11aをホトリソグラフィおよ
びエッチングにより薄くする。
ユニットのエミッタ電極11aをホトリソグラフィおよ
びエッチングにより薄くする。
【0045】図7−(3):絶縁膜32を素子全体に堆積
形成する。
形成する。
【0046】図7−(4):前記(1)で不良と判断され
た部分を残し、他の領域の絶縁膜32を取り除く。な
お、外部エミッタ電極102と良品のエミッタ電極11
bとの接触が悪くならないよう絶縁膜32と不良エミッ
タ電極との厚さの和が、良品のエミッタ電極11bより
薄くなるよう加工する。
た部分を残し、他の領域の絶縁膜32を取り除く。な
お、外部エミッタ電極102と良品のエミッタ電極11
bとの接触が悪くならないよう絶縁膜32と不良エミッ
タ電極との厚さの和が、良品のエミッタ電極11bより
薄くなるよう加工する。
【0047】〔実施例 4〕図8は、本発明の他の実施
例の素子部の模式断面図である。本実施例では、不良の
単位ユニットでは、ゲート電極11aとゲート配線3と
の接続が切断され、一方エミッタ電極11aはコンタク
ト14とでゲート電極10aと接触している。n−層と
の距離が、エミッタ電極より短いゲート電極が空乏層を
伸ばし、耐圧向上を図ることができる。
例の素子部の模式断面図である。本実施例では、不良の
単位ユニットでは、ゲート電極11aとゲート配線3と
の接続が切断され、一方エミッタ電極11aはコンタク
ト14とでゲート電極10aと接触している。n−層と
の距離が、エミッタ電極より短いゲート電極が空乏層を
伸ばし、耐圧向上を図ることができる。
【0048】〔実施例 5〕図9は、本発明の他の実施
例の素子の模式断面図である。本実施例においては、不
良単位ユニットでは、エミッタ電極11aと外部エミッ
タ電極102の間にSIPOSなどの高抵抗層34を形
成した。高抵抗層34によりエミッタ電極11aから電
流が流れることがない。
例の素子の模式断面図である。本実施例においては、不
良単位ユニットでは、エミッタ電極11aと外部エミッ
タ電極102の間にSIPOSなどの高抵抗層34を形
成した。高抵抗層34によりエミッタ電極11aから電
流が流れることがない。
【0049】一方p層は、エミッタ電極の高抵抗層34
を通じて、外部エミッタ電極102に接続されるので、
その電位は最低電位であるエミッタ電位に安定し、空乏
層がより伸び易くなり耐圧がさらに向上する。
を通じて、外部エミッタ電極102に接続されるので、
その電位は最低電位であるエミッタ電位に安定し、空乏
層がより伸び易くなり耐圧がさらに向上する。
【0050】〔実施例 6〕図10は、半導体装置1を
両面より金属で圧接して電極を取り出す圧接型パッケー
ジの模式断面図である。図10(a)の半導体装置1の
コレクタ電極およびエミッタ電極は、歪み緩衝板10
4,105を介して、外部コレクタ電極101およびエ
ミッタ電極102とで電気的に低抵抗で接触している。
両面より金属で圧接して電極を取り出す圧接型パッケー
ジの模式断面図である。図10(a)の半導体装置1の
コレクタ電極およびエミッタ電極は、歪み緩衝板10
4,105を介して、外部コレクタ電極101およびエ
ミッタ電極102とで電気的に低抵抗で接触している。
【0051】ゲートパッドには、ゲートポスト103が
スプリング106により加圧接触されている。またゲー
トポスト103よりゲート電極を外部に取り出すため、
ゲート引き出し配線107が設けられている。なお、圧
接型パッケージ100の周辺部には、外部コレクタ電極
101および外部エミッタ電極102の端子間の沿面距
離を確保するため絶縁物108が設けられている。
スプリング106により加圧接触されている。またゲー
トポスト103よりゲート電極を外部に取り出すため、
ゲート引き出し配線107が設けられている。なお、圧
接型パッケージ100の周辺部には、外部コレクタ電極
101および外部エミッタ電極102の端子間の沿面距
離を確保するため絶縁物108が設けられている。
【0052】このパッケージは、図10(b)に示すよ
うに上下両面より加圧し、コレクタ電極およびエミッタ
電極と外部コレクタ電極および外部エミッタ電極とを密
着させることで、外部に取り出している。なお、密着力
が大きいので、素子のコレクタ電極およびエミッタ電極
と、外部コレクタ電極および外部エミッタ電極が直接接
すると半導体装置が破損する恐れがあるので、歪み緩衝
板104,105が設けられている。
うに上下両面より加圧し、コレクタ電極およびエミッタ
電極と外部コレクタ電極および外部エミッタ電極とを密
着させることで、外部に取り出している。なお、密着力
が大きいので、素子のコレクタ電極およびエミッタ電極
と、外部コレクタ電極および外部エミッタ電極が直接接
すると半導体装置が破損する恐れがあるので、歪み緩衝
板104,105が設けられている。
【0053】この構造では、ワイヤボンデイングを用い
ないため、配線のインダクタンスを小さくすることがで
きる。そのため、スイッチング時の電圧の跳ね上がりを
小さくすることができ、スイッチング時の過電圧による
半導体装置の破壊やノイズによる装置の誤動作を防止す
ることができる。
ないため、配線のインダクタンスを小さくすることがで
きる。そのため、スイッチング時の電圧の跳ね上がりを
小さくすることができ、スイッチング時の過電圧による
半導体装置の破壊やノイズによる装置の誤動作を防止す
ることができる。
【0054】また、外部コレクタ電極および外部エミッ
タ電極にフィンを付けることができるので、素子の上下
両面での冷却が可能となり、片面しか冷却できないワイ
ヤボンデイング方式に比べて冷却効率が優れている。
タ電極にフィンを付けることができるので、素子の上下
両面での冷却が可能となり、片面しか冷却できないワイ
ヤボンデイング方式に比べて冷却効率が優れている。
【0055】図11は、圧接型パッケージ100とし
て、本発明のIGBTを用いたモータ駆動用インバータ
回路の構成図を示すものである。IGBT200には逆
並列にダイオード201が接続されており、IGBT2
個が直列に接続され1相を形成している。IGBTが接
続された中点より出力端子が出ており、モータ206と
接続される。上アーム側のIGBT200a〜200d
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。
て、本発明のIGBTを用いたモータ駆動用インバータ
回路の構成図を示すものである。IGBT200には逆
並列にダイオード201が接続されており、IGBT2
個が直列に接続され1相を形成している。IGBTが接
続された中点より出力端子が出ており、モータ206と
接続される。上アーム側のIGBT200a〜200d
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。
【0056】また、下アーム側のIGBT200d〜2
00fのエミッタは共通であり、整流回路のアース側と
接続されている。整流回路203は、交流202を直流
に変換する。IGBT200は、この直流を受電し、再
度交流に変換してモータを駆動する。上下の駆動回路2
04,205は、IGBTのゲートに駆動信号を伝え、
所定の周期でIGBTをオン/オフさせる。
00fのエミッタは共通であり、整流回路のアース側と
接続されている。整流回路203は、交流202を直流
に変換する。IGBT200は、この直流を受電し、再
度交流に変換してモータを駆動する。上下の駆動回路2
04,205は、IGBTのゲートに駆動信号を伝え、
所定の周期でIGBTをオン/オフさせる。
【0057】これでは圧接型パッケージを用いたことで
ワイヤボンデイングしたパッケージに比べて、跳ね上が
り電圧を抑えることができ、また、冷却効率も良いた
め、同じIGBTを使っても従来より大きな電流を制御
できる。
ワイヤボンデイングしたパッケージに比べて、跳ね上が
り電圧を抑えることができ、また、冷却効率も良いた
め、同じIGBTを使っても従来より大きな電流を制御
できる。
【0058】なお、前記実施例においては、半導体装置
としてIGBTを例に述べたが、絶縁ゲートを持つ半導
体装置、例えば、MOSFETやMOSGTOでも同様
の効果を得ることができる。
としてIGBTを例に述べたが、絶縁ゲートを持つ半導
体装置、例えば、MOSFETやMOSGTOでも同様
の効果を得ることができる。
【0059】
【発明の効果】絶縁ゲートを有する半導体装置の不良単
位ユニットが動作しないようエミッタ電極を残したまま
外部取り出し電極と絶縁することにより、歩留まりを向
上することができ、上記の残したエミッタ電極がフィー
ルドプレートの役割を果たして空乏層を伸ばし電界を緩
和するため耐圧を確保することができる。
位ユニットが動作しないようエミッタ電極を残したまま
外部取り出し電極と絶縁することにより、歩留まりを向
上することができ、上記の残したエミッタ電極がフィー
ルドプレートの役割を果たして空乏層を伸ばし電界を緩
和するため耐圧を確保することができる。
【図1】本発明の半導体装置の模式平面図である。
【図2】図1の部分拡大平面図である。
【図3】実施例1の半導体装置の部分模式断面図であ
る。
る。
【図4】比較例の半導体装置の部分模式断面である。
【図5】実施例2の半導体装置の部分拡大平面図であ
る。
る。
【図6】実施例3の半導体装置の部分模式断面図であ
る。
る。
【図7】実施例3の半導体装置の製造工程図である。
【図8】実施例4の半導体装置の部分模式断面図であ
る。
る。
【図9】実施例4の半導体装置の部分模式断面図であ
る。
る。
【図10】本発明の半導体装置を組み込んだ圧接型パッ
ケージの模式図である。
ケージの模式図である。
【図11】本発明の半導体装置を用いたインバータ回路
の構成図である。
の構成図である。
【図12】従来例の半導体装置の部分拡大平面図であ
る。
る。
【図13】従来例の半導体装置の部分模式断面図であ
る。
る。
1…半導体装置、2…ゲートパット、3…ゲート配線、
4…単位ユニット、10…ゲート電極、11…エミッタ
電極、12…コンタクト、13…コレクタ電極、14…
コンタクト、20…p+層、21…n−層、22…p
層、23…n+層、31…ゲート絶縁膜、32…絶縁
膜、34…高抵抗層、100…圧接型パッケージ、10
1…外部コレクタ電極、102…外部エミッタ電極、1
03…ゲートポスト、104,105…歪み緩衝板、1
06…スプリング、107…ゲート引き出し配線、10
8…絶縁材、200…IGBT、201…ダイオード、
202…交流電源、203…整流回路、204…上アー
ム駆動回路、205…下アーム駆動回路、206…モー
タ。
4…単位ユニット、10…ゲート電極、11…エミッタ
電極、12…コンタクト、13…コレクタ電極、14…
コンタクト、20…p+層、21…n−層、22…p
層、23…n+層、31…ゲート絶縁膜、32…絶縁
膜、34…高抵抗層、100…圧接型パッケージ、10
1…外部コレクタ電極、102…外部エミッタ電極、1
03…ゲートポスト、104,105…歪み緩衝板、1
06…スプリング、107…ゲート引き出し配線、10
8…絶縁材、200…IGBT、201…ダイオード、
202…交流電源、203…整流回路、204…上アー
ム駆動回路、205…下アーム駆動回路、206…モー
タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9055−4M 29/78 652 M
Claims (11)
- 【請求項1】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極の厚さを、不
良でない半導体素子のエミッタ電極の厚さより薄くし
て、外部取出し電極と接しないよう構成したことを特徴
とする半導体装置。 - 【請求項2】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極と外部取出し
電極間に絶縁層を設けたことを特徴とする半導体装置。 - 【請求項3】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置において、 前記ゲート電極とエミッタ電極間またはエミッタ電極と
コレクタ電極間が電気的に不良の半導体素子がある場
合、前記不良の半導体素子のエミッタ電極と外部取出し
電極間に高抵抗層を設けたことを特徴とする半導体装
置。 - 【請求項4】 前記不良の半導体素子のゲート電極と不
良でない半導体素子のゲート電極間を接続する配線を切
断した請求項1,2または3に記載の半導体装置。 - 【請求項5】 前記不良の半導体素子のゲート電極とエ
ミッタ電極間を短絡した請求項4に記載の半導体装置。 - 【請求項6】 前記外部取出し電極が加圧されて接触し
ている請求項1〜5のいずれかに記載の半導体装置。 - 【請求項7】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置の製法にお
いて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、を含むことを特徴とする
半導体装置の製法。 - 【請求項8】 絶縁ゲートを有し、ゲート電極とエミッ
タ電極間に電圧を加えて電流を制御し、その耐圧をエミ
ッタ電極とコレクタ電極間で持たせるよう構成した複数
の半導体素子より構成されている半導体装置の製法にお
いて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、 前記薄く加工したエミッタ電極上に絶縁層を形成する工
程、を含むことを特徴とする半導体装置の製法。 - 【請求項9】 前記絶縁層は、一旦、全エミッタ電極上
に形成し、次いで不良でない半導体素子のエミッタ電極
上の絶縁膜を取り除く請求項8に記載の半導体装置の製
法。 - 【請求項10】 絶縁ゲートを有し、ゲート電極とエミ
ッタ電極間に電圧を加えて電流を制御し、その耐圧をエ
ミッタ電極とコレクタ電極間で持たせるよう構成した複
数の半導体素子より構成されている半導体装置の製法に
おいて、 各半導体素子のゲート電極とエミッタ電極間の特性を測
定し、ゲートが正常かどうかを検査する工程、 前記検査の結果不良の半導体素子の前記エミッタ電極を
薄くエッチング加工する工程、 前記薄く加工したエミッタ電極上に高抵抗層を堆積する
工程と、を含むことを特徴とする半導体装置の製法。 - 【請求項11】 前記高抵抗層は、一旦、全エミッタ電
極上に形成し、次いで不良でない半導体素子のエミッタ
電極上の高抵抗層を取り除く請求項10に記載の半導体
装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP65495A JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP65495A JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08186258A true JPH08186258A (ja) | 1996-07-16 |
Family
ID=11479712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP65495A Pending JPH08186258A (ja) | 1995-01-06 | 1995-01-06 | 半導体装置およびその製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08186258A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999044240A1 (de) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri Ag | Bipolartransistor mit isolierter gateelektrode |
WO2000042665A1 (de) * | 1999-01-11 | 2000-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
JP2002170784A (ja) * | 2000-12-01 | 2002-06-14 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
DE10350770B4 (de) * | 2003-02-25 | 2011-02-17 | Mitsubishi Denki K.K. | Druckkontakt-Halbleiterbauelement mit Blindsegment |
US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
EP3029734A1 (en) * | 2013-08-01 | 2016-06-08 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
-
1995
- 1995-01-06 JP JP65495A patent/JPH08186258A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
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DE10350770B4 (de) * | 2003-02-25 | 2011-02-17 | Mitsubishi Denki K.K. | Druckkontakt-Halbleiterbauelement mit Blindsegment |
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EP3029734A1 (en) * | 2013-08-01 | 2016-06-08 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
EP3029734A4 (en) * | 2013-08-01 | 2017-03-29 | Zhuzhou CSR Times Electric Co., Ltd. | Igbt device and method for packaging whole-wafer igbt chip |
US9633970B2 (en) | 2013-08-01 | 2017-04-25 | Zhuzhou Csr Times Electric Co., Ltd. | IGBT device and method for packaging whole-wafer IGBT chip |
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