JP2002170784A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板毎に基本的なレイアウトを変えること無
く、より大きなチップサイズを得ることができる炭化珪
素半導体装置及びその製造方法を提供する。 【解決手段】 基板１の表層部にはユニット毎にガード
リング３２が形成されて、ガードリング３２に囲まれる
領域の各々にショットキー電極３１が形成されている。
そして、基板１の表面側に絶縁層３３が形成され、良好
ユニット１０においてのみショットキー電極３１の中央
部上を開口する様にしてコンタクトホール３４が形成さ
れている。更に基板１の表面側に表面電極３６が形成さ
れて、良好ユニット１０においてはショットキー電極３
１と表面電極３６とが引き出し部３５を介して接続さ
れ、不良ユニット２０においてはショットキー電極３１
と表面電極３６とが絶縁されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に、炭化珪素基板に大電
力用のパワーデバイスを形成する場合に用いて好適であ
る。

【０００２】

【従来の技術】基板に大電力用のパワーデバイスを形成
する際は、大電流を流すためにチップサイズを大きくす
る必要がある。しかし、基板として炭化珪素（ＳｉＣ）
を用いると、ＳｉＣ基板にはマイクロパイプに代表され
る基板欠陥が多く存在する。この様な基板欠陥上にデバ
イスを形成すると耐圧低下やリーク電流の増大を招いて
しまう。

【０００３】そのため、基板欠陥を避けたレイアウトで
チップを形成しなければならない。具体的には、従来の
ＳｉＣ基板の上面図である図１９に示すように、基板欠
陥Ｊ１を避けて素子を形成し、できる限り大きいチップ
Ｊ２が得られるようにしている。

【０００４】

【発明が解決しようとする課題】しかしながら、この様
にチップを配置する場合、以下のような問題点がある。
この様な方法では、基板欠陥Ｊ１の位置に合わせてＳｉ
Ｃ基板Ｊ３毎にチップＪ２のレイアウトを変えなければ
ならない。また、基板欠陥Ｊ１を避けて得られるチップ
サイズには限界があるため、大きいサイズのチップＪ２
を得ることは困難である。また、仮にＳｉＣ基板Ｊ３か
ら大きいサイズのチップＪ２を得ることができた場合、
ＳｉＣ基板Ｊ３のその他の領域からチップＪ２を得る際
に効率良くチップＪ２を構成する素子を配置することが
困難になり、チップＪ２として使うことができない領域
が増大する可能性がある。

【０００５】本発明は、上記問題点に鑑み、基板毎に基
本的なレイアウトを変えること無く、より大きなチップ
サイズを得ることができる炭化珪素半導体装置及びその
製造方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、炭化珪素半導体基板
（１）に対して導体層（３１、５１、６６、８１、８
４）を含むユニット（１０、２０）が複数個形成され、
外部と電気的に接続するための電極（３６）と各々のユ
ニットにおける導体層とが引き出し部（３５、６８、９
５）を用いて電気的に接続されてなる炭化珪素半導体装
置であって、各々のユニットのうち不良なユニット（２
０）においては、導体層と電極とが電気的に絶縁されて
いることを特徴としている。

【０００７】これにより、予め基板欠陥を避けて導体層
をレイアウトするのでは無く、複数の基板において同様
に導体層を配置して、その導体層のうち良好なユニット
に形成されているもののみを利用することができる。そ
のため、複数のユニット単位で炭化珪素半導体基板を切
断してチップを形成することで、基板毎に基本的なレイ
アウトを変えること無く、より大きなチップサイズを得
ることができる。

【０００８】また、請求項２に記載の発明では、炭化珪
素半導体基板（１）の表層部に第１導電型のベース領域
（６１）が複数個形成され、各々のベース領域上に第２
導電型のソース領域（６３）が形成され、外部と電気的
に接続するための電極（３６）と複数個のソース領域と
がユニット（１０、２０）毎に引き出し部（７１）を用
いて電気的に接続されてなる炭化珪素半導体装置であっ
て、各々のユニットのうち不良なユニット（２０）にお
いては、ソース領域と電極とが電気的に絶縁されている
ことを特徴としている。

【０００９】これにより、請求項１の発明と同様に良好
なユニットのみを利用することができるため、基板毎に
基本的なレイアウトを変えること無く、より大きなチッ
プサイズを得ることができる。

【００１０】また、請求項３に記載の発明では、炭化珪
素半導体基板（１）の表層部に第１導電型のゲート領域
（８１）が複数個形成され、各々のゲート領域上に第２
導電型のソース領域（８５）が形成され、外部と電気的
に接続するための電極（３６）とソース領域とが引き出
し部（８７、９１）を用いて電気的に接続されてなる炭
化珪素半導体装置であって、炭化珪素半導体基板におけ
るソース領域を有して構成される複数のユニット（１
０、２０）のうち不良なユニット（２０）においては、
ソース領域と電極とが電気的に絶縁されていることを特
徴としている。

【００１１】これにより、請求項２の発明と同様の効果
を発揮することができる。

【００１２】また、請求項１〜３の発明では、請求項４
に記載の発明のように、炭化珪素半導体基板と電極との
間に絶縁層（３３）が形成され、該絶縁層に形成された
コンタクトホール（３４、６７、７０、７５、８６、９
０、９４）に導体が充填されて引き出し部が形成されて
いるものを用いると好適である。

【００１３】請求項５に記載の発明では、炭化珪素半導
体基板（１）に対して導体層（３１、５１、６６、８
１、８４）を形成する導体層形成工程と、外部と電気的
に接続するための電極（３６）と導体層とをユニット
（１０、２０）毎に電気的に接続するための引き出し部
（３５、６８、９５）を形成する引き出し部形成工程と
を含み、引き出し部形成工程を行う前に、各々のユニッ
トの良否を検査する検査工程を行い、検査工程において
不良とされたユニット（２０）においては、引き出し部
形成工程において、引き出し部を形成せずに導体層と電
極とを電気的に絶縁することを特徴としている。

【００１４】これにより、請求項１の発明の炭化珪素半
導体装置を好適に製造することができる。

【００１５】また、請求項６に記載の発明では、炭化珪
素半導体基板（１）に対して複数個の導体層（８１、８
４）を形成する導体層形成工程と、複数個の導体層をユ
ニット（１０、２０）毎に電気的に接続する導体層接続
工程と、電気的に接続された複数個の導体層を、外部と
電気的に接続するための電極（３６）に対してユニット
毎に電気的に接続するための引き出し部（９５）を形成
する引き出し部形成工程とを含み、導体層接続工程を行
う前に、各々のユニットの良否を検査する検査工程を行
い、検査工程において不良とされたユニット（２０）に
おいては、導体層接続工程において導体層を接続せず、
導体層と電極とを電気的に絶縁することを特徴としてい
る。

【００１６】これによっても、請求項１の発明の炭化珪
素半導体装置を好適に製造することができる。

【００１７】具体的には、請求項７に記載の発明のよう
に、請求項５又は６の発明の引き出し部形成工程は、炭
化珪素半導体基板上に絶縁層（３３）を形成する工程
と、絶縁層にコンタクトホール（３４、６７、９４）を
形成する工程と、コンタクトホールに導体を充填する工
程とを有し、コンタクトホールを形成する工程において
は、不良と判断されたユニットにコンタクトホールを形
成しないようにすることができる。

【００１８】また、請求項８に記載の発明のように、請
求項５〜７の発明において、ユニットの良否の検査は、
炭化珪素半導体基板に形成されている欠陥の有無を調査
し、欠陥を有するものを不良と判断することができる。

【００１９】また、請求項９に記載の発明では、請求項
５〜７の発明において、検査工程を、炭化珪素半導体基
板の顕微鏡観察、Ｘ線トポグラフィ、電子線励起電流の
評価、及びユニットの電気的評価のうちの少なくとも１
つにより行うことを特徴としている。

【００２０】これにより、画像解析技術を用いることが
できるため、簡便にかつ高速でユニット毎の良否を判断
することができる。

【００２１】また、請求項１０に記載の発明は、炭化珪
素半導体基板の表面側に導体層としてのショットキー電
極（３１）を構成する金属（３１ａ）を一様に形成した
後、金属をパターニングしてショットキー電極を形成す
る導体層形成工程と、炭化珪素半導体基板の表面側に絶
縁層（４０）を形成した後、ショットキー電極上が開口
するコンタクトホール（３４）を形成し、該コンタクト
ホールに導体を充填することにより引き出し部（３５）
を形成する引き出し部形成工程とを有したショットキー
バリアダイオードの製造方法であって、導体層形成工程
では、金属を一様に形成した後、金属を測定用電極とし
て用いて電子線励起電流の測定を行うことにより、ショ
ットキー電極を含むユニット（１０、２０）毎に炭化珪
素半導体基板の良否を検査する検査工程を行い、引き出
し部形成工程では、検査工程において良好と判断された
ユニット（１０）において引き出し部を形成することを
特徴としている。

【００２２】これにより、測定用電極を専用に形成する
こと無く、ショットキーバリアダイオードの構成要素を
用いてユニットの良否を判断することができる。

【００２３】また、請求項１１に記載の発明は、炭化珪
素半導体基板の表面側にｐｎ接合を構成する半導体領域
（５０）を形成した後、半導体領域上に配置される導体
層としての金属層電極（５１）を形成する導体層形成工
程と、炭化珪素半導体基板の表面側に絶縁層（４０）を
形成した後、金属層電極上が開口するコンタクトホール
（３４）を形成し、該コンタクトホールに導体を充填す
ることにより引き出し部（３５）を形成する引き出し部
形成工程とを有したＰＮダイオードの製造方法であっ
て、導体層形成工程では、半導体領域を形成した後、半
導体領域を測定用電極として用いて電子線励起電流の測
定を行うことにより、金属層電極を含むユニット（１
０、２０）毎に炭化珪素半導体基板の良否を検査する検
査工程を行い、引き出し部形成工程では、検査工程にお
いて良好と判断されたユニット（１０）において引き出
し部を形成することを特徴としている。

【００２４】これにより、測定用電極を専用に形成する
こと無く、ＰＮダイオードの構成要素を用いてユニット
の良否を判断することができる。

【００２５】また、請求項１２に記載の発明では、炭化
珪素半導体基板の表面側にｐｎ接合を構成する半導体領
域（５０）を形成した後、半導体領域上に配置される導
体層としての金属層電極（５１）を構成する金属（５１
ａ）を一様に形成した後、金属をパターニングして金属
層電極を形成する導体層形成工程と、炭化珪素半導体基
板の表面側に絶縁層（４０）を形成した後、金属層電極
上が開口するコンタクトホール（３４）を形成し、該コ
ンタクトホールに導体を充填することにより引き出し部
（３５）を形成する引き出し部形成工程とを有したＰＮ
ダイオードの製造方法であって、導体層形成工程では、
金属を一様に形成した後、金属を測定用電極として用い
て電子線励起電流の測定を行うことにより、金属層電極
を含むユニット（１０、２０）毎に炭化珪素半導体基板
の良否を検査する検査工程を行い、引き出し部形成工程
では、検査工程において良好と判断されたユニット（１
０）において引き出し部を形成することを特徴としてい
る。

【００２６】これにより請求項１１の発明と同様の効果
を発揮することができる。

【００２７】また、請求項１３に記載の発明では、炭化
珪素半導体基板（１）の表層部に第１導電型のベース領
域（６１）を複数個形成し、各々のベース領域上に第２
導電型のソース領域（６３）を形成し、炭化珪素半導体
基板上にゲート（６６）を形成する造り込み工程と、外
部と電気的に接続するための電極（３６）とベース領域
及びソース領域とをユニット（１０、２０）毎に電気的
に接続するための引き出し部（７１）を第１のコンタク
トホール（７０、７５）を用いて形成し、ゲートとゲー
ト電極（６９）とをユニット毎に電気的に接続するため
の引き出し部（６８）を第２のコンタクトホール（６
７）を用いて形成する引き出し部形成工程とを含み、引
き出し部形成工程を行う前に、各々のユニットの良否を
検査する検査工程を行い、検査工程において不良と判断
されたユニット（２０）においては、引き出し部形成工
程において、第１及び第２のコンタクトホールのうちの
少なくとも一方を形成しないことを特徴としている。

【００２８】これにより、予め欠陥を避けてベース領域
等をレイアウトするのでは無く、複数の基板において同
様にベース領域等を配置して、そのベース領域等のうち
良好なユニットに形成されているもののみを利用するこ
とができる。そのため、複数のユニット単位で炭化珪素
半導体基板を切断してチップを形成することで、基板毎
に基本的なレイアウトを変えること無く、より大きなチ
ップサイズを得ることができる。

【００２９】この場合、請求項１４に記載の発明のよう
に、検査工程では、ベース領域を測定用電極として用い
て電子線励起電流の測定を行うことができる。

【００３０】これにより、測定用電極を専用に形成する
こと無く、ＭＯＳＦＥＴの構成要素を用いてユニットの
良否を判断することができる。

【００３１】また、請求項１５に記載の発明は、請求項
１３の発明において、造り込み工程では、隣り合うベー
ス領域の間に表面チャネル層（６４）を形成し、その
後、ベース領域のベースコンタクト領域（６２）及びソ
ース領域を形成した後、炭化珪素基板の表面側に絶縁層
（６５ａ）を形成し、その後、ゲート（６６）を構成す
る導電体（６６ａ）を絶縁層の表面全体に形成した後、
導電体をパターニングしてユニット毎に分離し、続い
て、ユニット毎に分離された導電体をパターニングして
ゲートを形成し、検査工程では、ユニット毎に分離され
た導電体を用いて電気的評価を行うことを特徴としてい
る。

【００３２】この様に、ゲートを２段階のパターニング
により形成することにより、絶縁層の耐圧を測定するた
めの専用の電極を形成すること無く、基板欠陥以外の要
因も含めたユニットの良否を判断することができる。

【００３３】また、請求項１６に記載の発明では、炭化
珪素半導体基板（１）に対してソース領域（８５）とゲ
ート領域（８１、８４）とを形成する造り込み工程と、
外部と電気的に接続するための電極（３６）とソース領
域とを電気的に接続するための引き出し部（８７、９
１）を第１のコンタクトホール（８６、９０）を用いて
形成し、ゲート領域とゲート電極（８８）とをユニット
（１０、２０）毎に電気的に接続するための引き出し部
（９５）を第２のコンタクトホール（９４）を用いて形
成する引き出し部形成工程とを含み、引き出し部形成工
程を行う前に、各々のユニットの良否を検査する検査工
程を行い、検査工程において、不良と判断されたユニッ
ト（２０）においては、引き出し部形成工程において、
第１及び第２のコンタクトホールのうちの少なくとも一
方を形成しないことを特徴としている。

【００３４】これにより、請求項１３の発明と同様に良
好なユニットのみを利用することができるため、基板毎
に基本的なレイアウトを変えること無く、より大きなチ
ップサイズを得ることができる。

【００３５】この場合、請求項１７に記載の発明のよう
に、検査工程では、ゲート領域を測定用電極として用い
て電子線励起電流の測定を行うことができる。

【００３６】これにより、測定用電極を専用に形成する
こと無く、ＪＦＥＴの構成要素を用いてユニットの良否
を判断することができる。

【００３７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００３８】

【発明の実施の形態】（第１実施形態）本実施形態は、
ＳｉＣ基板（炭化珪素半導体基板）に形成される炭化珪
素半導体装置としてのショットキーバリアダイオード
（ＳＢＤ）に対して本発明の一実施形態を適用するもの
である。以下、図に示す実施形態について説明する。図
１は、本実施形態に係るＳｉＣ基板（以下、単に基板と
いう）１におけるＳＢＤ素子１００のレイアウトを示す
図であり、図２は図１におけるＡ−Ａ断面を示す模式図
である。

【００３９】図１に示すように、基板欠陥の配置に関係
なく、複数のユニット（例えば１６個）１０、２０に分
割されたＳＢＤ素子１００が基板１に敷き詰められたレ
イアウトとなっている。本実施形態では、各ユニット１
０、２０において導体層としてのショットキー電極３１
がガードリング３２により囲まれて配置されている。こ
の様にＳＢＤ素子１００を配置すると、基板欠陥１ｃが
ある部位にもＳＢＤ素子１００が配置される。次に、図
２を参照してＳＢＤ素子１００の構成について説明す
る。

【００４０】図２に示すように、基板１はｎ⁺導電型の
半導体基板上にｎ^-導電型の半導体層が形成されて構成
されている。基板１を構成している１６個のユニットの
うち４個のユニット１０、２０が断面にて示されてい
る。以下、これらのユニット１０、２０のうち、基板欠
陥１ｃが存在しないユニットを良好ユニット（良好なユ
ニット）１０といい、基板欠陥１ｃが存在するユニット
を不良ユニット（不良なユニット）２０という。

【００４１】各々のユニット１０、２０における基板１
の表層部にはガードリング３２が形成されている。ま
た、基板１の表面のうちガードリング３２に囲まれる領
域の各々にショットキー電極３１が形成されている。ま
た、これらのショットキー電極３１及び基板１の表面側
に絶縁層３３が形成されている。この絶縁層３３に対し
て、良好ユニット１０においてはショットキー電極３１
の中央部上を開口する様にしてコンタクトホール３４が
形成されており、不良ユニット２０においてはこのコン
タクトホール３４が形成されていない。

【００４２】また、各ユニット１０、２０に渡って絶縁
層３３上に導体が配置され、外部と電気的に接続するた
めの電極（以下、表面電極という）３６が形成されてい
る。そして、良好ユニット１０においては、表面電極３
６のうちコンタクトホール３４内に導体が充填されてな
る引き出し部３５を用いて、表面電極３６とショットキ
ー電極３１とが電気的に接続されている。

【００４３】また、基板１の裏面側には裏面電極３７が
形成されている。

【００４４】この様な引き出し部３５が形成されない構
成になっているため、不良ユニット２０においては、表
面電極３６とショットキー電極３１とが絶縁層３３によ
り電気的に絶縁された状態となる。従って、このような
ＳＢＤ素子１００を用いると良好ユニット１０のみ動作
させることができ、ＳＢＤ素子１００における耐圧低下
やリーク電流の増大を防止することができる。

【００４５】具体的には、このＳＢＤ素子１００は、表
面電極３６側に正の電荷を印加する順バイアスでは、良
好ユニット１０のみを介して表面電極３６から裏面電極
３７に向けて電流が流れ、逆バイアスでは電流が流れな
い。

【００４６】次に、この様なＳＢＤ素子１００の製造方
法を、図２の断面で示すＳＢＤ素子１００の工程図であ
る図３、４を参照して説明する。

【００４７】（図３（ａ）に示す工程） ｎ⁺導電型の
半導体基板上にｎ^-導電型の半導体層が形成された基板
１を用意する。この基板１には基板欠陥１ｃが含まれて
いる。

【００４８】（図３（ｂ）に示す工程） 基板１に対し
て、表面側から例えばＢ等のｐ型の不純物をイオン注入
により打ち込む。そして、活性化熱処理によりガードリ
ング３２を形成する。

【００４９】（図３（ｃ）に示す工程） 基板１の裏面
側にＮｉ等の金属を成膜し、熱処理を施して裏面電極３
７を形成する。

【００５０】（図３（ｄ）に示す工程） 基板１の表面
側にＮｉ等の金属３１ａを一様に成膜する。この金属３
１ａは、後にパターニングされてショットキー電極３１
となるものである。

【００５１】この状態でユニット１０、２０の良否を検
査する検査工程を行う。本実施形態では、ＥＢＩＣ（電
子線励起電流）評価を行う。図５はこのＥＢＩＣ評価の
方法を示す概略断面図である。図５に示すように、基板
１の表面に形成された金属３１ａをＥＢＩＣの測定に用
いる測定用電極として、この金属３１ａに対してＥＢＩ
Ｃ端子３８を当接して、この金属３１ａと裏面電極３７
との間に電位差を設ける。

【００５２】そして、基板１の表面側から基板１に向け
て電子ビーム３９を照射し、電子ビーム３９を基板１の
様々な位置に照射した際のＥＢＩＣ端子３８と裏面電極
との間に流れる電流を測定する。この電流の変化から、
基板欠陥１ｃの位置を確認することができる。この様に
して、図６の基板１の上面図に示すような基板欠陥１ｃ
の位置データを得て、ユニット毎に良否を判断する。

【００５３】（図３（ｅ）に示す工程） フォトマスク
を用いてエッチングを行うことにより、基板１の表面側
に形成された金属３１ａをエッチングしてパターニング
を行い、ショットキー電極３１を形成する。

【００５４】なお、図３（ｄ）、（ｅ）に示す工程が導
体層形成工程に相当する。

【００５５】（図３（ｆ）に示す工程） 基板１の表面
側の基板１及びショットキー電極３１上に、パッシベー
ションとなるＳｉＯ₂等の絶縁層３３を形成する（絶縁
層を形成する工程）。そして、絶縁層３３上にレジスト
４１を塗布し１回目の露光を行う。この際、全てのショ
ットキー電極３１の上方のみが覆われるような第１のマ
スク４２を用いて、各ショットキー電極３１の上方以外
の領域にあるレジスト４１ａを感光させる。

【００５６】（図４（ａ）に示す工程） ショットキー
電極３１の１つ分に相当する領域が開口した第２のマス
ク４３を用意する。そして、ＥＢＩＣ評価で得られた基
板欠陥１ｃの位置データを基にして、不良ユニット２０
のショットキー電極３１上に第２のマスク４３の開口部
４３ａを合わせて２回目の露光を行う。これにより、不
良ユニット２０のショットキー電極３１上のレジスト４
１が感光する。この様にして、基板１上の全ての不良ユ
ニット２０におけるショットキー電極３１上のレジスト
４１を感光させる。

【００５７】（図４（ｂ）に示す工程） レジスト４１
を現像して感光されていないレジストを除去する。これ
により、良好ユニット１０のショットキー電極３１上の
レジスト４１が除去される。そして、この様に開口した
レジスト４１をマスクとして絶縁層３３をエッチングす
ることにより、絶縁層３３のうち良好ユニット１０にお
けるショットキー電極３１上にコンタクトホール３４が
形成される。

【００５８】なお、図３（ｆ）、図４（ａ）、（ｂ）に
示す工程がコンタクトホールを形成する工程である。

【００５９】（図４（ｃ）に示す工程） レジスト４１
を除去して基板１の表面側に一様にＡｌ等の金属（導
体）を成膜する。そして、パターニングと熱処理を行っ
て表面電極３６を形成する（導体を充填する工程）。こ
れにより、良好ユニット１０においては、コンタクトホ
ール３４に金属が充填されて引き出し部３５となり、ユ
ニット１０毎にショットキー電極３１と表面電極３６と
が引き出し部３５によって電気的に接続される。

【００６０】一方、不良ユニット２０においては良好ユ
ニット１０において形成された引き出し部３５が形成さ
れず、ショットキー電極３１と表面電極３６とが絶縁層
３３により絶縁される。その後、基板１をダイシングソ
ーによりカットする。この様にして、ＳＢＤ素子１００
（チップ）が完成する。

【００６１】なお、図３（ｆ）、図４（ａ）〜（ｃ）に
示す工程が、引き出し部形成工程に相当する。

【００６２】この様に、本実施形態では基板欠陥１ｃを
避けて基板１にＳＢＤ素子１００を形成するのでは無
く、基板欠陥１ｃも含めて基板１の全面を用いてＳＢＤ
素子１００を配置している。そして、ＳＢＤ素子１００
のうちの不良ユニット２０においては、ショットキー電
極３１と表面電極３６とが絶縁層３３により電気的に絶
縁されており、素子が電気的に作動しない様になってい
る。

【００６３】そのため、基板欠陥１ｃに応じて基板欠陥
１ｃを避ける様にしてＳＢＤ素子１００のレイアウトを
変えるのでは無く、複数の基板１でＳＢＤ素子１００の
レイアウトを同じにすることができ、ＳＢＤ素子１００
のサイズを大きくすることができる。そのため、大面積
で大電流のＳＢＤ素子１００を形成することができる。

【００６４】また、基本的なＳＢＤ素子１００のレイア
ウトを変えずに、コンタクトホール３４を形成するか否
かにより各ユニットを使用したりしなかったりしている
ため、簡便な方法で良好ユニット１０のみでＳＢＤ素子
１００を形成することができる。

【００６５】一般に、ＳＢＤ素子の製造方法としては、
ショットキー電極３１を形成せずに絶縁層３３を設け、
コンタクトホール３４を形成した後にコンタクトホール
３４が形成された絶縁層３３をマスクとしてショットキ
ー電極３１を形成する方法も考えられる。

【００６６】それに対して、本実施形態では、ショット
キー電極３１となる金属３１ａを基板１の表面一面に形
成した後、パターニングしてショットキー電極３１と
し、その後、絶縁層３３を形成して表面電極３６を形成
している。この様な製造工程では、金属３１ａを測定用
電極とすることができるため、ＥＢＩＣ端子３８を個々
のユニット１０、２０毎に動かさなくとも、電子ビーム
３９を動かすだけで検査工程を行うことができるため好
適である。また、ＥＢＩＣ評価のための測定用電極を新
たに形成すること無くＥＢＩＣ評価を行うことができ
る。

【００６７】また、ＥＢＩＣにより基板欠陥１ｃを評価
しているため、画像解析技術を用いることができる。そ
のため、簡便且つ高速で基板１の基板欠陥１ｃを検出す
ることができ、ＳＢＤ素子１００のユニット１０、２０
毎の基板欠陥１ｃの有無等の良否を判断することができ
る。

【００６８】また、図３（ｆ）及び図４（ａ）のよう
に、まず、第１のマスク４２でレジスト４１のうちショ
ットキー電極３１上以外の部位を露光し、第２のマスク
４３で基板欠陥１ｃの存在する不良ユニット２０におけ
るショットキー電極３１上のレジスト４１を露光してい
る。従って、第２のマスク４３を移動させれば基板欠陥
１ｃが基板１のどこにあっても、レジスト４１のうち良
好ユニット１０のショットキー電極３１上以外の部位を
露光させることができる。従って、各基板１毎に基板欠
陥１ｃの位置に合わせてマスクを形成する必要が無い。

【００６９】（第２実施形態）本実施形態は、炭化珪素
半導体装置としてのＰＮダイオード素子２００に対して
本発明の一実施形態を適用するものである。図７は本実
施形態に係るＰＮダイオード素子２００の概略断面図で
あり、図８及び図９は、図７の断面におけるＰＮダイオ
ード素子２００の工程図である。以下、第１実施形態と
異なる部分について主として述べ、図７〜図９中、図２
〜図４と同一部分は同一符号を付して説明を省略する。
なお、基板１上におけるＰＮダイオード素子２００素子
の配置は第１実施形態におけるＳＢＤ素子１００の図１
の配置と同様である。

【００７０】図７に示すように、基板１の表面側のガー
ドリング３２が形成されている領域内にｐ型のｐｎ接合
形成用半導体領域（ｐｎ接合を構成する一方の半導体領
域であり、以下、ｐｎ用半導体領域という）５０が形成
されている。また、各々のｐｎ用半導体領域５０の上部
においてユニット１０、２０毎に、金属層電極であり導
体層としてのオーミック電極５１が形成されている。そ
して、良好ユニット１０のオーミック電極５１上にはコ
ンタクトホール３４が形成されており、内部に導体が充
填されて引き出し部３５となっている。不良ユニット２
０のオーミック電極５１上は絶縁層３３が配置されてい
る。

【００７１】従って、このＰＮダイオード素子２００
は、表面電極側に正の電荷を印加する順バイアスでは、
良好ユニット１０のみを介して表面電極３６から裏面電
極３７に向けて電流が流れ、逆バイアスでは電流が流れ
ない。

【００７２】次に、この様な構成のＰＮダイオード素子
２００の製造方法について、図８及び９を参照して述べ
る。

【００７３】（図８（ａ）に示す工程） 図３（ａ）に
示す工程と同様に基板１を用意する。

【００７４】（図８（ｂ）に示す工程） 基板１に対し
て、表面側から例えばＢ等のｐ型の不純物をイオン注入
により打ち込む。そして、活性化熱処理によりｐｎ用半
導体領域５０及びガードリング３２を形成する。

【００７５】（図８（ｃ）に示す工程） 図３（ｃ）に
示す工程と同様に裏面電極３７を形成する。

【００７６】（図８（ｄ）に示す工程） 基板１の表面
側にＮｉ／Ａｌ等の金属５１ａを一様に成膜する。この
金属５１ａは、後にパターニングされてオーミック電極
５１となるものである。この状態で、ＥＢＩＣ評価によ
り基板欠陥１ｃのデータを取得する。この際、基板１の
表面に一様に形成された金属５１ａがＥＢＩＣ評価の測
定用電極となる。

【００７７】その後、図８（ｅ）、（ｆ）、図９（ａ）
〜（ｃ）に示す工程を、図３（ｅ）、（ｆ）、図４
（ａ）〜（ｃ）に示す工程と同様に行う。但し、本実施
形態では、第１実施形態におけるショットキー電極３１
に代えて、オーミック電極５１を形成することになる。
また、図８（ｄ）、（ｅ）に示す工程が導体層形成工程
である。この様にして、ＰＮダイオード素子２００が完
成する。

【００７８】この様に本実施形態によれば、第１実施形
態と同様の効果を発揮することができ、基板１毎に基本
的なレイアウトを変えること無く、大きなチップサイズ
のＰＮダイオード素子２００を得ることができる。

【００７９】（第３実施形態）本実施形態は、炭化珪素
半導体装置としてのＭＯＳＦＥＴに対して本発明の一実
施形態を適用するものである。以下、図に示す実施形態
について説明する。図１０は、本実施形態に係るＭＯＳ
ＦＥＴ素子３００の概略断面図であり２つのユニット１
０、２０のみ示している。２つのユニット１０、２０の
うち、左側に配置されているユニットが良好ユニット１
０であり、右側に配置されているユニットが基板欠陥１
ｃが形成された不良ユニット２０である。図示しない
が、本実施形態でも第１実施形態と同様にして、図１に
示すように基板１の基板欠陥１ｃの配置に関係なく、基
板１にユニット分割されたＭＯＳＦＥＴ素子３００が敷
き詰められたレイアウトとなっている。

【００８０】図１０に示すように、基板１はｎ⁺導電型
の半導体基板上にｎ^-導電型の半導体層が形成されて構
成されている。基板１の表層部にはユニット毎にガード
リング３２が形成されており、基板１の表層部のうちガ
ードリング３２に囲まれる領域に複数のｐ型のベース領
域（本実施形態では各ユニットにおいて４つ）６１が形
成されている。

【００８１】また、ベース領域６１の表層部の中央部に
はｐ⁺型のベースコンタクト領域６２が形成されてい
る。また、ベースコンタクト領域６２に隣接してｎ型の
ソース領域６３が形成されている。そして、基板１の表
面側における隣り合うベース領域６１及びソース領域６
３の間に、表面チャネル層６４が形成されている。ま
た、表面チャネル層６４の表面にはゲート絶縁膜６５が
形成されており、ゲート絶縁膜６５の上には導体層とし
てのゲート６６が形成されている。

【００８２】そして、良好ユニット１０に形成されてい
るゲート６６は、絶縁層３３に形成されている第２のコ
ンタクトホール６７に導体を充填してなる引き出し部６
８を介してゲート電極６９と電気的に接続されている。
また、複数個（図１０においては３個）のゲート６６
は、図示していないがユニット内で各ゲート６６と接続
されている。従って、ユニット毎にゲート６６がゲート
電極６９に引き出し部６８を介して電気的に接続されて
いる。また、図示していないが基板１内で少なくとも１
つのゲート電極６９が外部と電気的に接続されている。

【００８３】一方、不良ユニット２０に形成されている
ゲート６６上には良好ユニット１０で形成されている引
き出し部６８が形成されていない。

【００８４】また、良好ユニット１０に形成されている
複数のソース領域６３及びベースコンタクト領域６２
は、ユニット１０、２０毎に互いに電気的に接続されて
いる。具体的には、各々のソース領域６３及びベースコ
ンタクト領域６２上に形成された第１のコンタクトホー
ル７０にＡｌ等の金属からなる導体部材が充填されてお
り、更に各々の第１のコンタクトホール７０上にこれら
の第１のコンタクトホール７０に渡って導体部材が充填
されて第１の引き出し部７１ａとなっている。

【００８５】そして、この第１の引き出し部７１ａ上の
絶縁層３３に形成された第１のコンタクトホール７５に
導体（Ａｌ等の金属）が充填されてなる第２の引き出し
部７１ｂを介して、この第１の引き出し部７１ａと基板
１の表面側に形成された表面電極３６とがユニット毎に
電気的に接続されている。なお、第１の引き出し部７１
ａと第２の引き出し部７１ｂを合わせて引き出し部７１
とする。

【００８６】また、不良ユニット２０においては、ソー
ス領域６３及びベースコンタクト領域６２が第１の引き
出し部７１ａにより電気的に接続されているが、この第
１の引き出し部７１ａ上には第２の引き出し部７１ｂを
形成せず、ソース領域６３及びベースコンタクト領域６
２と表面電極３６とを絶縁層３３により電気的に切り離
した状態となっている。つまり、引き出し部７１が完全
には形成されていない状態となっている。

【００８７】また、基板１の裏面側には裏面電極３７が
形成されている。

【００８８】従って、この様なＭＯＳＦＥＴ素子３００
では、外部と電気的導通が取られているゲート電極６９
に信号を与えると、良好ユニット１０に形成されたゲー
ト６６にのみ信号が伝わり、その信号により表面電極３
６から表面チャネル層６４及び基板１を介して裏面電極
３７に電流が流れる。

【００８９】次に、この様なＭＯＳＦＥＴ素子３００の
製造方法を、図１０の断面で示すＭＯＳＦＥＴ素子３０
０の工程図である図１１〜１４を参照して説明する。

【００９０】（図１１（ａ）に示す工程） ｎ⁺導電型
の半導体基板上にｎ^-導電型の半導体層が形成されて構
成されている基板１を用意する。この基板１には基板欠
陥１ｃが含まれている。

【００９１】（図１１（ｂ）に示す工程） 基板１に対
して、表面側から例えばＢ等のｐ型の不純物をイオン注
入により打ち込む。そして、活性化熱処理によりベース
領域６１とガードリング３２とを形成する。

【００９２】（図１１（ｃ）に示す工程） 基板１の表
面側にエピタキシャル層を成長させた後パターニングす
ることにより、ｎ^-型の表面チャネル層６４を形成す
る。

【００９３】（図１１（ｄ）に示す工程） 基板１の表
面側からソース領域６３に相当する領域にＮ₂等のｎ型
の不純物をイオン注入により打ち込み、ベースコンタク
ト領域６２に相当する部位にＡｌ等のｐ型の不純物をイ
オン注入により打ち込む。そして、活性化熱処理を行う
ことによって、ソース領域６３及びベースコンタクト領
域６２を形成する。

【００９４】（図１２（ａ）に示す工程） 基板１の表
面にゲート絶縁膜６５となる絶縁膜６５ａを形成する。
具体的には、基板１の表面を熱酸化することにより酸化
膜を形成する。更に、絶縁膜６５ａの上にゲート６６と
なるＰｏｌｙＳｉ膜（導電体）６６ａを一様に形成す
る。その後、ＰｏｌｙＳｉ膜６６ａをユニット毎にパタ
ーニングする。

【００９５】この状態で、ユニット毎にパターニングさ
れたＰｏｌｙＳｉ膜６６ａにプローブを当てて絶縁膜６
５ａの耐圧を評価する検査工程を行う。これにより、絶
縁膜６５ａ（ゲート絶縁膜６５）に欠陥のあるユニット
かどうかを判断することができる。

【００９６】（図１２（ｂ）に示す工程） ユニット毎
にパターニングされたＰｏｌｙＳｉ膜６６ａを、表面チ
ャネル層６４上にＰｏｌｙＳｉ膜６６ａが配置されるよ
うにパターニングしてゲート６６を形成する。その後、
基板１の表面側にＳｉＯ₂等の絶縁層（第１の絶縁層）
７３を成膜してゲート６６を覆う（絶縁層を形成する工
程）。そして、基板１の裏面側にＮｉ等の金属を成膜
し、熱処理を加えることにより裏面電極３７を形成す
る。

【００９７】なお、図１１（ｂ）〜（ｄ）、図１２
（ａ）、（ｂ）に示す工程が造り込み工程に相当し、こ
れらのうち、図１２（ａ）、（ｂ）に示す工程が導体層
形成工程に相当する。

【００９８】（図１２（ｃ）に示す工程） 基板１の表
面側の第１の絶縁層７３において、ソース領域６３及び
ベースコンタクト領域６２上に第１のコンタクトホール
７０を形成する。

【００９９】（図１３（ａ）に示す工程） 上記図１２
（ａ）に示す工程における電気的評価でゲート絶縁膜６
５に欠陥が無いと判断されたユニット（良好ユニット）
１０において、ゲート６６上の第１の絶縁層７３に、第
２のコンタクトホール６７を形成する（コンタクトホー
ルを形成する工程）。一方、上記図１２（ａ）に示す工
程における電気的評価でゲート絶縁膜６５に欠陥がある
と判断されたユニット（不良ユニット）２０では、良好
ユニット１０において形成される第２のコンタクトホー
ル６７を形成しない。

【０１００】（図１３（ｂ）に示す工程） ソース領域
６３及びベースコンタクト領域６２上の第１のコンタク
トホール７０において、これらの領域６２、６３とオー
ミック接触となることのできるＮｉやＮｉ／Ａｌ等の金
属を成膜して熱処理する。その後、Ａｌ等の金属（導
体）を成膜してパターニングする（導体を充填する工
程）。

【０１０１】これにより、ソース領域６３及びベースコ
ンタクト領域６２とコンタクトの取られた部位がユニッ
ト毎に第１の引き出し部７１ａによって電気的に接続さ
れ、良好ユニット１０の第１の引き出し部７１ａと不良
ユニット２０の引き出し部７１ａとが電気的に分離され
た状態となる。

【０１０２】また、良好ユニット１０においては、ゲー
ト６６上の第２のコンタクトホール６７に金属が充填さ
れて引き出し部６８となり、引き出し部６８を介してゲ
ート電極６９がゲート６６と電気的に接続された構成と
なる。また、ゲート電極６９は、図示されていないが、
ユニット同士のゲート電極６９を連結するようにパター
ニングされている。

【０１０３】この状態で、ソース領域６３及びベースコ
ンタクト領域６２とコンタクトの取られた第１の引き出
し部７１ａにプローブを当てて電気的特性を評価して検
査工程を行う。これにより、ベース領域６１に欠陥があ
るユニットかどうか判断することができる。

【０１０４】（図１４（ａ）に示す工程） 基板１の表
面側にＳｉＯ₂等の絶縁層（第２の絶縁層）７４を成膜
し、上記図１２（ａ）に示す工程でゲート絶縁膜６５に
欠陥が無いと判断されたユニット１０や、上記図１３
（ｂ）に示す工程においてベース領域６１に欠陥が無い
と判断されたユニット１０において、第１の引き出し部
７１ａ上に第１のコンタクトホール７５を形成する。

【０１０５】一方、上記図１２（ａ）に示す工程や上記
図１３（ｂ）に示す工程で欠陥があると判断されたユニ
ット２０においては、この第１のコンタクトホール７５
を形成しない。

【０１０６】なお、図示していないが、ＭＯＳＦＥＴ素
子３００全体で少なくとも１個所のゲート電極６９に対
してもコンタクトホールを形成し、外部の電極と電気的
に接続する。

【０１０７】（図１４（ｂ）に示す工程） 第１のコン
タクトホール７５が形成された第２の絶縁層７４上にＡ
ｌ等の金属（導体）を成膜してパターニングし、熱処理
を施すことにより表面電極３６を形成する。これによ
り、第１のコンタクトホール７５に金属が充填されて第
２の引き出し部７１ｂとなり、第１の引き出し部７１ａ
と表面電極３６とが第２の引き出し部７１ｂを介して電
気的に接続される。なお、第１の絶縁層７３と第２の絶
縁層７４とを合わせて絶縁層３３とする。

【０１０８】その後、基板１をダイシングソーによりカ
ットする。この様にしてＭＯＳＦＥＴ素子３００が完成
する。

【０１０９】なお、図１２（ｃ）、図１３（ａ）、
（ｂ）、図１４（ａ）、（ｂ）に示す工程が引き出し部
形成工程に相当する。

【０１１０】これにより、第１実施形態と同様の理由か
ら、基板１毎に基本的なレイアウトを変えること無く、
大きなチップサイズのＭＯＳＦＥＴ素子３００を得るこ
とができる。

【０１１１】また、本実施形態では、図１２（ａ）に示
す工程において、ＰｏｌｙＳｉ膜６６ａをユニット毎に
分離してゲート絶縁膜６５の耐圧試験を行った後、図１
２（ｂ）に示す工程で最終形状のゲート６６を得るとい
う２段階の工程でゲート６６を形成している。

【０１１２】一般に、この様なデバイスは微細でありゲ
ート６６にプローブを当接させることは困難であるた
め、ゲート絶縁膜６５の耐圧試験を行おうとすると、プ
ローブを当接させるための専用の部位を設ける必要があ
る。その結果、このＭＯＳＦＥＴ素子３００の作動には
直接関わらないこの専用の部位が、最終的にＭＯＳＦＥ
Ｔ素子３００においても残ってしまう。

【０１１３】しかし、本実施形態のように２段階の工程
でゲート６６を形成することにより、専用の部位を基板
１に形成しなくてもゲート耐圧等の電気的評価が可能と
なるため、同じ電流を流すための素子のサイズを小型化
することができる。

【０１１４】また、電気的評価を行うことにより、基板
欠陥以外の要因も含めたユニットの良否を判断すること
ができる。

【０１１５】（第４実施形態）本実施形態は、炭化珪素
半導体装置としてのＪＦＥＴに対して本発明の一実施形
態を適用するものである。以下、図に示す実施形態につ
いて説明する。図１５は本実施形態に係るＪＦＥＴ素子
４００の概略断面図であり２つのユニット１０、２０の
み示している。２つのユニット１０、２０のうち、左側
に配置されているユニットが良好ユニット１０であり、
右側に配置されているユニットが基板欠陥１ｃが形成さ
れた不良ユニット２０である。図示しないが、本実施形
態でも第１実施形態と同様にして、基板１における基板
欠陥１ｃの配置に関係なく、基板１にユニット分割され
たＪＦＥＴ素子４００が敷き詰められたレイアウトとな
っている。

【０１１６】図１５に示すように、基板１はｎ⁺導電型
の半導体基板上にｎ^-導電型の半導体層が形成されて構
成されている。基板１の表層部には各々のユニット１
０、２０毎にガードリング３２が形成されており、基板
１の表層部のうち各々のガードリング３２に囲まれる領
域に導体層としてのｐ型の下部ゲート領域８１が多数個
（図１５ではユニット１０、２０毎に３つ）形成されて
いる。

【０１１７】また、下部ゲート領域８１の表層部にはｐ
⁺型のコンタクト領域８２が形成されている。また、隣
り合う下部ゲート領域８１の表面を連結するようにして
表面チャネル層８３が形成されている。表面チャネル層
８３の表層部の中央部には導体層としての上部ゲート領
域８４が形成され、表面チャネル層８３の端部にはソー
ス領域８５が形成されている。

【０１１８】また、基板１の表面側の下部ゲート領域８
１及び表面チャネル層８３等の上部にＳｉＯ₂等の絶縁
層３３が形成されている。そして、良好ユニット１０に
おいては、各々のソース領域８５上の絶縁層３３に第１
のコンタクトホール８６が形成され、下部ゲート領域８
１及び上部ゲート領域８４上の絶縁層３３に第２のコン
タクトホール９４が形成されている。

【０１１９】各々の第１及び第２のコンタクトホール８
６、９４にはＡｌ等の金属（導体）が充填されて第１及
び第２の引き出し部８７、９５となっている。そして、
このうち第２の引き出し部９５を介して、各々の下部ゲ
ート領域８１と上部ゲート領域８４がゲート電極８８と
電気的に接続されている。つまり、第２のコンタクトホ
ール９４を用いて良好ユニット１０に形成された複数の
ゲート領域（上部ゲート領域及び下部ゲート領域）８
１、８４が電気的に接続されてゲート電極８８に接続さ
れている。

【０１２０】なお、図示しないが、これらのゲート電極
８８はユニット毎に連結接合されており、更にユニット
間でも連結接合されている。また、図示していないが、
ＪＦＥＴ素子４００全体で少なくとも１つのゲート電極
８８が外部と電気的に接続されている。

【０１２１】また、各々のソース領域８５とソース電極
８９とが第１の引き出し部８７を介して電気的に接続さ
れている。そして、Ａｌ等の金属からなり外部と電気的
に接続するための表面電極３６とソース電極８９とが、
第１のコンタクトホール９０に金属が充填されてなる第
１の引き出し部９１を介して電気的に接続されている。
従って、各々のユニットにおいて、複数のソース領域８
５の各々が第１のコンタクトホール８６、９０を用い
て、各々第１の引き出し部８７、９１を介して表面電極
３６に接続されている。

【０１２２】それに対し、不良ユニット２０において
は、下部ゲート領域８１や上部ゲート領域８４、ソース
領域８５の上部に第１及び第２のコンタクトホール８
６、９４が形成されていない。そのため、下部ゲート領
域８１、上部ゲート領域８４、ソース領域８５の各々同
士が電気的に接続されており、下部ゲート領域８１及び
上部ゲート８４領域とゲート電極８８、また、ソース領
域８５とソース電極８９とが絶縁層３３により絶縁分離
されている。また、良好ユニット１０において形成され
ている第１の引き出し部９１も形成されていない。

【０１２３】また、基板１の裏面側には裏面電極３７が
形成されてドレインとなっている。

【０１２４】従って、この様なＪＦＥＴ素子４００で
は、外部と電気的導通が取られているゲートに信号を与
えると、良好ユニット１０に形成された上部ゲート領域
８４及び下部ゲート領域８１にのみ信号が伝わり、その
信号により表面電極３６から表面チャネル層８３及び基
板１を介して裏面電極３７に電流が流れる。

【０１２５】次に、この様な構成のＪＦＥＴ素子４００
の製造方法を、図１３の断面で示すＪＦＥＴ素子４００
の工程図である図１６〜１８を参照して説明する。

【０１２６】（図１６（ａ）に示す工程） ｎ⁺導電型
の半導体基板上にｎ^-導電型の半導体層が形成されて構
成されている基板１を用意する。そして、検査工程を行
う。具体的には、顕微鏡観察やＸ線トポグラフィ等の手
段によって基板欠陥１ｃの位置の測定を行う。

【０１２７】（図１６（ｂ）に示す工程）及び（図１６
（ｃ）に示す工程）は第３実施形態の（図１１（ｂ）に
示す工程）及び（図１１（ｃ）に示す工程）と同様にし
て行う。この際、本実施形態では第３実施形態における
ベース領域６１に代えて下部ゲート領域８１を形成する
ことになる。

【０１２８】（図１６（ｄ）に示す工程） 基板１の表
面側からソース領域８５に相当する領域にＮ₂等のｎ型
の不純物をイオン注入により打ち込み、コンタクト領域
８２及び上部ゲート領域８４領域に相当する部位にＡｌ
等のｐ型の不純物をイオン注入により打ち込む。そし
て、活性化熱処理を行うことによって、ソース領域８
５、コンタクト領域８２、及び上部ゲート領域８４を形
成する。

【０１２９】なお、造り込み工程及び導体層形成工程は
図１６（ｂ）〜（ｄ）に示す工程に相当する。

【０１３０】（図１７（ａ）に示す工程） 基板１の表
面側にＳｉＯ₂等の絶縁層（第１の絶縁層）９２を成膜
する（絶縁層を形成する工程）。そして、基板１の裏面
側にＮｉ等の金属を成膜し、熱処理を加えることにより
裏面電極３７を形成する。

【０１３１】（図１７（ｂ）に示す工程） ソース領域
８５、上部ゲート領域８４及び下部ゲート領域８１と電
気的導通を取るための第１及び第２のコンタクトホール
８６、９４を形成する（コンタクトホールを形成する工
程）。この場合、（図１６（ａ）に示す工程）において
不良ユニット２０と判断されたユニットにおいては、こ
れらの第１及び第２のコンタクトホール８６、９４を形
成しない。

【０１３２】（図１７（ｃ）に示す工程） 第１及び第
２のコンタクトホール８６において、ソース領域８５
（ｎ⁺導電型）と上部ゲート領域８４及び下部ゲート領
域８１（ｐ⁺導電型）とオーミック接触となることので
きるＮｉやＮｉ／Ａｌ等の金属を成膜して熱処理する。
そして、この金属の上にＡｌ等の金属を成膜してパター
ニングする（導体を充填する工程）。

【０１３３】これにより、良好ユニット１０において
は、複数のソース領域８５がソース電極８９と第１の引
き出し部８７を介して電気的に接続され、複数の下部ゲ
ート領域８１及び上部ゲート領域８４がゲート電極８８
と第２の引き出し部９５を介して電気的に接続される。

【０１３４】一方、不良ユニット２０においては、第１
及び第２の引き出し部８７、９５が形成されずにソース
８５領域がソース電極８９と電気的に絶縁され、下部ゲ
ート領域８１及び上部ゲート領域８４の各々が電気的に
絶縁されてゲート電極８８と電気的に絶縁される。

【０１３５】この際、ゲート電極８８は、図示されてい
ないが、ユニット間のゲート電極８８が連結されるよう
にパターニングされている。

【０１３６】なお、図１７（ａ）〜（ｃ）に示す工程が
導体層接続工程に相当する。

【０１３７】（図１８（ａ）に示す工程） 基板１の表
面側にＳｉＯ₂等の絶縁層（第２の絶縁層）９３を成膜
し、良好ユニット１０においてはソース電極８９上に第
１のコンタクトホール９０を形成する。一方、不良ユニ
ット２０においては、この第１のコンタクトホール９０
を形成しない。なお、図示していないが、ＪＦＥＴ素子
４００全体で少なくとも１つのゲート電極８８上にもコ
ンタクトホールを形成する。

【０１３８】（図１８（ｂ）に示す工程） 第１のコン
タクトホール９０が形成された第２の絶縁層９３上にＡ
ｌ等の金属を成膜してパターニングし、熱処理を施すこ
とにより表面電極３６を形成する。これにより、良好ユ
ニット１０においては、表面電極３６とソース電極８９
とが第１の引き出し部９１を介して電気的に接続され
る。

【０１３９】一方、不良ユニット２０においてはソース
電極８９と表面電極３６とは絶縁される。また、図示し
ていないが、ゲート電極８８上のコンタクトホールにも
金属が充填され、ゲート電極８８が外部と電気的に接続
される。なお、第１の絶縁層９２と第２の絶縁層９３と
を合わせて絶縁層３３とする。

【０１４０】その後、基板１をダイシングソーによりカ
ットする。この様にしてＪＦＥＴ素子４００が完成す
る。

【０１４１】これにより、第１実施形態と同様の理由か
ら、基板１毎に基本的なレイアウトを変えること無く、
大きなチップサイズのＪＦＥＴ素子４００を得ることが
できる。また、検査工程を顕微鏡観察やＸ線トポグラフ
ィ等の手段により行っており画像解析技術を用いること
ができるため、簡便に且つ高速で基板欠陥１ｃや電気的
な不良等によるユニット毎の良否を判断することができ
る。

【０１４２】なお、本実施形態において引き出し部形成
工程は、図１７（ａ）〜（ｃ）、図１８（ａ）、（ｂ）
に示す工程に相当する。

【０１４３】（他の実施形態） （１） 上記第１〜第３実施形態では、検査工程をＥＢ
ＩＣ評価もしくは電気的評価により行っているが、各々
図３（ａ）に示す工程、図８（ａ）に示す工程及び図１
１（ａ）に示す工程において、基板１を顕微鏡観察した
り、Ｘ線トポグラフィを行ったりすることにより検査工
程を行っても良い。これにより、画像解析技術を用いる
ことができるため簡便に且つ高速でユニット毎の良否を
判断することができる。

【０１４４】特に第３実施形態において図１１（ａ）に
示す工程で検査工程を行った場合、予め各ユニットが良
好ユニット１０か不良ユニット２０か分かるため、図１
２（ｃ）に示す工程において、不良ユニット２０におい
ては第１のコンタクトホール７０を形成しない様にし
て、図１３（ｂ）に示す工程によって各々のベース領域
６１が電気的に接続されないようにし、ベース領域６１
と表面電極３６とを電気的に絶縁しても良い。 （２） 上記第１及び第２実施形態では、図３（ｅ）に
示す工程又は図８（ｅ）に示す工程が終了した時点で、
各々のユニット１０、２０に対して逆方向耐圧などの電
気的評価を行い、そのデータを基にして不良ユニット２
０かどうかを判断しても良い。

【０１４５】この様な電気的評価により検査工程を行う
と、基板欠陥１ｃ以外にもパーティクル欠陥等によるＳ
ＢＤ素子１００又はＰＮダイオード素子２００の各ユニ
ット１０、２０の良否を判断することができる。その結
果、不良ユニット２０が見つかった場合は、第１又は第
２実施形態の方法と同様にしてそのユニット２０のショ
ットキー電極３１又はオーミック電極５１と表面電極３
６とを電気的に接続しないようにし、耐圧低下やリーク
電流の増大を防止することができる。 （３） また、上記第１及び第２実施形態では、図３
（ｆ）、図４（ａ）、図８（ｆ）、図９（ａ）に示す工
程において、レジスト４１のうち露光された部位が残存
するようにして、不良ユニット２０のショットキー電極
３１又はオーミック電極５１上のレジスト４１を露光し
ている。しかし、レジスト４１のうち露光された部位が
除去される様にして、良好ユニット１０のショットキー
電極３１又はオーミック電極５１上のレジスト４１のみ
を露光するようにしても良い。

【０１４６】この場合、図４（ａ）又は図９（ａ）に示
す工程と同様に、ショットキー電極３１又はオーミック
電極５１の１つ分に相当する開口部を有するマスクを用
いて、良好ユニット１０のショットキー電極３１又はオ
ーミック電極５１の上方におけるレジスト４１を順に露
光するようにすれば良い。

【０１４７】この方法は、良好ユニット１０の数が不良
ユニット２０の数よりも少ない場合に露光回数を少なく
することができて有効である。また、上記第１実施形態
の場合では第１のマスク４２と第２のマスク４３の２種
類のマスクが必要となっていたが、この他の実施形態で
は１種類のマスクのみを用いてコンタクトホール３４を
形成することができる。 （４） 上記第３及び第４実施形態では、不良ユニット
２０においても、ゲート電極６９、８８及びソース電極
８９を形成しているが、これらの電極は形成しなくても
良い。

【０１４８】結局、各実施形態において不良ユニット２
０においては、電流経路とこの電流を流すか否かの電気
的な信号を伝達する経路の少なくとも一方を、コンタク
トホールを形成しない様にして電気的に絶縁して、各々
の素子を作動させた場合に良好ユニット１０のみ作動
し、不良ユニット２０が作動しない様な構成になってい
れば良い。 （５） 上記第２実施形態において、ＥＢＩＣ評価の際
に熱処理前の不十分なオーミック特性が問題となる場合
は、図８（ｅ）に示す工程を行った後、このオーミック
電極５１の上からＡｌ等の容易に剥離できる金属を一旦
成膜し、ＥＢＩＣ評価を行った後にエッチング等により
この金属のみを除去するようにしても良い。 （６） また、上記第２実施形態では、図８（ｄ）に示
す工程においてオーミック電極５１となる金属をＥＢＩ
Ｃ評価の測定用電極としたが、図８（ｃ）に示す工程が
終了した際にＥＢＩＣ評価を行って、ｐｎ用半導体領域
５０をＥＢＩＣ評価の測定用電極として用いても良い。
この場合、ＥＢＩＣ端子３８を個々のｐｎ用半導体領域
５０毎に動かせば良い。 （７） 上記第３実施形態において、図１１（ｂ）に示
す工程の後に基板１の表面に金属を成膜し、ＥＢＩＣ評
価を行っても良い。この時、この金属が測定用電極とな
る。なお、この場合、この金属はＥＢＩＣ評価を行った
後にエッチング等により除去すれば良い。 （８） また、上記第３実施形態では、図１１（ｂ）に
おいて、金属を成膜しなくてもＥＢＩＣ端子３８を各ベ
ース領域６１に移動させる等してＥＢＩＣ評価を行って
も良い。この場合、ベース領域６１が測定用電極とな
り、測定用電極を専用に形成すること無くＭＯＳＦＥＴ
の構成要素を用いてユニットの良否を判断することがで
きる。 （９） また、第３実施形態では、図示しているユニッ
ト１０、２０のうち右側のユニット２０を、基板欠陥１
ｃを有し、ゲート絶縁膜６５にもベース領域６１にも欠
陥が存在するものとして示し、第１及び第２のコンタク
トホール６７、７５を共に形成しなかった。しかし、不
良ユニット２０において第１及び第２のコンタクトホー
ル６７、７５のうち少なくとも一方を形成しない様にす
れば不良ユニット２０の作動を防止することができる。

【０１４９】具体的には、図１３（ａ）に示す工程まで
は欠陥が発見されず、図１３（ｂ）に示す工程で欠陥が
発見された場合、ゲート電極６９とゲート６６とは引き
出し部（第２のコンタクトホール６７を用いて形成され
ている）６８により電気的に接続された構成となり、ソ
ース領域６３及びベースコンタクト領域６２と接続され
ている第１の引き出し部７１ａと表面電極３６とが絶縁
された（第１のコンタクトホール７５が形成されない）
構成になる。

【０１５０】この場合、不良ユニット２０のゲート６６
に信号は伝わるが、表面電極３６とベース領域６３とが
電気的に接続されておらず、裏面電極３７に電流が流れ
ない。 （１０） 上記第４実施形態では、図１６（ａ）に示す
工程において検査工程を行ったが、図１６（ｂ）又は
（ｃ）に示す工程において基板１の表面に金属を成膜
し、この金属を測定用電極としてＥＢＩＣ評価を行って
も良い。この場合、この金属はＥＢＩＣ評価の後にエッ
チング等により除去すれば良い。 （１１） また、第４実施形態において、可能であれば
金属を成膜せず、下部ゲート領域８１を測定用電極とし
てプローブを適宜動かす等して、ＥＢＩＣ評価を行って
も良い。これにより、測定用電極を専用に形成すること
無く、ＪＦＥＴの構成要素を用いてユニットの良否を判
断することができる。 （１２） 上記第４実施形態では、不良ユニット２０に
おいては、図１７（ｂ）に示す工程と図１８（ａ）に示
す工程の両方において第１及び第２のコンタクトホール
８６、９０、９４を形成していないが、どちらかの工程
においてのみコンタクトホールを形成しない様にしても
良い。

【０１５１】例えば、図１７（ｂ）に示す工程において
第１及び第２のコンタクトホール８６、９４を形成し、
図１８（ａ）に示す工程において第１のコンタクトホー
ル９０を形成しない場合は、不良ユニット２０において
も上部ゲート領域８４及び下部ゲート領域８１に信号が
伝わるが、ソース電極８９が表面電極３６と電気的に絶
縁されているため、表面電極３６から裏面電極３７に電
流が流れることは無い。また、第１及び第２のコンタク
トホール８６、９０、９４の少なくとも一方を形成しな
い様にしても良い。

【図面の簡単な説明】

【図１】第１実施形態に係る炭化珪素半導体装置のレイ
アウトを示す模式図である。

【図２】図１におけるＡ−Ａ断面を示す概略図である。

【図３】第１実施形態に係る炭化珪素半導体装置の製造
工程を示す概略断面図である。

【図４】図３に続く製造工程を示す概略断面図である。

【図５】ＥＢＩＣ評価の方法を示す概略断面図である。

【図６】基板欠陥の位置を示す基板の模式的な上面図で
ある。

【図７】第２実施形態に係る炭化珪素半導体装置の概略
断面図である。

【図８】第２実施形態に係る炭化珪素半導体装置の製造
工程を示す概略断面図である。

【図９】図８に続く製造工程を示す概略断面図である。

【図１０】第３実施形態に係る炭化珪素半導体装置の概
略断面図である。

【図１１】第３実施形態に係る炭化珪素半導体装置の製
造工程を示す概略断面図である。

【図１２】図１１に続く製造工程を示す概略断面図であ
る。

【図１３】図１２に続く製造工程を示す概略断面図であ
る。

【図１４】図１３に続く製造工程を示す概略断面図であ
る。

【図１５】第４実施形態に係る炭化珪素半導体装置の概
略断面図である。

【図１６】第４実施形態に係る炭化珪素半導体装置の製
造工程を示す概略断面図である。

【図１７】図１６に続く製造工程を示す概略断面図であ
る。

【図１８】図１７に続く製造工程を示す概略断面図であ
る。

【図１９】従来の炭化珪素半導体装置のレイアウトを示
す模式図である。

【符号の説明】

１…炭化珪素半導体基板、１０…良好ユニット、２０…
不良ユニット、３１…ショットキー電極（導体層）、３
３…絶縁層、３５、６８、７１、８７、９１、９５…引
き出し部、３６…表面電極、５０…ｐｎ接合形成用半導
体領域、５１…オーミック電極（導体層）、６１…ベー
ス領域、６２…コンタクト層、６３…ソース領域、６４
…表面チャネル層、６５ａ…絶縁層、６６…ゲート、６
６ａ…ゲートを構成する金属、６９…ゲート電極、８１
…下部ゲート領域、８４…上部ゲート領域、８５…ソー
ス領域、１００…ＳＢＤ素子、２００…ＰＮダイオード
素子、３００…ＭＯＳＦＥＴ素子、４００…ＪＦＥＴ素
子、３４、６７、７０、７５、８６、９０、９４…コン
タクトホール。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 21/66 Ｊ 27/04 Ｔ 21/336 29/48 Ｄ 21/337 29/78 ６５８Ｚ 29/808 29/80 Ｃ 29/861 29/91 Ｆ 21/329 Ａ // Ｈ０１Ｌ 21/66 (72)発明者 松木 英夫 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 4M104 AA03 BB01 BB02 BB05 CC01 CC03 DD16 FF34 GG02 GG03 GG09 GG11 GG18 4M106 AA01 BA02 CB19 DJ23 5F038 AV04 AV06 BH09 CA12 DT10 DT16 EZ02 EZ04 EZ13 EZ14 EZ15 EZ17 EZ19 EZ20 5F102 FA09 GB01 GB02 GC01 GD04 GJ02 GL02 GM02 GR06 GS01 GV07

Claims (17)

【特許請求の範囲】
1. 【請求項１】 炭化珪素半導体基板（１）に対して導体
   層（３１、５１、６６、８１、８４）を含むユニット
   （１０、２０）が複数個形成され、外部と電気的に接続
   するための電極（３６）と前記各々のユニットにおける
   前記導体層とが引き出し部（３５、６８、９５）を用い
   て電気的に接続されてなる炭化珪素半導体装置であっ
   て、 前記各々のユニットのうち不良なユニット（２０）にお
   いては、前記導体層と前記電極とが電気的に絶縁されて
   いることを特徴とする炭化珪素半導体装置。
2. 【請求項２】 炭化珪素半導体基板（１）の表層部に第
   １導電型のベース領域（６１）が複数個形成され、前記
   各々のベース領域上に第２導電型のソース領域（６３）
   が形成され、外部と電気的に接続するための電極（３
   ６）と前記複数個のソース領域とがユニット（１０、２
   ０）毎に引き出し部（７１）を用いて電気的に接続され
   てなる炭化珪素半導体装置であって、 前記各々のユニットのうち不良なユニット（２０）にお
   いては、前記ソース領域と前記電極とが電気的に絶縁さ
   れていることを特徴とする炭化珪素半導体装置。
3. 【請求項３】 炭化珪素半導体基板（１）の表層部に第
   １導電型のゲート領域（８１）が複数個形成され、前記
   各々のゲート領域上に第２導電型のソース領域（８５）
   が形成され、外部と電気的に接続するための電極（３
   ６）と前記ソース領域とが引き出し部（８７、９１）を
   用いて電気的に接続されてなる炭化珪素半導体装置であ
   って、 前記炭化珪素半導体基板における前記ソース領域を有し
   て構成される複数のユニット（１０、２０）のうち不良
   なユニット（２０）においては、前記ソース領域と前記
   電極とが電気的に絶縁されていることを特徴とする炭化
   珪素半導体装置。
4. 【請求項４】 前記炭化珪素半導体基板と前記電極との
   間に絶縁層（３３）が形成され、該絶縁層に形成された
   コンタクトホール（３４、６７、７０、７５、８６、９
   ０、９４）に導体が充填されて前記引き出し部が形成さ
   れていることを特徴とする請求項１乃至３のいずれか１
   つに記載の炭化珪素半導体装置。
5. 【請求項５】 炭化珪素半導体基板（１）に対して導体
   層（３１、５１、６６、８１、８４）を形成する導体層
   形成工程と、外部と電気的に接続するための電極（３
   ６）と前記導体層とをユニット（１０、２０）毎に電気
   的に接続するための引き出し部（３５、６８、９５）を
   形成する引き出し部形成工程とを含み、 前記引き出し部形成工程を行う前に、前記各々のユニッ
   トの良否を検査する検査工程を行い、 前記検査工程において不良とされた前記ユニット（２
   ０）においては、前記引き出し部形成工程において、前
   記引き出し部を形成せずに前記導体層と前記電極とを電
   気的に絶縁することを特徴とする炭化珪素半導体基板の
   製造方法。
6. 【請求項６】 炭化珪素半導体基板（１）に対して複数
   個の導体層（８１、８４）を形成する導体層形成工程
   と、 前記複数個の導体層をユニット（１０、２０）毎に電気
   的に接続する導体層接続工程と、 前記電気的に接続された複数個の導体層を、外部と電気
   的に接続するための電極（３６）に対して前記ユニット
   毎に電気的に接続するための引き出し部（９５）を形成
   する引き出し部形成工程とを含み、 前記導体層接続工程を行う前に、前記各々のユニットの
   良否を検査する検査工程を行い、 前記検査工程において不良とされた前記ユニット（２
   ０）においては、前記導体層接続工程において前記導体
   層を接続せず、前記導体層と前記電極とを電気的に絶縁
   することを特徴とする炭化珪素半導体基板の製造方法。
7. 【請求項７】 前記引き出し部形成工程は、前記炭化珪
   素半導体基板上に絶縁層（３３）を形成する工程と、前
   記絶縁層にコンタクトホール（３４、６７、９４）を形
   成する工程と、前記コンタクトホールに導体を充填する
   工程とを有し、 前記コンタクトホールを形成する工程においては、前記
   不良と判断されたユニットに前記コンタクトホールを形
   成しないことを特徴とする請求項５又は６に記載の炭化
   珪素半導体装置の製造方法。
8. 【請求項８】 前記ユニットの良否の検査は、前記炭化
   珪素半導体基板に形成されている欠陥の有無を調査し、
   前記欠陥を有するものを不良と判断することを特徴とす
   る請求項５乃至７のいずれか１つに記載の炭化珪素半導
   体装置の製造方法。
9. 【請求項９】 前記検査工程を、前記炭化珪素半導体基
   板の顕微鏡観察、Ｘ線トポグラフィ、電子線励起電流の
   評価、及び前記ユニットの電気的評価のうちの少なくと
   も１つにより行うことを特徴とする請求項５乃至７のい
   ずれか１つに記載の炭化珪素半導体装置の製造方法。
10. 【請求項１０】 炭化珪素半導体基板の表面側に導体層
    としてのショットキー電極（３１）を構成する金属（３
    １ａ）を一様に形成した後、前記金属をパターニングし
    て前記ショットキー電極を形成する導体層形成工程と、 前記炭化珪素半導体基板の表面側に絶縁層（４０）を形
    成した後、前記ショットキー電極上が開口するコンタク
    トホール（３４）を形成し、該コンタクトホールに導体
    を充填することにより引き出し部（３５）を形成する引
    き出し部形成工程とを有したショットキーバリアダイオ
    ードの製造方法であって、 前記導体層形成工程では、前記金属を一様に形成した
    後、前記金属を測定用電極として用いて電子線励起電流
    の測定を行うことにより、前記ショットキー電極を含む
    ユニット（１０、２０）毎に前記炭化珪素半導体基板の
    良否を検査する検査工程を行い、 前記引き出し部形成工程では、前記検査工程において良
    好と判断されたユニット（１０）において前記引き出し
    部を形成することを特徴とするショットキーバリアダイ
    オードの製造方法。
11. 【請求項１１】 炭化珪素半導体基板の表面側にｐｎ接
    合を構成する半導体領域（５０）を形成した後、前記半
    導体領域上に配置される導体層としての金属層電極（５
    １）を形成する導体層形成工程と、 前記炭化珪素半導体基板の表面側に絶縁層（４０）を形
    成した後、前記金属層電極上が開口するコンタクトホー
    ル（３４）を形成し、該コンタクトホールに導体を充填
    することにより引き出し部（３５）を形成する引き出し
    部形成工程とを有したＰＮダイオードの製造方法であっ
    て、 前記導体層形成工程では、前記半導体領域を形成した
    後、前記半導体領域を測定用電極として用いて電子線励
    起電流の測定を行うことにより、前記金属層電極を含む
    ユニット（１０、２０）毎に前記炭化珪素半導体基板の
    良否を検査する検査工程を行い、 前記引き出し部形成工程では、前記検査工程において良
    好と判断されたユニット（１０）において前記引き出し
    部を形成することを特徴とするＰＮダイオードの製造方
    法。
12. 【請求項１２】 炭化珪素半導体基板の表面側にｐｎ接
    合を構成する半導体領域（５０）を形成した後、前記半
    導体領域上に配置される導体層としての金属層電極（５
    １）を構成する金属（５１ａ）を一様に形成した後、前
    記金属をパターニングして前記金属層電極を形成する導
    体層形成工程と、 前記炭化珪素半導体基板の表面側に絶縁層（４０）を形
    成した後、前記金属層電極上が開口するコンタクトホー
    ル（３４）を形成し、該コンタクトホールに導体を充填
    することにより引き出し部（３５）を形成する引き出し
    部形成工程とを有したＰＮダイオードの製造方法であっ
    て、 前記導体層形成工程では、前記金属を一様に形成した
    後、前記金属を測定用電極として用いて電子線励起電流
    の測定を行うことにより、前記金属層電極を含むユニッ
    ト（１０、２０）毎に前記炭化珪素半導体基板の良否を
    検査する検査工程を行い、 前記引き出し部形成工程では、前記検査工程において良
    好と判断されたユニット（１０）において前記引き出し
    部を形成することを特徴とするＰＮダイオードの製造方
    法。
13. 【請求項１３】 炭化珪素半導体基板（１）の表層部に
    第１導電型のベース領域（６１）を複数個形成し、前記
    各々のベース領域上に第２導電型のソース領域（６３）
    を形成し、前記炭化珪素半導体基板上にゲート（６６）
    を形成する造り込み工程と、 外部と電気的に接続するための電極（３６）と前記ベー
    ス領域及び前記ソース領域とをユニット（１０、２０）
    毎に電気的に接続するための引き出し部（７１）を第１
    のコンタクトホール（７０、７５）を用いて形成し、前
    記ゲートとゲート電極（６９）とを前記ユニット毎に電
    気的に接続するための引き出し部（６８）を第２のコン
    タクトホール（６７）を用いて形成する引き出し部形成
    工程とを含み、 前記引き出し部形成工程を行う前に、前記各々のユニッ
    トの良否を検査する検査工程を行い、 前記検査工程において不良と判断されたユニット（２
    ０）においては、前記引き出し部形成工程において、前
    記第１及び第２のコンタクトホールのうちの少なくとも
    一方を形成しないことを特徴とするＭＯＳＦＥＴの製造
    方法。
14. 【請求項１４】 前記検査工程では、前記ベース領域を
    測定用電極として用いて電子線励起電流の測定を行うこ
    とを特徴とする請求項１３に記載のＭＯＳＦＥＴの製造
    方法。
15. 【請求項１５】 前記造り込み工程では、隣り合う前記
    ベース領域の間に表面チャネル層（６４）を形成し、そ
    の後、前記ベース領域のベースコンタクト領域（６２）
    及び前記ソース領域を形成した後、前記炭化珪素基板の
    表面側に絶縁層（６５ａ）を形成し、 その後、前記ゲート（６６）を構成する導電体（６６
    ａ）を前記絶縁層の表面全体に形成した後、前記導電体
    をパターニングして前記ユニット毎に分離し、続いて、
    前記ユニット毎に分離された導電体をパターニングして
    前記ゲートを形成し、 前記検査工程では、前記ユニット毎に分離された導電体
    を用いて前記電気的評価を行うことを特徴とする請求項
    １３に記載のＭＯＳＦＥＴの製造方法
16. 【請求項１６】 炭化珪素半導体基板（１）に対してソ
    ース領域（８５）とゲート領域（８１、８４）とを形成
    する造り込み工程と、 外部と電気的に接続するための電極（３６）と前記ソー
    ス領域とを電気的に接続するための引き出し部（８７、
    ９１）を第１のコンタクトホール（８６、９０）を用い
    て形成し、前記ゲート領域とゲート電極（８８）とをユ
    ニット（１０、２０）毎に電気的に接続するための引き
    出し部（９５）を第２のコンタクトホール（９４）を用
    いて形成する引き出し部形成工程とを含み、 前記引き出し部形成工程を行う前に、前記各々のユニッ
    トの良否を検査する検査工程を行い、 前記検査工程において、不良と判断されたユニット（２
    ０）においては、前記引き出し部形成工程において、前
    記第１及び第２のコンタクトホールのうちの少なくとも
    一方を形成しないことを特徴とするＪＦＥＴの製造方
    法。
17. 【請求項１７】 前記検査工程では、前記ゲート領域を
    測定用電極として用いて電子線励起電流の測定を行うこ
    とを特徴とする請求項１６に記載のＪＦＥＴの製造方
    法。