JP2005064061A - 半導体試料の検査方法 - Google Patents
半導体試料の検査方法 Download PDFInfo
- Publication number
- JP2005064061A JP2005064061A JP2003207750A JP2003207750A JP2005064061A JP 2005064061 A JP2005064061 A JP 2005064061A JP 2003207750 A JP2003207750 A JP 2003207750A JP 2003207750 A JP2003207750 A JP 2003207750A JP 2005064061 A JP2005064061 A JP 2005064061A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- cross
- section
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】半導体試料を薄く切り出さずに、該半導体試料の断面におけるキャリア分布を走査型プローブ顕微鏡により直接測定することが可能な半導体装置の検査方法を提供する。
【解決手段】半導体試料の主面上に電極１０を形成する工程と、半導体試料を切断し、該半導体試料の断面を露出させる工程と、前記電極１０に所定電位を与えながら、走査型プローブ顕微鏡のプローブ１４で上記断面を走査することにより、該断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法。
【選択図】 図９
【解決手段】半導体試料の主面上に電極１０を形成する工程と、半導体試料を切断し、該半導体試料の断面を露出させる工程と、前記電極１０に所定電位を与えながら、走査型プローブ顕微鏡のプローブ１４で上記断面を走査することにより、該断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体試料の検査方法に関し、より詳細には、半導体試料の断面におけるキャリア分布を走査型プローブ顕微鏡により測定する半導体試料の検査方法に関する。
【０００２】
【従来の技術】
近年、超ＬＳＩがより一層集積化されるのに伴い、ＭＯＳトランジスタ等の素子の微細化が進み、トランジスタのゲート電極下のキャリア分布の形状がトランジスタの特性に大きく影響するようになっている。このため、ゲート電極下のキャリア分布をナノメータ単位で制御する技術が求められると共に、超ＬＳＩ等のデバイスの設計段階においては、設計されたＭＯＳトランジスタを実際に作成し、作成されたトランジスタのキャリア分布を直接測定することにより、キャリア分布がトランジスタに与える影響を調べる必要がある。設計段階でこのように試験的に作成される半導体試料はＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）とも呼ばれる。
【０００３】
ところで、走査型プローブ顕微鏡の一種に、走査型容量顕微鏡（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ：以下、ＳＣＭと言う）及び走査型拡がり抵抗顕微鏡（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ：以下、ＳＳＲＭと言う）がある。図１に、従来例に係るＳＣＭ測定の概念図を示す。ＳＣＭではキャパシタセンサー１０２に接続された導電性のプローブ１０１とＴＥＧ１００との間に電圧を印加したままプローブ１０１を検査面Ｓに沿って走査する。これにより、ＴＥＧ１００と、検査面Ｓ上の自然酸化膜（不図示）と、プローブ１０１とで構成されるキャパシタの容量の変化を測定し、この測定値に基づいて、容量測定器１０３で検査面Ｓにおける二次元キャリア分布を導出する。
【０００４】
測定の際、ＴＥＧ１００の電圧は、ＴＥＧ１００を固定する金属板（不図示）からＡｕ（金）膜１０４を介してＴＥＧ１００に印加するのが通例である。このため、ＳＣＭの測定技術においては、検査面Ｓを鏡面研磨する技術と、電圧を印加する経路の確保とが重要である。ＳＳＲＭも基本的には同様で、ログアンプに接続された導電性のプローブとＴＥＧとの間に電圧を印加したままプローブを検査面に沿って走査し、プローブに流れる電流を検出して拡がり抵抗分布を求め、その拡がり抵抗分布から二次元キャリア分布を導出する。この場合も、ＴＥＧを固定する金属板からＴＥＧの裏面に電圧を印加するのが通例である。
【０００５】
そのため、ＭＯＳトランジスタの検査面を鏡面状態で容易に露出させ、裏面側から電圧を印加できるＴＥＧが存在すれば、これらの装置は、空間分解能と感度が極めて高いため、超ＬＳＩの二次元キャリア分布の測定装置となり得る。実際、試料を選択すれば、特許文献１に記載されるように、ＳＣＭやＳＳＲＭは二次元キャリア分布の測定に好適である。
【０００６】
また、原理的には、特許文献２に記載されるように、ＭＯＳトランジスタのソース、ドレイン、及びゲートに電圧を与えながらＳＣＭでキャリア分布を調べることにより、動作状態にあるＭＯＳトランジスタのキャリア分布を測定することは可能である。なお、特許文献２は、ＤＲＡＭのように、断面を切り出せば必ずＭＯＳトランジスタの断面が切り出し面に存在するような簡単な試料のみ有効であると思われる。
【０００７】
【特許文献１】
特開２００２−２１４０９２号公報
【特許文献２】
特開２０００−１４６８１０号公報
【０００８】
【発明が解決しようとする課題】
ところが、特許文献１、特許文献２では、ＴＥＧの検査面（断面）にプローブを直接当てるのではなく、ＴＥＧの主面からプローブを当てているので、ＴＥＧの断面におけるキャリアの分布を正確に把握することができない。
【０００９】
また、特許文献１、特許文献２の技術は、二次元キャリア分布が測定できるＴＥＧの構造に制限があり、実際の電気特性評価などに利用するＴＥＧ評価へ適応するのが困難である。
【００１０】
キャリア分布を正確に知るには、図２（ａ）に示すように、検査面Ｓにプローブ１０１を直接当て、プローブ１０１が接触する領域下の同じキャリア濃度の半導体を経由して電圧が印加されなければならない。
【００１１】
しかしながら、図２（ｂ）に示すように、その電圧印加経路の途中にソース領域やウエル等の導電性の異なる領域が介在すると、電圧印加経路にｐ−ｎ接合が形成され、ＴＥＧ１００の裏面から正確に電圧を印加できなくなる。その結果、検査面Ｓにおけるキャリア分布を正確に測定することができない。
【００１２】
このように導電性の異なる領域をまたがないように電圧印加経路を作る方法として、ダイシングソーによりＴＥＧをダイシングして薄くし、そのＴＥＧの切断面に、電圧を印加するための金属板を当てることも考えられる。このようにすると、ソース領域やウエル領域等の導電性の異なる領域が金属板に共通に当たり、これらの領域に同じ大きさの電圧が印加されるので、電圧経路に沿ったｐ−ｎ接合が形成されない。
【００１３】
しかしながら、トランジスタのゲート幅は現在２０μｍ程度なので、このようにＴＥＧを切り出すと、試料の幅が２０μｍ以下になるが、このように薄い試料を作製することは現実的に不可能である。
【００１４】
本発明は係る従来例の問題点に鑑みて創作されたものであり、半導体試料を薄く切り出さずに、該半導体試料の断面におけるキャリア分布を走査型プローブ顕微鏡により直接測定することが可能な半導体装置の検査方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、半導体試料の主面上に電極を形成する工程と、前記半導体試料を切断し、該半導体試料の断面を露出させる工程と、前記電極に所定電位を与えながら、走査型プローブ顕微鏡のプローブで前記断面を走査することにより、前記断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法が提供される。
【００１６】
本発明によれば、半導体試料に電圧を印加するための電極を半導体試料の主面に形成するので、その電極を当てるための面を半導体試料から薄く切り出す必要が無く、半導体試料の断面におけるキャリア分布の測定を実現化することができる。
【００１７】
また、半導体試料において接合が存在する部分の上にレーザを照射した後、該レーザが照射された部分に上記の電極を形成してもよい。このようにすると、レーザの照射によって接合が壊されるので、電極に印加した電圧が接合容量によって分割されず、接合容量による電位差が半導体試料の断面に現れなくなり、該断面におけるキャリア分布を精度良く把握することが可能となる。
【００１８】
なお、半導体試料において上記の電極が形成される部分に溝を形成し、該溝内に導電膜を堆積させて電極としてもよい。その場合は、半導体試料の中にある接合を貫く深さに溝を形成することにより、接合を境にする導電性の異なる二つの領域に上記の電極が溝の側面において接触するようになる。これにより、これら導電性の異なる二つの領域に電極を介して同じ電圧を印加することができるので、接合に起因する電位差が半導体試料の断面に現れず、精度のよい二次元キャリア分布を得ることができる。
【００１９】
更に、上記半導体試料としてＭＯＳトランジスタを使用する場合は、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって上記電極を形成することにより、電極からソース領域及びドレイン領域に同じ大きさの電圧が印加され、ソース領域とドレイン領域との間の電位差が無くなるので、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００２０】
また、半導体試料の断面をプローブで走査する前に、該断面を中性洗剤で洗浄することにより、該断面に自然酸化膜を安定性良く形成することができるので、走査型プローブ顕微鏡として走査型容量顕微鏡を使用する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００２１】
一方、走査型容量顕微鏡ではなく、走査型拡がり抵抗顕微鏡で断面を測定する場合には、その断面をイオンビームに曝して上記の自然酸化膜を除去することにより、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２３】
（第１実施形態）
図３〜図５は、本実施形態に係る半導体装置の検査方法について説明するための断面図であり、図６及び図７はその平面図である。
【００２４】
まず、図３（ａ）に示される断面形状を有するＴＥＧ（半導体試料）を次のような方法で作製する。
【００２５】
最初に、ｎ型シリコン基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
続いて、素子分離絶縁膜２で画定されるトランジスタ形成領域にｐ型不純物を導入してウェル３を形成した後、このウェル３の表面を熱酸化して、ゲート絶縁膜１６となるシリコン酸化膜を形成する。
【００２６】
次に、シリコン基板１の上側全面にポリシリコン膜を形成し、その後に、ポリシリコン膜をフォトリソグラフィー法によりパターニングしてゲート電極７を形成する。
【００２７】
次に、ｐ型のウェル３のうちゲート電極７の両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１、第２ｎ型不純物拡散領域４ａ、４ｂを形成する。
【００２８】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極７の両側部分に絶縁性サイドウォール６として残す。
【００２９】
続いて、ゲート電極７とサイドウォールスペーサ６をマスクに使用して、第１、第２ｎ型不純物拡散領域４ａ、４ｂに再びｎ型不純物をイオン注入することにより、第１、第２ｎ型不純物拡散領域４ａ、４ｂのそれぞれに高濃度不純物領域を形成し、各不純物拡散領域４ａ、４ｂをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする。
【００３０】
次いで、シリコン基板１の全面にチタン膜をスパッタ法により形成し、第１、第２ｎ型不純物拡散領域４ａ、４ｂの表層においてチタンをシリコンと反応させて第１、第２シリサイド層５ａ、５ｂを形成する。
【００３１】
この後に、未反応のチタン膜をエッチングして除去した後、ＣＶＤ法によりＳｉＯ２膜をシリコン基板１の全面に形成し、このＳｉＯ２膜の表面をＣＭＰ法により平坦化して、残存するＳｉＯ２膜を層間絶縁膜８とする。
【００３２】
ここまでの工程により、本実施形態で使用されるＴＥＧの基本構造が完成する。
【００３３】
このＴＥＧの平面図は図６（ａ）のようになり、上記した図３（ａ）は図６（ａ）のＩ−Ｉ線に沿った断面図に相当する。なお、図６（ａ）では、図の簡略化のために層間絶縁膜８を省略してある。
【００３４】
次いで、図６（ｂ）に示すように、ＴＥＧの主面において、ＳＣＭやＳＳＲＭでキャリア分布を測定する際に電圧を印加する部分Ａに対し、直径を１μｍ以下に収束したＡｒ＋等のレーザを約１〜２秒間照射し、この部分Ａを加熱する。この部分Ａとしては、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とをまたぐ領域を採用するのが好ましい。
【００３５】
このようにレーザを照射した後の図６（ｂ）のＩＩ−ＩＩ断面図は図３（ｂ）のようになり、レーザが照射された部分の下にあるキャリアが拡散し、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合が壊れる。
【００３６】
次に、図４（ａ）に示すように、電圧３０ｋＶで加速されたＧａイオンを加工用のビームとして使用するＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により、レーザを照射した部分の層間絶縁膜８に電極用溝９を形成し、この電極用溝９の底面にシリサイド層５ａ、５ｂを露出させる。
【００３７】
なお、図４（ａ）に対応する平面図は図７（ａ）のようになり、上記の図４（ａ）は図７（ａ）のＩＩＩ−ＩＩＩ線に沿う断面図に相当する。
【００３８】
その後に、図４（ｂ）に示すように、Ｇａイオンの加速電圧を弱めて上記のＦＩＢを引き続き行うことにより電極用溝９の内面を活性化すると共に、ＷＦ６等のガスをＧａイオンと共に流して、活性化された電極用溝９の内面にタングステン膜を堆積し、そのタングステン膜を電極１０とする。
【００３９】
電極１０を形成した後の平面図は図７（ｂ）のようになり、上記の図４（ｂ）は図７（ｂ）のＩＶ−ＩＶ線に沿う断面図に相当する。図７（ｂ）に示すように、この電極１０は、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とにまたがって形成されることになる。
【００４０】
その後に、上記したようなＦＩＢによる溝の形成とタングステン膜の形成とを再び行うことにより、図７（ｂ）に示すように、電極１０に繋がる配線用溝１１と、その中に埋め込まれたタングステン膜で構成される配線１２とを層間絶縁膜８の表層部分に形成する。その配線１２が形成された後の図７（ｂ）のＶ−Ｖ線断面図は図５のようになる。
【００４１】
次に、図８の斜視図に示すように、ダイシングソー１３でＴＥＧを切断し、検査面となる第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７との断面を露出させる。ダイシングソー１３としては、レジンボンドに２０００〜３０００番のダイヤモンドの粒子を埋め込んだものを使用するのが好ましい。
【００４２】
続いて、コロイダルシリカを研磨剤として使用し、図９の斜視図に示す検査面Ｂを鏡面研磨する。その後、家庭用の中性洗剤でこの検査面Ｂを洗浄し、更に、この検査面Ｂを純水で濯いだ後、エアブローによって純水を飛ばして検査面Ｂを乾燥させる。
【００４３】
本願発明者は、このように検査面Ｂを中性洗剤で洗浄することにより、ＳＣＭで必要な膜質のバラツキが少ない自然酸化膜を検査面Ｂ上に安定性良く形成することができることを見出した。
【００４４】
但し、プローブから検査面Ｂに電流を流す必要があるＳＳＲＭでは、このように自然酸化膜がある状態では検査面Ｂを測定できない。ＳＳＲＭで測定を行う場合は、例えば、加速電圧が約２ｋＶと低いＡｒビームを検査面Ｂ上に照射し、そのＡｒビームによって自然酸化膜を除去することにより測定が可能となる。なお、加速電圧を２ｋＶよりも高くすると、Ａｒイオンが検査面Ｂ内に打ち込まれてしまい、検査面Ｂ内におけるキャリアの分布を正確に把握することが困難になるので、好ましくない。
【００４５】
続いて、このＴＥＧをチャック１５上に固定し、そのチャック１５から配線１２を介して電極１０に所定の電圧を印加することにより、電極１０と電気的に接続されている第１、第２ｎ型不純物拡散領域４ａ、４ｂ、及びウェル３に所定の電位を与える。そして、ＳＣＭやＳＳＲＭ用のプローブ１４を検査面Ｂに当接させ、そのプローブ１４で検査面Ｂを走査することにより、検査面Ｂのキャリア濃度に応じて変化する電気容量や電流をプローブ１４により探索し、検査面Ｂでの二次元キャリア分布を得る。
【００４６】
図１０は、周波数が９０Ｈｚで最大電圧が１Ｖの交流電圧を電極１０に与え、ＳＣＭにより実際に得られた二次元キャリア分布を基にして描いた図である。このような二次元キャリア分布により、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合の位置を確認したり、ゲート電極７下への第１、第２ｎ型不純物拡散領域４ａ、４ｂの拡がり（ｅｘｔｅｎｓｉｏｎ）を評価することができ、ＣＭＯＳトランジスタの設計に役立てることができる。
【００４７】
上記した実施形態によれば、第１、第２ｎ型不純物拡散領域４ａ、４ｂ、及びウェル３に所定の電位を与えるための電極１０をＴＥＧの主面に形成するので、図１に示したような電極を当てるための面ＢをＴＥＧから切り出す必要が無く、検査面Ｂにおけるキャリア分布の測定を実現化することができる。
【００４８】
しかも、電極１０を形成する前に、ＴＥＧにおいて電極１０が形成される部分にレーザを照射し、電極１０下における第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３との間のｐ−ｎ接合を壊してあるので、電極１０に印加した電圧が接合容量によって分割されない。これにより、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とに同じ大きさの電圧を印加することが可能となり、上記の接合容量による電位差が検査面Ｂに現れず、プローブ１４で読み取られる電圧値がキャリア分布を忠実に反映するようになるので、二次元キャリア分布を精度良く把握することができる。
【００４９】
更に、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とにまたがって電極１０を形成するので、電極１０から各不純物拡散領域４ａ、４ｂに同じ大きさの電圧が印加され、各不純物拡散領域４ａ、４ｂ間の電位差が無くなるので、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００５０】
そして、プローブ１４で検査面Ｂを走査する前に、検査面Ｂを中性洗剤で洗浄するので、検査面Ｂに自然酸化膜を安定性良く形成することができ、ＳＣＭで検査面Ｂを測定する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００５１】
一方、ＳＣＭではなく、ＳＳＲＭで検査面Ｂを測定する場合には、Ａｒイオンのビームによって上記の自然酸化膜を除去してしまうので、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【００５２】
（第２実施形態）
図１１（ａ）、（ｂ）は、本実施形態に係る半導体装置の検査方法について説明するための断面図である。本実施形態では、第１実施形態において電極用溝を形成する前に行ったレーザ照射を行わず、且つ、電極用溝の深さを第１実施形態よりも深くする。これ以外は第１実施形態と同じなので、以下の図面において、第１実施形態で説明した部材には第１実施形態と同じ符号を付す。
【００５３】
まず、図３（ａ）に示したＴＥＧを作製した後、図１１（ａ）に示すように、電圧３０ｋＶの電圧で加速されたＧａイオンを加工用のビームとして使用するＦＩＢにより、第１実施形態と同じ部分に電極用溝９を形成する。但し、本実施形態ではこの電極用溝９の深さを第１実施形態よりも深くし、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合を完全に貫く深さに電極用溝９を形成する。電極用溝９の深さは、ＦＩＢを行う時間を変えることにより、所望に制御することができる。
【００５４】
次いで、図１１（ｂ）に示すように、Ｇａイオンの加速電圧を弱めて上記のＦＩＢを引き続き行うことにより電極用溝９の内面を活性化すると共に、ＷＦ６等のガスをＧａイオンと共に流して、活性化された電極用溝９の内面にタングステン膜を堆積し、そのタングステン膜を電極１０とする。
【００５５】
この後は、第１実施形態と同様に、配線１２を形成し、ダイシングソーでＴＥＧを切断して検査面Ｂを露出させ、その検査面を中性洗剤で洗浄した後、ＳＣＭやＳＳＲＭで検査面Ｂにおける二次元キャリア分布を測定する。
【００５６】
上記した本実施形態によれば、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合を完全に貫く深さに電極用溝９を形成するので、その電極用溝９の側面において電極１０が第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とに接触する。従って、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３との間にｐ−ｎ接合が存在しても、電極１０を介して第１、第２ｎ型不純物拡散領域４ａ、４ｂ及びウェル３に同じ電圧を印加することができるので、ｐ−ｎ接合に起因する電位差が検査面Ｂに現れず、検査面Ｂにおけるキャリアの二次元分布を精度良く得ることができる。
【００５７】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではＭＯＳトランジスタが形成されたシリコン基板１をＴＥＧとして使用したが、ｐ−ｎ接合が形成されたシリコン基板、例えばバイポーラトランジスタが形成されたシリコン基板であればＴＥＧとして使用し得る。
【００５８】
以下に、本発明の特徴を付記する。
【００５９】
（付記１） 半導体試料の主面上に電極を形成する工程と、
前記半導体試料を切断し、該半導体試料の断面を露出させる工程と、
前記電極に所定電位を与えながら、走査型プローブ顕微鏡のプローブで前記断面を走査することにより、前記断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法。
【００６０】
（付記２） 前記電極を形成する工程は、前記半導体試料において接合が存在する部分の上にレーザを照射した後、該レーザが照射された部分に前記電極を形成することを特徴とする付記１に記載の半導体装置の検査方法。
【００６１】
（付記３） 前記電極を形成する工程は、前記半導体試料において前記電極が形成される部分に溝を形成し、該溝内に導電膜を堆積させて前記電極とすることを特徴とする付記１に記載の半導体装置の検査方法。
【００６２】
（付記４） 前記溝は、前記半導体試料の中にある接合を貫く深さに形成されることを特徴とする付記３に記載の半導体装置の検査方法。
【００６３】
（付記５） 前記溝の形成と前記導電膜の形成とをＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）技術により行うことを特徴とする付記３に記載の半導体装置の検査方法。
【００６４】
（付記６） 前記導電膜としてタングステン膜を形成することを特徴とする付記３に記載の半導体装置の検査方法。
【００６５】
（付記７） 前記半導体試料としてＭＯＳトランジスタを使用し、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって前記電極を形成することを特徴とする付記１に記載の半導体装置の検査方法。
【００６６】
（付記８） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程と、該鏡面研磨された断面を中性洗剤で洗浄する工程と、前記洗浄後の断面を乾燥させる工程とを行い、前記走査型プローブ顕微鏡として走査型容量顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６７】
（付記９） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程を行い、前記走査型プローブ顕微鏡として走査型拡がり抵抗顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６８】
（付記１０） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程と、該鏡面研磨された断面を洗浄する工程と、前記洗浄後の断面を乾燥させる工程と、前記乾燥後の断面をイオンビームに曝して前記断面に形成された自然酸化膜を除去する工程とを行い、前記走査型プローブ顕微鏡として走査型拡がり抵抗顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６９】
（付記１１） 前記断面を鏡面研磨する工程は、コロイダルシリカを研磨剤として使用しながら行われることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の検査方法。
【００７０】
【発明の効果】
以上説明したように、本発明に係る半導体装置の試験方法によれば、走査型プローブ顕微鏡の測定に必要な電極を半導体試料の主面に形成するので、その電極を当てるための面を半導体試料から薄く切り出す必要が無く、半導体試料の断面におけるキャリア分布の測定を実現化することができる。
【００７１】
また、その電極が形成する部分に予めレーザを照射して電極の下の接合を壊したり、その接合を貫く深さの溝を形成してそこに電極を形成したりするので、接合に起因する電位差が半導体試料の断面に現れず、精度のよい二次元キャリア分布を得ることができる。
【００７２】
更に、上記半導体試料としてＭＯＳトランジスタを使用する場合は、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって上記電極を形成するので、ソース領域とドレイン領域との間の電位差が無くなり、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００７３】
また、半導体試料の断面を中性洗剤で洗浄するので、該断面に自然酸化膜を安定性良く形成することができ、走査型プローブ顕微鏡として走査型容量顕微鏡を使用する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００７４】
そして、走査型拡がり抵抗顕微鏡で断面を測定する場合には、その断面をイオンビームに曝して上記の自然酸化膜を除去するので、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体装置の検査方法について示す斜視図である。
【図２】図２（ａ）、（ｂ）は、従来例に係る半導体装置の検査方法について示す断面図である。
【図３】図３（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その１）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その２）である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す平面図（その１）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す平面図（その２）である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す斜視図（その１）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す斜視図（その２）である。
【図１０】図１０は、本発明の第１の実施の形態に係る半導体装置の検査方法において得られた二次元キャリア分布を基にして描いた図である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の検査方法について示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ウェル、４ａ、４ｂ…第１、第２ｎ型不純物拡散領域、５ａ、５ｂ…シリサイド層、６…絶縁性サイドウォール、７…ゲート電極、８…層間絶縁膜、９…電極用溝、１０…電極、１１…配線用溝、１２…配線、１３…ダイシングソー、１４…プローブ、１５…チャック、１６…ゲート絶縁膜、１００…ＴＥＧ、１０２…キャパシタセンサー、１０３…容量測定器、１０４…Ａｕ膜。
【発明の属する技術分野】
本発明は、半導体試料の検査方法に関し、より詳細には、半導体試料の断面におけるキャリア分布を走査型プローブ顕微鏡により測定する半導体試料の検査方法に関する。
【０００２】
【従来の技術】
近年、超ＬＳＩがより一層集積化されるのに伴い、ＭＯＳトランジスタ等の素子の微細化が進み、トランジスタのゲート電極下のキャリア分布の形状がトランジスタの特性に大きく影響するようになっている。このため、ゲート電極下のキャリア分布をナノメータ単位で制御する技術が求められると共に、超ＬＳＩ等のデバイスの設計段階においては、設計されたＭＯＳトランジスタを実際に作成し、作成されたトランジスタのキャリア分布を直接測定することにより、キャリア分布がトランジスタに与える影響を調べる必要がある。設計段階でこのように試験的に作成される半導体試料はＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）とも呼ばれる。
【０００３】
ところで、走査型プローブ顕微鏡の一種に、走査型容量顕微鏡（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ：以下、ＳＣＭと言う）及び走査型拡がり抵抗顕微鏡（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ：以下、ＳＳＲＭと言う）がある。図１に、従来例に係るＳＣＭ測定の概念図を示す。ＳＣＭではキャパシタセンサー１０２に接続された導電性のプローブ１０１とＴＥＧ１００との間に電圧を印加したままプローブ１０１を検査面Ｓに沿って走査する。これにより、ＴＥＧ１００と、検査面Ｓ上の自然酸化膜（不図示）と、プローブ１０１とで構成されるキャパシタの容量の変化を測定し、この測定値に基づいて、容量測定器１０３で検査面Ｓにおける二次元キャリア分布を導出する。
【０００４】
測定の際、ＴＥＧ１００の電圧は、ＴＥＧ１００を固定する金属板（不図示）からＡｕ（金）膜１０４を介してＴＥＧ１００に印加するのが通例である。このため、ＳＣＭの測定技術においては、検査面Ｓを鏡面研磨する技術と、電圧を印加する経路の確保とが重要である。ＳＳＲＭも基本的には同様で、ログアンプに接続された導電性のプローブとＴＥＧとの間に電圧を印加したままプローブを検査面に沿って走査し、プローブに流れる電流を検出して拡がり抵抗分布を求め、その拡がり抵抗分布から二次元キャリア分布を導出する。この場合も、ＴＥＧを固定する金属板からＴＥＧの裏面に電圧を印加するのが通例である。
【０００５】
そのため、ＭＯＳトランジスタの検査面を鏡面状態で容易に露出させ、裏面側から電圧を印加できるＴＥＧが存在すれば、これらの装置は、空間分解能と感度が極めて高いため、超ＬＳＩの二次元キャリア分布の測定装置となり得る。実際、試料を選択すれば、特許文献１に記載されるように、ＳＣＭやＳＳＲＭは二次元キャリア分布の測定に好適である。
【０００６】
また、原理的には、特許文献２に記載されるように、ＭＯＳトランジスタのソース、ドレイン、及びゲートに電圧を与えながらＳＣＭでキャリア分布を調べることにより、動作状態にあるＭＯＳトランジスタのキャリア分布を測定することは可能である。なお、特許文献２は、ＤＲＡＭのように、断面を切り出せば必ずＭＯＳトランジスタの断面が切り出し面に存在するような簡単な試料のみ有効であると思われる。
【０００７】
【特許文献１】
特開２００２−２１４０９２号公報
【特許文献２】
特開２０００−１４６８１０号公報
【０００８】
【発明が解決しようとする課題】
ところが、特許文献１、特許文献２では、ＴＥＧの検査面（断面）にプローブを直接当てるのではなく、ＴＥＧの主面からプローブを当てているので、ＴＥＧの断面におけるキャリアの分布を正確に把握することができない。
【０００９】
また、特許文献１、特許文献２の技術は、二次元キャリア分布が測定できるＴＥＧの構造に制限があり、実際の電気特性評価などに利用するＴＥＧ評価へ適応するのが困難である。
【００１０】
キャリア分布を正確に知るには、図２（ａ）に示すように、検査面Ｓにプローブ１０１を直接当て、プローブ１０１が接触する領域下の同じキャリア濃度の半導体を経由して電圧が印加されなければならない。
【００１１】
しかしながら、図２（ｂ）に示すように、その電圧印加経路の途中にソース領域やウエル等の導電性の異なる領域が介在すると、電圧印加経路にｐ−ｎ接合が形成され、ＴＥＧ１００の裏面から正確に電圧を印加できなくなる。その結果、検査面Ｓにおけるキャリア分布を正確に測定することができない。
【００１２】
このように導電性の異なる領域をまたがないように電圧印加経路を作る方法として、ダイシングソーによりＴＥＧをダイシングして薄くし、そのＴＥＧの切断面に、電圧を印加するための金属板を当てることも考えられる。このようにすると、ソース領域やウエル領域等の導電性の異なる領域が金属板に共通に当たり、これらの領域に同じ大きさの電圧が印加されるので、電圧経路に沿ったｐ−ｎ接合が形成されない。
【００１３】
しかしながら、トランジスタのゲート幅は現在２０μｍ程度なので、このようにＴＥＧを切り出すと、試料の幅が２０μｍ以下になるが、このように薄い試料を作製することは現実的に不可能である。
【００１４】
本発明は係る従来例の問題点に鑑みて創作されたものであり、半導体試料を薄く切り出さずに、該半導体試料の断面におけるキャリア分布を走査型プローブ顕微鏡により直接測定することが可能な半導体装置の検査方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、半導体試料の主面上に電極を形成する工程と、前記半導体試料を切断し、該半導体試料の断面を露出させる工程と、前記電極に所定電位を与えながら、走査型プローブ顕微鏡のプローブで前記断面を走査することにより、前記断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法が提供される。
【００１６】
本発明によれば、半導体試料に電圧を印加するための電極を半導体試料の主面に形成するので、その電極を当てるための面を半導体試料から薄く切り出す必要が無く、半導体試料の断面におけるキャリア分布の測定を実現化することができる。
【００１７】
また、半導体試料において接合が存在する部分の上にレーザを照射した後、該レーザが照射された部分に上記の電極を形成してもよい。このようにすると、レーザの照射によって接合が壊されるので、電極に印加した電圧が接合容量によって分割されず、接合容量による電位差が半導体試料の断面に現れなくなり、該断面におけるキャリア分布を精度良く把握することが可能となる。
【００１８】
なお、半導体試料において上記の電極が形成される部分に溝を形成し、該溝内に導電膜を堆積させて電極としてもよい。その場合は、半導体試料の中にある接合を貫く深さに溝を形成することにより、接合を境にする導電性の異なる二つの領域に上記の電極が溝の側面において接触するようになる。これにより、これら導電性の異なる二つの領域に電極を介して同じ電圧を印加することができるので、接合に起因する電位差が半導体試料の断面に現れず、精度のよい二次元キャリア分布を得ることができる。
【００１９】
更に、上記半導体試料としてＭＯＳトランジスタを使用する場合は、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって上記電極を形成することにより、電極からソース領域及びドレイン領域に同じ大きさの電圧が印加され、ソース領域とドレイン領域との間の電位差が無くなるので、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００２０】
また、半導体試料の断面をプローブで走査する前に、該断面を中性洗剤で洗浄することにより、該断面に自然酸化膜を安定性良く形成することができるので、走査型プローブ顕微鏡として走査型容量顕微鏡を使用する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００２１】
一方、走査型容量顕微鏡ではなく、走査型拡がり抵抗顕微鏡で断面を測定する場合には、その断面をイオンビームに曝して上記の自然酸化膜を除去することにより、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２３】
（第１実施形態）
図３〜図５は、本実施形態に係る半導体装置の検査方法について説明するための断面図であり、図６及び図７はその平面図である。
【００２４】
まず、図３（ａ）に示される断面形状を有するＴＥＧ（半導体試料）を次のような方法で作製する。
【００２５】
最初に、ｎ型シリコン基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
続いて、素子分離絶縁膜２で画定されるトランジスタ形成領域にｐ型不純物を導入してウェル３を形成した後、このウェル３の表面を熱酸化して、ゲート絶縁膜１６となるシリコン酸化膜を形成する。
【００２６】
次に、シリコン基板１の上側全面にポリシリコン膜を形成し、その後に、ポリシリコン膜をフォトリソグラフィー法によりパターニングしてゲート電極７を形成する。
【００２７】
次に、ｐ型のウェル３のうちゲート電極７の両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１、第２ｎ型不純物拡散領域４ａ、４ｂを形成する。
【００２８】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極７の両側部分に絶縁性サイドウォール６として残す。
【００２９】
続いて、ゲート電極７とサイドウォールスペーサ６をマスクに使用して、第１、第２ｎ型不純物拡散領域４ａ、４ｂに再びｎ型不純物をイオン注入することにより、第１、第２ｎ型不純物拡散領域４ａ、４ｂのそれぞれに高濃度不純物領域を形成し、各不純物拡散領域４ａ、４ｂをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする。
【００３０】
次いで、シリコン基板１の全面にチタン膜をスパッタ法により形成し、第１、第２ｎ型不純物拡散領域４ａ、４ｂの表層においてチタンをシリコンと反応させて第１、第２シリサイド層５ａ、５ｂを形成する。
【００３１】
この後に、未反応のチタン膜をエッチングして除去した後、ＣＶＤ法によりＳｉＯ２膜をシリコン基板１の全面に形成し、このＳｉＯ２膜の表面をＣＭＰ法により平坦化して、残存するＳｉＯ２膜を層間絶縁膜８とする。
【００３２】
ここまでの工程により、本実施形態で使用されるＴＥＧの基本構造が完成する。
【００３３】
このＴＥＧの平面図は図６（ａ）のようになり、上記した図３（ａ）は図６（ａ）のＩ−Ｉ線に沿った断面図に相当する。なお、図６（ａ）では、図の簡略化のために層間絶縁膜８を省略してある。
【００３４】
次いで、図６（ｂ）に示すように、ＴＥＧの主面において、ＳＣＭやＳＳＲＭでキャリア分布を測定する際に電圧を印加する部分Ａに対し、直径を１μｍ以下に収束したＡｒ＋等のレーザを約１〜２秒間照射し、この部分Ａを加熱する。この部分Ａとしては、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とをまたぐ領域を採用するのが好ましい。
【００３５】
このようにレーザを照射した後の図６（ｂ）のＩＩ−ＩＩ断面図は図３（ｂ）のようになり、レーザが照射された部分の下にあるキャリアが拡散し、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合が壊れる。
【００３６】
次に、図４（ａ）に示すように、電圧３０ｋＶで加速されたＧａイオンを加工用のビームとして使用するＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により、レーザを照射した部分の層間絶縁膜８に電極用溝９を形成し、この電極用溝９の底面にシリサイド層５ａ、５ｂを露出させる。
【００３７】
なお、図４（ａ）に対応する平面図は図７（ａ）のようになり、上記の図４（ａ）は図７（ａ）のＩＩＩ−ＩＩＩ線に沿う断面図に相当する。
【００３８】
その後に、図４（ｂ）に示すように、Ｇａイオンの加速電圧を弱めて上記のＦＩＢを引き続き行うことにより電極用溝９の内面を活性化すると共に、ＷＦ６等のガスをＧａイオンと共に流して、活性化された電極用溝９の内面にタングステン膜を堆積し、そのタングステン膜を電極１０とする。
【００３９】
電極１０を形成した後の平面図は図７（ｂ）のようになり、上記の図４（ｂ）は図７（ｂ）のＩＶ−ＩＶ線に沿う断面図に相当する。図７（ｂ）に示すように、この電極１０は、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とにまたがって形成されることになる。
【００４０】
その後に、上記したようなＦＩＢによる溝の形成とタングステン膜の形成とを再び行うことにより、図７（ｂ）に示すように、電極１０に繋がる配線用溝１１と、その中に埋め込まれたタングステン膜で構成される配線１２とを層間絶縁膜８の表層部分に形成する。その配線１２が形成された後の図７（ｂ）のＶ−Ｖ線断面図は図５のようになる。
【００４１】
次に、図８の斜視図に示すように、ダイシングソー１３でＴＥＧを切断し、検査面となる第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７との断面を露出させる。ダイシングソー１３としては、レジンボンドに２０００〜３０００番のダイヤモンドの粒子を埋め込んだものを使用するのが好ましい。
【００４２】
続いて、コロイダルシリカを研磨剤として使用し、図９の斜視図に示す検査面Ｂを鏡面研磨する。その後、家庭用の中性洗剤でこの検査面Ｂを洗浄し、更に、この検査面Ｂを純水で濯いだ後、エアブローによって純水を飛ばして検査面Ｂを乾燥させる。
【００４３】
本願発明者は、このように検査面Ｂを中性洗剤で洗浄することにより、ＳＣＭで必要な膜質のバラツキが少ない自然酸化膜を検査面Ｂ上に安定性良く形成することができることを見出した。
【００４４】
但し、プローブから検査面Ｂに電流を流す必要があるＳＳＲＭでは、このように自然酸化膜がある状態では検査面Ｂを測定できない。ＳＳＲＭで測定を行う場合は、例えば、加速電圧が約２ｋＶと低いＡｒビームを検査面Ｂ上に照射し、そのＡｒビームによって自然酸化膜を除去することにより測定が可能となる。なお、加速電圧を２ｋＶよりも高くすると、Ａｒイオンが検査面Ｂ内に打ち込まれてしまい、検査面Ｂ内におけるキャリアの分布を正確に把握することが困難になるので、好ましくない。
【００４５】
続いて、このＴＥＧをチャック１５上に固定し、そのチャック１５から配線１２を介して電極１０に所定の電圧を印加することにより、電極１０と電気的に接続されている第１、第２ｎ型不純物拡散領域４ａ、４ｂ、及びウェル３に所定の電位を与える。そして、ＳＣＭやＳＳＲＭ用のプローブ１４を検査面Ｂに当接させ、そのプローブ１４で検査面Ｂを走査することにより、検査面Ｂのキャリア濃度に応じて変化する電気容量や電流をプローブ１４により探索し、検査面Ｂでの二次元キャリア分布を得る。
【００４６】
図１０は、周波数が９０Ｈｚで最大電圧が１Ｖの交流電圧を電極１０に与え、ＳＣＭにより実際に得られた二次元キャリア分布を基にして描いた図である。このような二次元キャリア分布により、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合の位置を確認したり、ゲート電極７下への第１、第２ｎ型不純物拡散領域４ａ、４ｂの拡がり（ｅｘｔｅｎｓｉｏｎ）を評価することができ、ＣＭＯＳトランジスタの設計に役立てることができる。
【００４７】
上記した実施形態によれば、第１、第２ｎ型不純物拡散領域４ａ、４ｂ、及びウェル３に所定の電位を与えるための電極１０をＴＥＧの主面に形成するので、図１に示したような電極を当てるための面ＢをＴＥＧから切り出す必要が無く、検査面Ｂにおけるキャリア分布の測定を実現化することができる。
【００４８】
しかも、電極１０を形成する前に、ＴＥＧにおいて電極１０が形成される部分にレーザを照射し、電極１０下における第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３との間のｐ−ｎ接合を壊してあるので、電極１０に印加した電圧が接合容量によって分割されない。これにより、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とに同じ大きさの電圧を印加することが可能となり、上記の接合容量による電位差が検査面Ｂに現れず、プローブ１４で読み取られる電圧値がキャリア分布を忠実に反映するようになるので、二次元キャリア分布を精度良く把握することができる。
【００４９】
更に、第１、第２ｎ型不純物拡散領域４ａ、４ｂとゲート電極７とにまたがって電極１０を形成するので、電極１０から各不純物拡散領域４ａ、４ｂに同じ大きさの電圧が印加され、各不純物拡散領域４ａ、４ｂ間の電位差が無くなるので、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００５０】
そして、プローブ１４で検査面Ｂを走査する前に、検査面Ｂを中性洗剤で洗浄するので、検査面Ｂに自然酸化膜を安定性良く形成することができ、ＳＣＭで検査面Ｂを測定する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００５１】
一方、ＳＣＭではなく、ＳＳＲＭで検査面Ｂを測定する場合には、Ａｒイオンのビームによって上記の自然酸化膜を除去してしまうので、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【００５２】
（第２実施形態）
図１１（ａ）、（ｂ）は、本実施形態に係る半導体装置の検査方法について説明するための断面図である。本実施形態では、第１実施形態において電極用溝を形成する前に行ったレーザ照射を行わず、且つ、電極用溝の深さを第１実施形態よりも深くする。これ以外は第１実施形態と同じなので、以下の図面において、第１実施形態で説明した部材には第１実施形態と同じ符号を付す。
【００５３】
まず、図３（ａ）に示したＴＥＧを作製した後、図１１（ａ）に示すように、電圧３０ｋＶの電圧で加速されたＧａイオンを加工用のビームとして使用するＦＩＢにより、第１実施形態と同じ部分に電極用溝９を形成する。但し、本実施形態ではこの電極用溝９の深さを第１実施形態よりも深くし、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合を完全に貫く深さに電極用溝９を形成する。電極用溝９の深さは、ＦＩＢを行う時間を変えることにより、所望に制御することができる。
【００５４】
次いで、図１１（ｂ）に示すように、Ｇａイオンの加速電圧を弱めて上記のＦＩＢを引き続き行うことにより電極用溝９の内面を活性化すると共に、ＷＦ６等のガスをＧａイオンと共に流して、活性化された電極用溝９の内面にタングステン膜を堆積し、そのタングステン膜を電極１０とする。
【００５５】
この後は、第１実施形態と同様に、配線１２を形成し、ダイシングソーでＴＥＧを切断して検査面Ｂを露出させ、その検査面を中性洗剤で洗浄した後、ＳＣＭやＳＳＲＭで検査面Ｂにおける二次元キャリア分布を測定する。
【００５６】
上記した本実施形態によれば、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とのｐ−ｎ接合を完全に貫く深さに電極用溝９を形成するので、その電極用溝９の側面において電極１０が第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３とに接触する。従って、第１、第２ｎ型不純物拡散領域４ａ、４ｂとウェル３との間にｐ−ｎ接合が存在しても、電極１０を介して第１、第２ｎ型不純物拡散領域４ａ、４ｂ及びウェル３に同じ電圧を印加することができるので、ｐ−ｎ接合に起因する電位差が検査面Ｂに現れず、検査面Ｂにおけるキャリアの二次元分布を精度良く得ることができる。
【００５７】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではＭＯＳトランジスタが形成されたシリコン基板１をＴＥＧとして使用したが、ｐ−ｎ接合が形成されたシリコン基板、例えばバイポーラトランジスタが形成されたシリコン基板であればＴＥＧとして使用し得る。
【００５８】
以下に、本発明の特徴を付記する。
【００５９】
（付記１） 半導体試料の主面上に電極を形成する工程と、
前記半導体試料を切断し、該半導体試料の断面を露出させる工程と、
前記電極に所定電位を与えながら、走査型プローブ顕微鏡のプローブで前記断面を走査することにより、前記断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法。
【００６０】
（付記２） 前記電極を形成する工程は、前記半導体試料において接合が存在する部分の上にレーザを照射した後、該レーザが照射された部分に前記電極を形成することを特徴とする付記１に記載の半導体装置の検査方法。
【００６１】
（付記３） 前記電極を形成する工程は、前記半導体試料において前記電極が形成される部分に溝を形成し、該溝内に導電膜を堆積させて前記電極とすることを特徴とする付記１に記載の半導体装置の検査方法。
【００６２】
（付記４） 前記溝は、前記半導体試料の中にある接合を貫く深さに形成されることを特徴とする付記３に記載の半導体装置の検査方法。
【００６３】
（付記５） 前記溝の形成と前記導電膜の形成とをＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）技術により行うことを特徴とする付記３に記載の半導体装置の検査方法。
【００６４】
（付記６） 前記導電膜としてタングステン膜を形成することを特徴とする付記３に記載の半導体装置の検査方法。
【００６５】
（付記７） 前記半導体試料としてＭＯＳトランジスタを使用し、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって前記電極を形成することを特徴とする付記１に記載の半導体装置の検査方法。
【００６６】
（付記８） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程と、該鏡面研磨された断面を中性洗剤で洗浄する工程と、前記洗浄後の断面を乾燥させる工程とを行い、前記走査型プローブ顕微鏡として走査型容量顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６７】
（付記９） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程を行い、前記走査型プローブ顕微鏡として走査型拡がり抵抗顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６８】
（付記１０） 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程と、該鏡面研磨された断面を洗浄する工程と、前記洗浄後の断面を乾燥させる工程と、前記乾燥後の断面をイオンビームに曝して前記断面に形成された自然酸化膜を除去する工程とを行い、前記走査型プローブ顕微鏡として走査型拡がり抵抗顕微鏡を使用することを特徴とする付記１に記載の半導体装置の検査方法。
【００６９】
（付記１１） 前記断面を鏡面研磨する工程は、コロイダルシリカを研磨剤として使用しながら行われることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の検査方法。
【００７０】
【発明の効果】
以上説明したように、本発明に係る半導体装置の試験方法によれば、走査型プローブ顕微鏡の測定に必要な電極を半導体試料の主面に形成するので、その電極を当てるための面を半導体試料から薄く切り出す必要が無く、半導体試料の断面におけるキャリア分布の測定を実現化することができる。
【００７１】
また、その電極が形成する部分に予めレーザを照射して電極の下の接合を壊したり、その接合を貫く深さの溝を形成してそこに電極を形成したりするので、接合に起因する電位差が半導体試料の断面に現れず、精度のよい二次元キャリア分布を得ることができる。
【００７２】
更に、上記半導体試料としてＭＯＳトランジスタを使用する場合は、該ＭＯＳトランジスタのソース領域、ゲート電極、及びドレイン領域にまたがって上記電極を形成するので、ソース領域とドレイン領域との間の電位差が無くなり、上記と同様にして二次元キャリア分布を精度良く把握することができる。
【００７３】
また、半導体試料の断面を中性洗剤で洗浄するので、該断面に自然酸化膜を安定性良く形成することができ、走査型プローブ顕微鏡として走査型容量顕微鏡を使用する場合、自然酸化膜の膜質のバラツキに起因する測定誤差を低減することが可能となる。
【００７４】
そして、走査型拡がり抵抗顕微鏡で断面を測定する場合には、その断面をイオンビームに曝して上記の自然酸化膜を除去するので、自然酸化膜の存在によって測定値が不正確になるのを防ぐことができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体装置の検査方法について示す斜視図である。
【図２】図２（ａ）、（ｂ）は、従来例に係る半導体装置の検査方法について示す断面図である。
【図３】図３（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その１）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その２）である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の検査方法について示す断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す平面図（その１）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す平面図（その２）である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す斜視図（その１）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の検査方法について示す斜視図（その２）である。
【図１０】図１０は、本発明の第１の実施の形態に係る半導体装置の検査方法において得られた二次元キャリア分布を基にして描いた図である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の検査方法について示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ウェル、４ａ、４ｂ…第１、第２ｎ型不純物拡散領域、５ａ、５ｂ…シリサイド層、６…絶縁性サイドウォール、７…ゲート電極、８…層間絶縁膜、９…電極用溝、１０…電極、１１…配線用溝、１２…配線、１３…ダイシングソー、１４…プローブ、１５…チャック、１６…ゲート絶縁膜、１００…ＴＥＧ、１０２…キャパシタセンサー、１０３…容量測定器、１０４…Ａｕ膜。
Claims (5)
- 半導体試料の主面上に電極を形成する工程と、
前記半導体試料を切断し、該半導体試料の断面を露出させる工程と、
前記電極に所定電位を与えながら、走査型プローブ顕微鏡のプローブで前記断面を走査することにより、前記断面内におけるキャリア分布を得ることを特徴とする半導体装置の検査方法。 - 前記電極を形成する工程は、前記半導体試料において接合が存在する部分の上にレーザを照射した後、該レーザが照射された部分に前記電極を形成することを特徴とする請求項１に記載の半導体装置の検査方法。
- 前記電極を形成する工程は、前記半導体試料において前記電極が形成される部分に溝を形成し、該溝内に導電膜を堆積させて前記電極とすることを特徴とする請求項１に記載の半導体装置の検査方法。
- 前記溝は、前記半導体試料の中にある接合を貫く深さに形成されることを特徴とする請求項３に記載の半導体装置の検査方法。
- 前記断面を前記プローブで走査する前に、前記断面を鏡面研磨する工程と、該鏡面研磨された断面を中性洗剤で洗浄する工程と、前記洗浄後の断面を乾燥させる工程とを行い、前記走査型プローブ顕微鏡として走査型容量顕微鏡を使用することを特徴とする請求項１に記載の半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003207750A JP2005064061A (ja) | 2003-08-18 | 2003-08-18 | 半導体試料の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003207750A JP2005064061A (ja) | 2003-08-18 | 2003-08-18 | 半導体試料の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005064061A true JP2005064061A (ja) | 2005-03-10 |
Family
ID=34364103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003207750A Pending JP2005064061A (ja) | 2003-08-18 | 2003-08-18 | 半導体試料の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005064061A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101453943B (zh) * | 2006-03-27 | 2010-12-08 | 富士胶片株式会社 | 图像记录装置和图像记录方法 |
| JP2016188817A (ja) * | 2015-03-30 | 2016-11-04 | 株式会社日立ハイテクサイエンス | 広がり抵抗測定方法及び広がり抵抗顕微鏡 |
| CN106093472A (zh) * | 2016-08-02 | 2016-11-09 | 河南师范大学 | 一种适用于扫描探针显微镜的抗变质防短路覆膜样品 |
| CN106449465A (zh) * | 2016-11-30 | 2017-02-22 | 武汉新芯集成电路制造有限公司 | 一种存储器芯片上测试单个比特的方法 |
-
2003
- 2003-08-18 JP JP2003207750A patent/JP2005064061A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101453943B (zh) * | 2006-03-27 | 2010-12-08 | 富士胶片株式会社 | 图像记录装置和图像记录方法 |
| JP2016188817A (ja) * | 2015-03-30 | 2016-11-04 | 株式会社日立ハイテクサイエンス | 広がり抵抗測定方法及び広がり抵抗顕微鏡 |
| CN106093472A (zh) * | 2016-08-02 | 2016-11-09 | 河南师范大学 | 一种适用于扫描探针显微镜的抗变质防短路覆膜样品 |
| CN106449465A (zh) * | 2016-11-30 | 2017-02-22 | 武汉新芯集成电路制造有限公司 | 一种存储器芯片上测试单个比特的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8871549B2 (en) | Biological and chemical sensors | |
| US6881597B2 (en) | Method of manufacturing a semiconductor device to provide a plurality of test element groups (TEGs) in a scribe region | |
| CN109560001B (zh) | 半导体器件的缺陷检测结构、装置及其检测方法 | |
| JP2002170784A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP4769568B2 (ja) | 半導体装置の製造方法、及び半導体装置の評価方法 | |
| US7989232B2 (en) | Method of using electrical test structure for semiconductor trench depth monitor | |
| JP2005064061A (ja) | 半導体試料の検査方法 | |
| US6727501B1 (en) | Method for detecting over-etch defects | |
| KR101030295B1 (ko) | 반도체 소자의 소자 분리막 검사용 필드 트랜지스터 | |
| WO2019023945A1 (zh) | 流道结构器件及其制造方法 | |
| TWI223370B (en) | Method of piping defect detection | |
| US6265729B1 (en) | Method for detecting and characterizing plasma-etch induced damage in an integrated circuit | |
| US6859023B2 (en) | Evaluation method for evaluating insulating film, evaluation device therefor and method for manufacturing evaluation device | |
| US11024553B2 (en) | Semiconductor structure and manufacturing method thereof | |
| JP2007194422A (ja) | 欠陥検査装置用テストパターンウエハ、その製造方法及びそれを用いた欠陥検査装置の評価方法 | |
| JP2010050419A (ja) | コンタクトホール側壁の抵抗値測定方法 | |
| JP2006515465A (ja) | 集積回路、及び測定構造の測定及び形成方法 | |
| TW201320212A (zh) | 測試鍵結構與使用此測試鍵結構以量測階段高度的方法 | |
| JP3719670B2 (ja) | 絶縁膜の評価方法、その評価装置及びその評価装置の製造方法 | |
| JP4587646B2 (ja) | 半導体装置の製造方法 | |
| JP2000150358A (ja) | パターン形成方法およびそれを用いた半導体装置 | |
| JP5333483B2 (ja) | 半導体ウェーハ、及びその製造方法 | |
| Narang et al. | Development of backside scanning capacitance microscopy technique for advanced SOI microprocessors | |
| JPH11135585A (ja) | 半導体装置 | |
| JP2008181936A (ja) | 接合位置の検出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
| A977 | Report on retrieval |
Effective date: 20080206 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080715 |