JP2000150358A

JP2000150358A - パターン形成方法およびそれを用いた半導体装置

Info

Publication number: JP2000150358A
Application number: JP10327719A
Authority: JP
Inventors: Jiro Yamamoto; 治郎山本; Fumio Murai; 二三夫村井; Toshiyuki Yoshimura; 俊之吉村; Tsuneo Terasawa; 恒男寺澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-11-18
Filing date: 1998-11-18
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】表面段差がないか、極めて小さい場合でも、位
置合わせマークの検出信号が十分に得られるマークおよ
びその形成方法を提供する。【解決手段】最上層に段差が生じない、あるいは段差を
小さくするように平坦化された基板において、加速電圧
が45kV以上の電子線を用い、前記位置合わせマークにTi
以上の原子番号の重金属原子、あるいはシリコン（S
i）、シリコン酸化膜（SiO₂）、炭素（C）、窒化ボロン
（BN）、ガリウム砒素（GaAs）のうち2種類を使用す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリソグラフィー工程
に係り、特に位置合わせマークを用いて、例えばウェハ
上あるいはマスク上にパターンを形成する方法に関す
る。

【０００２】

【従来の技術】電子線描画技術では、既に試料上に形成
されたパターンに合わせて、別の新しいパターンを描画
することが行われる。このような層間合わせ描画は、あ
らかじめ試料上に形成された位置合わせマークの位置を
検出し、その位置を基準として新たなパターンを描画す
ることにより実現される。各層間の合わせ描画における
位置合わせマークの検出方法を図２を用いて説明する。

【０００３】図２（a）に位置合わせマークの平面構造
の一例を示す。図２（a）で示す位置合わせマーク201
は、井型の形状である。x方向の位置合わせマーク位置
は、矢印202の方向に電子線を走査し、y方向の位置は、
矢印203の方向に電子線を走査することにより求められ
る。

【０００４】同図（b）は、電子線走査方向での位置合
わせマーク断面構造、および、信号検出方法を示したも
のである。シリコン基板204には溝205が形成されてい
る。電子線206を位置合わせマーク上を走査させると、2
次電子、または、反射電子207が基板表面にでてくる。
この電子を検出器208によって検出し、位置合わせマー
クの位置を求めている。

【０００５】同図（c）は同図（b）における電子線の走
査位置と、検出信号強度との関係を示したものである。
検出信号209には、溝205に対応して検出信号の波形が変
化する。この信号に対してスライスレベル210を設定す
ると、検出した信号とスライスレベルが交わる位置、検
出点A211、検出点B212、検出点C213、検出点D214が位置
合わせマークの溝の縁に対応して設定される。その後、
検出点AとBの中心点A215、および検出点CとDの中心点B2
16が得られ、さらに、中心点A、Bにより、位置合わせマ
ーク中心点217を得ることができる。

【０００６】この位置合わせマーク検出を伴う層間合わ
せ描画では、同図（d）に示したようにチップ218の周囲
に配置された位置合わせマーク219、220、221、222を検
出し、その結果からゲイン、偏光方向の回転、描画位置
のシフトなどの補正を行って、高精度な層間合わせ描画
を実現している。

【０００７】

【発明が解決しようとする課題】しかしLSIの高集積化
に伴い、配線の多層配線化が行われているが、配線の多
層化を進める上で、段差の低減が大きな課題となってき
た。段差が大きい場合、レジストの膜厚が部分的に厚く
なり、その結果、加工寸法に対するパターン高さいわゆ
るアスペクト比が部分的に増大する。その結果、パター
ンが倒れるといった問題が生じた。その対策として、デ
バイス構造そのものを段差が少なくなるように設計す
る、あるいは高平坦性絶縁膜の検討や化学機械研磨（Ch
emical mechanical polishing、以下CMPと略す）法によ
り、平坦性の向上が検討されている。

【０００８】以上のような平坦化は、基板倒れの低減、
微細パターンの形成等にとって有利である。しかし、平
坦化工程によって、各層間の位置合わせを行うことが困
難になる問題が生じてきた。

【０００９】例えば、図３（a）のように、基板を平坦
化することによって、位置合わせマーク301の段差も少
なくなる。その結果、十分な検出信号が得られないた
め、ゲインを高くするが、図３（b）に示しているよう
に、マーク信号302はノイズが大きくなり、十分な検出
精度を得ることができなかった。あるいは、図３（c）
に示しているように、CMP工程は基板表面を研磨するた
め、位置合わせマーク303の表面部分にマークの変形が
生じることがあった。その場合、図３（d）に示してい
るように、位置合わせマーク検出時にマーク信号304に
疑信号を生じ、合わせ精度の低下、さらには層間合わせ
描画そのものができないといった問題が生じた。

【００１０】その対策として特開平9−246155号公報に
は、マークの表面を平坦な構造にし、マーク部材として
重金属を用いる方法が公開されている。しかし、マーク
の形成方法については詳しく述べられておらず、十分な
マーク信号を得ることは困難である。また、ゲート層の
加工時に重金属をマークとして用いた場合、重金属汚染
によりデバイス特性を著しく低下させることとなり、前
記従来例のような重金属マークを使用することは困難で
ある。

【００１１】

【課題を解決するための手段】本発明は、加速電圧が45
kV以上の電子線により位置合わせマークを用いた層間合
わせ描画を行う工程において、前記位置合わせマークに
Ti以上の原子番号の重金属原子、あるいはシリコン（S
i）、シリコン酸化膜（SiO₂）、炭素（C）、窒化ボロン
（BN）、ガリウム砒素（GaAs）のうち2種類を使用し、
かつ最上層に段差が生じない、あるいは段差を小さくす
るように平坦化する事を特徴とする。このように、位置
合わせマーク部分にTi以上の原子番号の重金属を用いる
ことによって、十分な位置合わせマーク信号を得ること
が可能となる。

【００１２】さらに、電子線の加速電圧が45kV以上の場
合、電子線が入射点から10μm以上到達するため、マー
クに重金属を用いることによって、位置合わせマークの
上層に数μm程度の層が数層形成されても、位置合わせ
マーク信号が十分に検出可能となる。重金属をマークと
して用いた場合、デバイス特性を悪化することが懸念さ
れるときは、シリコン、シリコン酸化膜、炭素、窒化ボ
ロンのうち2種類によりマーク部、非マーク部を形成す
ることにより、重金属汚染がなく、同様に十分なマーク
信号を得ることが可能となる。また、ガリウム砒素基板
等の化合物半導体などの場合、シリコン、シリコン酸化
膜、炭素、窒化ボロンと比較し、電子線の到達深さが小
さくなるため、ガリウム砒素と、シリコン、シリコン酸
化膜、炭素、窒化ボロンのいずれかの組み合わせにより
十分なマーク信号が得られる。

【００１３】

【発明の実施の形態】（実施例１）図１に、重金属によ
る部材からなる位置合わせマークをあらかじめ設けてパ
ターン形成を行う工程を説明する。

【００１４】まず、シリコン基板101上に、CVD（Chemic
al Vapor Deposition）法により窒化シリコン（Si₃N₄）
膜102を形成した。その上に、日立化成社製の化学増幅
系ポジ型レジストRE−5000Pを0.4μmの厚さに回転塗布
し、熱処理を120℃、2分間行いレジスト層とした。さら
に、加速電圧50kVの電子線を12μC／cm²の電子線照射量
で所定のマーク形状に従い選択的に照射した後、熱処理
工程を110℃、2分間、テトラメチルアンモニウムハイド
ロオキサイドの2.38％水溶液に1分間浸漬による現像処
理を行うことによって、レジストパターン103を形成し
た（a）。なお本実施例では電子線描画法によりパター
ンを形成したが、エキシマレーザー等の光露光法を用い
て形成してもよい。

【００１５】次にレジストパターン103をマスクとし
て、ドライエッチング工程を行い、レジスト除去を行な
った後に、スパッタ法によりタングステン膜104を形成
した（b）。その後CMPを行ない、表面を平坦にした後、
過酸化水素水によりタングステンの表面層をエッチング
し、重金属の位置合わせマーク105を形成した。

【００１６】さらにCVD法により酸化シリコン膜を形成
し、CMPにより平坦化し、保護膜106を形成した（c）。
ここで、保護膜106を形成せず、表面に重金属による位
置合わせマークが露出していた場合、熱処理工程やその
後のプロセスで不良となることがある。あるいは、位置
合わせマーク105を形成した後に基板表面の重金属を除
去するため洗浄工程を行なうが、位置合わせマーク105
が露出した状態で洗浄を行なった場合、マークもエッチ
ングされなくなってしまうことがあった。本実施例のよ
うに保護膜106を形成することによって、十分な洗浄工
程が可能となり、重金属汚染の問題を低減することが可
能となる。

【００１７】以後の工程は、半導体装置の寄生抵抗低減
のための素子分離の製造工程を示す。まず、日立化成製
のRE−5000Pを0.4μmの厚さに回転塗布し、熱処理を120
℃、2分間行い、レジスト層を形成した。

【００１８】次工程の電子線描画の際、加速電圧50kVの
電子線を用い、位置合わせマーク105の検出を行い、そ
の検出された位置合わせマーク位置により、2層間の位
置を調整し、12μC／cm²の電子線照射量で素子分離用の
パターンの形状に従い選択的に照射した。そして、熱処
理工程を110℃、2分間行い、さらにテトラメチルアンモ
ニウムハイドロオキサイドの2.38％水溶液に1分間浸漬
させて現像処理を行うことによって、レジストパターン
107を形成し、その後、ドライエッチング工程により素
子分離用の溝108を形成した（d）。レジスト除去を行っ
た後、CVD法を用いて酸化シリコン膜109を形成した
（e）。

【００１９】次にCMPによる平坦化工程を行った。この
とき窒化シリコン膜102は、SOGによる酸化シリコン膜10
9と比較し、CMPでの研磨速度が遅いため、研磨の際のス
トッパ層として働く。CMPを行なった後、窒化シリコン
膜102を除去し、素子分離110を形成した（f）。その後
熱酸化により酸化シリコン膜111を形成した後、レジス
トパターン112を形成し（g）、そのレジスト膜をマスク
にしてイオン打ち込みを行ない、ウェル層113を形成し
た（h）。このレジストパターン112の形成の際にも、位
置合わせマーク105の位置を検出することにより所定の
パターンを形成した。以降の工程においては、通常の半
導体製造工程を用いた。

【００２０】従来の方法によれば平坦化工程によって段
差がなくなる、あるいは小さくなるため、位置合わせマ
ーク検出が困難であり、高精度な位置合わせができなか
った。しかし、本実施例のように反射率が高い物質をマ
ークに使用することにより、十分な位置合わせマーク検
出が可能となった。この反射率の高いマーク材料とし
て、原子番号がチタン以上の原子が効果的であり、特に
本実施例のようなタングステンや、その他にも銅、白金
が効果的であった。

【００２１】さらに、マーク上に保護膜を形成すること
によって金属汚染の問題を低減することが可能となっ
た。さらに、本実施例で形成された位置合わせマーク
は、上層に数μm形成されても検出可能であるため、数
層にわたり位置合わせマークとして使用することが可能
である。

【００２２】（実施例２）本実施例ではCMOS ICの配線
工程に本発明を適用した場合の一例を図４を用いて説明
する。

【００２３】同図（a）にCMOS ICの配線工程以前の断面
図を示している。次にシリコン酸化膜412を形成後、CMP
を行なうことにより基板表面が平坦になるように形成
し、さらにレジストパターン413を形成し、それをマス
クにしてエッチングを行なった（b）。その後、窒化チ
タン膜をバリア層414として形成した後に、窒化チタン
膜上に銅を形成し、CMPにより平坦化を行い銅を金属膜4
15として形成した（c）。バリア層414は、熱処理の際、
金属膜415の銅が拡散することを低減させる。以上の工
程により、位置合わせマーク416を形成した。

【００２４】さらに、金属膜415上にバリア層417を形成
した後、加速電圧70kVの電子線にて、銅の厚みの差を利
用した位置合わせマーク416により位置合わせを行な
い、レジストパターン418を形成した（d）。その後ドラ
イエッチング工程により配線層419を形成し、さらにシ
リコン酸化膜をCVDにより形成し、CMPを行なうことによ
ってシリコン酸化膜420を形成した（e）。以降の工程
は、通常の半導体製造工程を用いることにより、CMOS I
Cの形成が可能となる。

【００２５】本実施例のように、金属による位置合わせ
マーク416をバリア層414と417で囲むことにより、熱処
理時に金属の拡散を低減することが可能となり、歩留ま
りの向上が可能となる。また、本実施例のように、配線
層の工程とマークの形成を同時に行なうことにより、位
置合わせマーク形成のための工程数の増加がなくなるた
め、生産コストの低減が可能である。

【００２６】本実施例では銅の厚みの違いにより上記位
置合わせマーク416を検出し、その検出された位置合わ
せマーク位置の値をもとに描画を行なった。光によるリ
ソグラフィーを用いた場合、位置合わせマーク416は、
最表面が金属膜であり、かつ平坦化されたことによっ
て、位置合わせマークの検出はできない。しかし、本実
施例のような45kV以上の加速電圧の高い電子線を用いれ
ば、表面の凹凸の情報だけでなく、表面から数μmまで
到達するため、位置合わせマーク検出が可能となった。
その結果、位置合わせマークのために、大きい段差をつ
ける必要がないため、工程数の増加を招くことがなく、
その結果生産コストを低減することが可能となった。

【００２７】（実施例３）本実施例では、素子分離膜の
形成に本発明を適用した場合の一例を図５を用いて説明
する。

【００２８】シリコン基板501、窒化シリコン膜502上に
レジストパターン503を形成した（a）。次に、レジスト
パターン503をマスクにしてドライエッチングを行なっ
た後、シリコン酸化膜を形成し、さらにCMPにより平坦
化を行なうことにより、位置合わせマーク504を形成し
た（b）。さらに加速電圧50kVの電子線にて、位置合わ
せマーク504により位置合わせを行ない、レジストパタ
ーン505を形成した（c）。

【００２９】本実施例ではマーク部とその周囲の材料を
シリコンと酸化シリコンとした。金属汚染が問題になる
可能性がある場合には、本実施例のように、マーク部材
として、軽元素を用いることにより、金属汚染の問題を
無くすことが可能となる。また、マーク部材として検討
したところ、マーク部およびその周辺部に、シリコン、
シリコン酸化膜、炭素、窒化ボロン、ガリウム砒素のい
ずれか2種類の組み合わせにより、十分なマーク信号を
検出することが可能であった。

【００３０】その後、シリコン酸化膜506を形成し
（d）、CMPにより素子分離膜507を形成した（e）。窒化
シリコン膜502を除去後、熱酸化によりシリコン酸化膜5
08を形成し、さらに位置合わせマーク504を再度利用
し、マーク位置を検出することによって所定の領域にレ
ジストパターン509を形成し、それをマスクにしてイオ
ン打ち込みを行ない、ウェル層510を形成した（f）後、
上記レジストパターン509を除去した（g）。

【００３１】以降の工程は、通常の半導体製造工程を用
いることにより、半導体装置を製造することが可能にな
った。

【００３２】本実施例では重金属を工程中に使用してい
ない。そのため、重金属を位置合わせマークとして用い
た場合と比較し、重金属汚染の問題を大幅に低減するこ
とが可能となった。その結果、特に大型計算機用の高速
プロセッサのように高い性能が求められるような製品の
場合には、特に有効であった。

【００３３】（実施例４）本実施例では素子分離膜の形
成工程に、本発明を適用した場合の一例を図６を用いて
説明する。

【００３４】シリコン基板601、窒化シリコン膜602上に
レジストパターン603を形成した（a）。その後、レジス
トパターンをマスクにしてドライエッチングを行い、そ
の後酸化シリコン膜604を形成した（b）。さらに、CMP
を行なうことにより位置合わせマーク605および素子分
離膜606を形成した（c）。本実施例では位置合わせマー
ク605を多数本の細溝により形成した。

【００３５】本実施例のように素子分離膜606と位置合
わせマーク605を同時に作製する場合、素子分離膜606と
位置合わせマーク605の厚さは同じとなる。その結果、
素子分離膜606の厚さが薄い場合、同時に位置合わせマ
ーク605の厚さも薄くなる。従って、例えば位置合わせ
マーク605の厚さが0.3μm以下になった場合、マーク信
号が小さくなり十分な信号を得ることができなかった。

【００３６】また、寸法の大きな溝によるマークの場
合、CMPの際、溝中央部での研磨量が大きくなり、その
結果中央部にへこみが生じることがあった。そのため、
完全に平坦化され、へこみがない場合には十分なマーク
信号が取れる膜厚があったとしても、へこみが生じるこ
とによって十分なマーク信号がとれなくなることがあっ
た。その場合、本実施例のように多数本の溝による位置
合わせマーク605とすることによって、マーク全体とし
て検出信号を大きくすることができ、また素子分離膜と
同等程度の細い溝にすることによってマーク部のへこみ
を減少することが可能となった。

【００３７】次に、熱酸化により、酸化シリコン膜607
を形成後、レジスト膜を塗布し、さらに位置合わせマー
ク605を加速電圧50kVの電子線で検出することにより、
所定の位置に電子線描画を行ない、レジストパターン60
8を形成した。さらに、イオン打ち込みによりウェル層6
09を形成し（d）た後、上記レジストパターン608を除去
した（e）。

【００３８】以降の工程は通常の半導体装置の製造方法
を用いることにより、半導体装置を製造することが可能
となった。

【００３９】（実施例５）本実施例ではDRAMの多層配線
工程に本発明を適用した場合の一例を図７を用いて説明
する。

【００４０】図７（a）にDRAMの配線工程以前の断面図
を示している。ここで、図の701はシリコン基板、702は
nウェル、703はpウェル、704はp⁺拡散層、705はn⁺拡散
層、706はp^-拡散層、707はn^-拡散層、708は素子分離、7
09はシリコン酸化膜、710は多結晶シリコン膜、711は多
結晶シリコン膜、712はシリコン酸化膜である。

【００４１】次にシリコン酸化膜712を形成後、CVD法に
より金属膜713としてタングステンを形成した（b）。次
にドライエッチングを行なうことによってシリコン酸化
膜のエッジ部分に位置合わせマーク714を形成した
（c）。ここで、位置合わせマーク用の溝に全てタング
ステンを埋め込むようにした場合にはタングステンの厚
さを厚くする必要があった。しかし、ストレスにより基
板が割れる可能性があるため、タングステンの膜厚をあ
まり厚くすることはできなかった。そこで、本実施例の
ように、シリコン酸化膜の段差部分を利用することによ
り、段差を低減することが可能になった。

【００４２】次にシリコン酸化膜715を形成し、レジス
ト塗布後、加速電圧50kVの電子線描画装置を用いて、位
置合わせマーク714を電子線で検出し、所定の位置に電
子線描画することによって、レジストパターン716を形
成した（d）。さらにドライエッチングを行なった後、C
VD法により金属膜をつけた後CMPを行なうことによっ
て、配線層717を形成した（e）。その後も同様に繰り返
し、位置合わせマーク714を検出することによって、多
層配線を高い合わせ精度で形成することが可能となった
（f）。

【００４３】（実施例６）次にCMOS ICの配線層の形成
に本発明を適用した場合の一例を、基板上面からみた図
８を用いて説明する。

【００４４】ゲート802、素子分離803、コンタクト80
4、埋め込み型位置合わせマーク805を形成した。位置合
わせマーク805はコンタクト804を形成する時に同時に作
製した。ここで、基板表面はCMP工程により平坦化が行
われている。次に窒化チタン（TiN）、アルミニウム（A
l）、タングステン（W）の積層メタルからなる多層金属
膜806を形成し、さらにレジスト膜801を形成した
（a）。

【００４５】次に位置合わせマーク805の検出を行い、
その検出された位置合わせマーク位置により、2層間の
位置を調整した後に、所定の形状に従い電子線描画する
ことによって、レジストパターン807を形成した（b）。
ここで、形成したレジストパターン807はコンタクト804
のパターンにあわせて、描画を行なうが、位置合わせず
れが多少生じてもよいように、合わせ誤差をあらかじめ
設定し形成した。

【００４６】次に、レジストパターン807をマスクにし
てドライエッチングを行ない、その結果配線パターン80
8を形成した（c）。

【００４７】従来法では平坦化工程を行なうことによっ
てマーク信号の減衰が生じ高精度な位置合わせが困難で
あったが、本実施例の方法により、高精度な検出がで
き、その結果、合わせ誤差裕度を小さくすることにより
チップを小さくすることが可能になった。

【００４８】

【発明の効果】本発明によれば、表面段差がないか、極
めて小さい場合でも、位置合わせマークの検出信号が十
分に得られ、半導体集積回路装置の製造におけるリソグ
ラフィー工程等で、微細パターン間の高い位置合わせ精
度を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を用いたパターン形成工
程を示す断面図。

【図２】従来の方法を示す説明図。

【図３】従来の方法による問題点を示す説明図。

【図４】本発明の第２の実施例を用いたパターン形成工
程を示す断面図。

【図５】本発明の第３の実施例を用いたパターン形成工
程を示す断面図。

【図６】本発明の第４の実施例を用いたパターン形成工
程を示す断面図。

【図７】本発明の第５の実施例を用いたパターン形成工
程を示す断面図。

【図８】本発明の第６の実施例を用いたパターン形成工
程を示す平面図。

【符号の説明】

101…シリコン基板、102…窒化シリコン膜、103…レジ
ストパターン、104…タングステン膜、105…位置合わせ
マーク、106…保護膜、107…レジストパターン、108…
溝、109…酸化シリコン膜、110…素子分離、111…酸化
シリコン膜、112…レジストパターン、113…ウェル層、
201…位置合わせマーク、202…走査方向、203…走査方
向、204…シリコン基板、205…溝、206…電子線、207…
反射電子または2次電子、208…検出器、209…検出信
号、210…スライスレベル、211…検出点A、212…検出点
B、213…検出点C、214…検出点D、215…中心点A、216…
中心点B、217…マーク中心点、218…チップ、219，22
0，221，222…位置合わせマーク、301，303…位置合わ
せマーク、302，304…マーク信号、401…シリコン基
板、402…nウェル、403…pウェル、404…p⁺拡散層、405
…n⁺拡散層、406…p^-拡散層、407…n^-拡散層、408…素
子分離、409…シリコン酸化膜、410…多結晶シリコン
膜、411…多結晶シリコン膜、412…シリコン酸化膜、41
3…レジストパターン、414…バリア層、415…金属膜、4
16…位置合わせマーク 417…バリア層、418…レジスト
パターン、419…配線層、420…シリコン酸化膜、501…
シリコン基板、502…窒化シリコン膜、503…レジストパ
ターン、504…位置合わせマーク、505…レジストパター
ン、506…シリコン酸化膜、507…素子分離膜、508…シ
リコン酸化膜、509…レジストパターン、510…ウェル
層、601…シリコン基板、602…窒化シリコン膜、603…
レジストパターン、604…酸化シリコン膜、605…位置合
わせマーク、606…素子分離膜、607…酸化シリコン膜、
608…レジストパターン、609…ウェル層、701…シリコ
ン基板、702…nウェル、703…pウェル、704…p⁺拡散
層、705…n⁺拡散層、706…p^-拡散層、707…n^-拡散層、7
08…素子分離、709…シリコン酸化膜、710…多結晶シリ
コン膜、711…多結晶シリコン膜、712…シリコン酸化
膜、713…金属膜、714…位置合わせマーク、715…シリ
コン酸化膜、716…レジストパターン、717…配線層、80
1…レジストパターン、802…ゲート、803…素子分離、8
04…コンタクト、805…位置合わせマーク、806…多層金
属膜、807…レジストパターン、808…配線層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉村俊之東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者寺澤恒男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5F046 AA20 DD03 EA18 FA08 5F056 AA22 AA31 BD04 BD06 CB02 FA06

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に形成された位置合わせマ
ーク上を電子線で走査し、前記位置合わせマークからの
反射電子信号、あるいは二次電子信号を検出し、前記工
程により検出された信号により位置合わせマークの位置
を求め、マーク位置に基づいて電子線により、新たに所
定パターンを設ける電子線描画によるパターン形成方法
において、電子線の加速電圧を45kV以上とし、前記位置
合わせマークに原子番号がチタン（Ti）以上の原子、あ
るいはシリコン（Si）、シリコン酸化膜（SiO₂）、炭素
（C）、窒化ボロン（BN）、ガリウム砒素（GaAs）のう
ち2種類を使用し、かつ最上層の段差を0.3μm以下にす
ることを特徴とするパターン形成方法。
【請求項２】請求項１記載のパターン形成方法におい
て、前記位置合わせマークに用いる原子番号がチタン以
上の原子として、銅（Cu）、タングステン（W）、白金
（Pt）の少なくとも一つを含むことを特徴とするパター
ン形成方法。
【請求項３】請求項１または２記載のパターン形成方法
において、前記位置合わせマーク部と非マーク部の厚さ
を変化させることにより、位置合わせマークの検出信号
を検出することを特徴とするパターン形成方法。
【請求項４】請求項１から３のいずれか記載のパターン
形成方法において、前記位置合わせマークの上部、ある
いはマークの周囲を、異なる物質で覆うことを特徴とす
るパターン形成方法。
【請求項５】請求項１から４のいずれか記載のパターン
形成方法において、前記位置合わせマークが0.3μm以下
の細い線からなることを特徴とするパターン形成方法。
【請求項６】請求項１から５のいずれか記載のパターン
形成方法において、前記位置合わせマークを2層以上に
わたり、同一のマークを用いてマーク検出を行うことを
特徴とするパターン形成方法。
【請求項７】請求項１から６のいずれか記載のパターン
形成方法を用いて形成した半導体装置。