JP2001044105A

JP2001044105A - 半導体装置の製造方法

Info

Publication number: JP2001044105A
Application number: JP11214072A
Authority: JP
Inventors: Satoko Sasahara; 郷子笹原; Kenji Hiruma; 健司晝間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-07-28
Filing date: 1999-07-28
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】銅系材料を用いた埋込配線を有する半導体装
置の製造方法において、半導体ウエハ上に形成されたマ
ークの検出精度を向上させる。【解決手段】マーク領域の各第１領域１Ｍｘ１内に、
複数の微細なパターン１ｍａをドット状に規則的に並べ
て配置し、マーク検出光に対する反射率を操作した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、露光処理時に用いるフォトマスク
（レチクルを含む；以下、単にマスクともいう）と半導
体ウエハとの位置合わせ技術に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体装置の製造工程における縮小投影
露光工程においては、例えばマスクと半導体ウエハとの
平面的な位置合わせが行われている。この位置合わせ方
式には、例えば半導体ウエハ上に形成された位置合わせ
マークを露光装置のアライメントセンサで検出する方
式、半導体ウエハ上に形成された位置合わせマークをカ
メラによって画像として取り込み、その信号データから
マークの中心を検出する方式等がある。

【０００３】半導体ウエハ上の位置合わせマークは、凸
または凹の段差を設けるものが一般的である。位置合わ
せは、露光処理に先立ち、位置合わせマーク領域に対し
て、例えばレーザビームを用いて走査し、マーク部また
はその両側の段差部からの反射光、散乱光を検出する。
この光検出信号により、ウエハステージの位置がレーザ
干渉計により計測され、マーク位置座標を測定すること
ができる。このレーザビームは、一般的にマーク検出時
にレジスト膜を感光させることがないように、露光光よ
り長波長のビームが用いられる。

【０００４】縮小投影露光装置では、例えばマスクのマ
ークとウエハステージ上でのウエハマーク位置座標を基
に、半導体ウエハ上の回路パターンとマスクパターンと
を位置合わせを行う。その後、マスク上の回路パターン
を半導体ウエハ上に転写する。半導体ウエハ上に回路パ
ターンが配列されており、半導体ウエハ上の複数の位置
合わせマーク位置の計測から、回路パターンの配列精度
を求め、その座標に従って、露光装置のステージ精度で
露光することも行われている。続いて、現像処理してレ
ジストパターンを形成する。その後レジストパターンを
エッチングマスクとして、半導体ウエハ上の絶縁膜また
は金属膜のエッチング加工を施し、半導体ウエハ上に配
線パターン等を形成する。

【０００５】このようなマークに関する技術について
は、例えば特開平５−６７６１１号公報、特開平６−１
１２３０１号公報または特開平６−１２４９４８号公報
等に記載がある。上記特開平５−６７６１１号公報に
は、マーク領域の補助金属を部分的に露光し、エッチン
グ除去することで、平坦化されないマークを形成する技
術が開示されている。また、特開平６−１１２３０１号
公報には、マーク領域にレーザ光を照射して、配線層を
平坦化する工程を経ても合わせマークが配線層の金属に
より埋め込まれないようにした技術が開示されている。
さらに、特開平６−１２４９４８号公報には、合わせマ
ーク以外の凹部に金属材料を埋め込み、その後、研磨処
理を施す配線形成技術が開示されている。

【０００６】

【発明が解決しようとする課題】ところが、上記マーク
を検出する技術においては、以下の課題があることを本
発明者は見出した。

【０００７】すなわち、マークの材料や構造等によって
は所望の反射率強度が得られないため、アライメント信
号のプロファイルのコントラストが充分に得られず、マ
ーク検出精度が劣化してしまう問題である。この問題
は、例えば層間絶縁膜に形成された窪み内に配線材料を
埋め込むことで埋込配線を形成する、いわゆるダマシン
法と称する配線形成プロセスを用いた場合に特に顕著と
なる。これは、例えば次の理由が考えられる。

【０００８】第１に、ダマシン法においては、配線材料
として銅を使用しているが、マークも配線と同様に銅に
よって構成すると、銅の反射率が高いために、マークと
バックグラウンドとの反射光強度の間に差が得られず、
マーク検出信号の検出精度が劣化するものである。

【０００９】また、第２に、ダマシン法におけるＣＭＰ
（Chemical Mechanical Polish）処理においては、配線
形成用の導体膜の研磨と同時にマークをも研磨してしま
うため、マークの形状や膜厚がディッシング等により半
導体ウエハの面内において不均一になる結果、半導体ウ
エハ面内におけるマークの検出信号強度にばらつきが生
じ易いためである。

【００１０】また、本発明者は、本発明に基づいてマー
クの形状という観点で公知例を調査した技術として、例
えば特開平１−２２８１３０号公報があるが、この技術
は、アライメント検出光の光量を確保するための構成で
あるのに対し、アライメント検出信号の形成を行う本願
発明とは技術的な思想が異なるものである。

【００１１】本発明の目的は、半導体ウエハ上に形成さ
れたマークの検出精度を向上させることのできる技術を
提供することにある。

【００１２】また、本発明の目的は、銅系材料を用いた
埋込配線を有する半導体装置の製造方法において、半導
体ウエハ上に形成されたマークの検出精度を向上させる
ことのできる技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明は、半導体基板に形成さ
れたマーク領域に照射された検出光によって反射された
反射光の光反射率を、マーク領域の第１領域の構成また
は材料によって操作するものである。

【００１６】また、本発明は、（ａ）半導体基板におい
て、マーク領域を構成する第１領域内に互いに離間する
複数の微細パターンを形成する工程と、（ｂ）前記マー
ク領域に検出光を照射し、反射された反射光を検出する
工程とを有するものである。

【００１７】また、本発明は、半導体基板に形成された
マーク領域に照射された検出光によって反射された反射
光の検出工程によって得られるマーク領域の第１領域の
信号レベルがバックグラウンド領域の信号レベルに対し
て正または負となるように、前記マーク領域の第１領域
内のパターン構成を設定したものである。

【００１８】また、本発明は、（ａ）半導体基板にマー
ク領域を形成する工程と、（ｂ）前記半導体基板に集積
回路パターンを形成する工程と、（ｃ）前記マーク領域
に検出光を照射し、反射された反射光を検出する工程と
を有し、前記マーク領域内の第１領域を、前記集積回路
パターンの構成材料とは反射率の異なる材料で形成する
ものである。

【００１９】また、本発明は、（ａ）半導体基板上の層
間絶縁膜に配線およびマーク領域を形成するための窪み
を形成する工程と、（ｂ）前記窪み内に第１導体膜を埋
め込むことにより埋込配線および埋込マーク領域を形成
する工程と、（ｃ）前記埋込マーク領域に検出光を照射
し、反射された反射光を検出する工程とを有し、前記埋
込マーク領域の第１領域の光反射率を、その第１領域の
構成または材料によって操作するものである。

【００２０】また、本発明は、（ａ）半導体基板上の層
間絶縁膜に配線およびマーク領域を形成するための窪み
を形成する工程と、（ｂ）前記窪み内に第１導体膜を埋
め込むことにより埋込配線および埋込マーク領域を形成
する工程と、（ｃ）前記埋込マーク領域に検出光を照射
し、反射された反射光を検出する工程とを有し、前記
（ｃ）工程によって得られる埋込マーク領域の第１領域
の信号レベルがバックグラウンドに対して正または負と
なるように、前記埋込マーク領域の第１領域のパターン
構成を設定したものである。

【００２１】また、本発明は、前記埋込マーク領域の第
１領域内に互いに離間する複数の微細パターンを配置し
たものである。

【００２２】また、本発明は、前記第１導体膜が同一工
程時に堆積された銅または銅合金からなる導体膜を有す
るものである。

【００２３】さらに、本発明は、半導体基板に形成され
たマーク領域に検出光を照射し、反射された反射光を検
出する工程を有し、前記マーク領域の第１領域のパター
ンを銅または銅合金で構成し、前記マーク領域の第１領
域の光反射率を、その第１領域のパターン構成によって
操作するものである。

【００２４】本願において開示される発明のうち、他の
概要を簡単に説明すれば、次のとおりである。

【００２５】すなわち、本発明は、半導体基板に形成さ
れたマーク領域に検出光を照射し、反射された反射光を
検出する工程に際し、前記マーク領域の第１領域の光反
射率とバックグランド領域の光反射率とが相対的に大き
くなるように、前記マーク領域の第１領域に互いに離間
する複数の微細パターンを半導体基板に転写するフォト
マスク構造とするものである。

【００２６】また、本発明は、半導体基板に形成された
マーク領域に検出光を照射し、反射された反射光を検出
する工程によって得られるマーク領域の第１領域の信号
レベルがバックグラウンド領域の信号レベルに対して正
または負となるように、前記マーク領域の第１領域に互
いに離間する複数の微細パターンを半導体基板に転写す
るフォトマスク構造とするものである。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。

【００２８】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の所定の製造工程中における半
導体ウエハの全体平面図を模式的に示している。半導体
ウエハ１は、例えば単結晶シリコンからなる略平面円形
状の半導体基板を主体として構成されている。半導体ウ
エハ１の主面には、例えば平面四角形状に形成された複
数の半導体チップ１Ｃが規則的に並んで配置されてい
る。各々の半導体チップ１Ｃには、マーク領域１Ｍが配
置されている。このマーク領域１Ｍは、例えば半導体ウ
エハとフォトマスクとの相対的な平面位置を合わせた
り、合わせずれ測定等のようなパターンの校正に用いた
りするものである。

【００２９】図１には、半導体チップ１Ｃの互いに垂直
な二辺の近傍にそれぞれマーク領域１Ｍｘ、１Ｍｙが配
置されている場合が例示されている。マーク領域１Ｍｘ
は、半導体チップ１ＣのＸ軸方向の合わせや校正等に使
用し、マーク領域１Ｍｙは、半導体チップ１ＣのＹ軸方
向の合わせや校正等に使用する。マーク領域１Ｍｘ，１
Ｍｙの大きさは、例えば１８０×８０μｍ程度である。
ただし、マーク１Ｍの配置は、これに限定されるもので
はなく種々変更可能であり、例えば各半導体チップ１Ｃ
の四辺近傍にマーク１Ｍを配置しても良い。これによ
り、上記位置合わせや校正の精度を向上させることが可
能となる。

【００３０】図２（ａ）、（ｂ）は、それぞれ図１のマ
ーク領域１Ｍｘ，１Ｍｙの全体平面図を拡大して模式的
に示している。マーク領域１Ｍｘ，１Ｍｙの各々には、
例えば平面帯状に区画された複数の第１領域１Ｍｘ１，
１Ｍｙ１が、その長辺を互いに平行にさせた状態で、所
定の寸法を隔てて並んで配置されている。第１領域１Ｍ
ｘ、１Ｍｙの長辺の長さは、縮小投影露光装置のマーク
検出手段によって読み取るのに必要な長さに設定されて
おり、例えば６０〜７０μｍ程度である。また、互いに
隣接する第１領域１Ｍｘ１の幅方向中心線間の長さおよ
び互いに隣接する第１領域１Ｍｙ１の幅方向中心線間の
長さは、露光装置のアライメントシステムによって決ま
るが、例えば１０〜２０μｍ程度である。

【００３１】この図２（ａ）の破線で示す領域を拡大し
て示したのが図３である。また、図３の一部を拡大して
示したのが図４である。なお、図２（ｂ）のマーク領域
１Ｍｙの第１領域１Ｍｙ１の構成は、図２（ａ）のマー
ク領域１Ｍｘの第１領域１Ｍｘ１の構成と同じなので、
第１領域１Ｍｘ１の構成を代表として説明する。

【００３２】各第１領域１Ｍｘ１には、複数の微細なパ
ターン１ｍａが図３および図４の上下左右方向に所定の
寸法を隔ててドット状に規則的に並んで配置されてい
る。このパターン１ｍａは、例えば銅等のような導体膜
が埋め込まれてなる。パターン１ｍａの平面寸法は、例
えば後述の埋込配線の幅に合わせて形成されており、例
えば１×１μｍ程度である。また、互いに隣接するパタ
ーン１ｍａの隣接間隔は、例えば１μｍ程度である。こ
こでは、パターン１ｍａの隣接間隔が図３および図４の
上下左右で一定になっているが、これに限定されるもの
ではなく種々変更可能であり、例えばパターン１ｍａの
隣接間隔を変えることによってマーク検出光に対する反
射光の強度を種々変えることができる。なお、図３およ
び図４は、パターン１ｍａの設計上の形状を示している
ので、その平面形状が正方形状となっているが、半導体
ウエハ上に転写された実際のパターン１ｍａは、その角
が取れて平面略円形状になっている。

【００３３】このように、本実施の形態１においては、
マーク領域１Ｍｘ、１Ｍｙ（１Ｍ）の第１領域１Ｍｘ
１，１Ｍｙ１内に複数の微細なパターン１ｍａを配置す
ることにより、マーク検出光の反射率を操作することが
できる。すなわち、マークの構成材料としてマーク検出
光に対する反射率の高い材料を使用せざるを得ない場合
（例えば配線材料の銅を製造上の容易性からマーク材料
として使用する場合）であっても、マーク検出光の反射
光の強度を、第１領域１Ｍｘ１（１Ｍｙ１）内全面を覆
うようにパターンが形成されている場合に比べて低減す
ることができる。このため、マーク検出時におけるマー
ク信号とバックグラウンドとのコントラストを大きくと
ることができるので、マーク検出精度を向上させること
が可能となる。したがって、フォトマスクと半導体ウエ
ハとの位置合わせ精度や校正の精度を向上させることが
できるので、半導体装置の信頼性、性能および歩留まり
を向上させることが可能となる。また、半導体装置の構
成部の微細化、高集積化を推進させることが可能とな
る。

【００３４】図５は、上記マーク領域の検出信号波形を
模式的に示した図である。横軸は位置を示し、縦軸は光
強度（信号レベル）を示している。検出方法としては、
例えば白色光（波長５３０〜８００ｎｍ程度）を用いた
明視野検出方法を採用した。信号波形の負の位置がマー
ク領域１Ｍ（１Ｍｘ，１Ｍｙ）の第１領域１Ｍｘ１，１
Ｍｙ１に対応している。このように本実施の形態１にお
いては、マーク信号をバックグラウンドに対して常に負
とすることができる。したがって、マーク領域１Ｍの検
出精度を向上させることができる。

【００３５】また、図６は、マーク信号の良否を示した
ものである。図６（ａ）〜（ｃ）は、本実施の形態１の
マークを用いた場合に検出されるマーク信号の一例であ
る。マーク信号波形の形状は、矩形状（ａ）、逆三角形
状（ｂ）および矩形波形の底部に小さなノイズが入るも
の（ｃ）等あるが、いずれの場合もマーク信号を良好に
検出することができる。図６（ｄ）〜（ｆ）は、本発明
者が本発明をするのに検討した技術であって、マーク領
域の第１領域の全領域に導体膜のパターンが埋め込まれ
ている技術を用いた場合に検出されるマーク信号の一例
である。この場合は、マーク信号の検出が困難となる。

【００３６】次に、本実施の形態１の半導体集積回路装
置の製造工程において用いる露光装置の一例を図７によ
って説明する。

【００３７】露光装置２は、例えば縮小率が１／５、コ
ヒーレンシが0.３および投影光学レンズの開口特性が0.
５の縮小投影露光装置である。この露光装置２の光学系
は、露光光源２ａと、試料ステージ２ｂとを結ぶ露光上
に配置されており、ミラー２ｃ1 ，２ｃ2 、シャッタ２
ｄ、フライアイレンズ２ｅ、コンデンサレンズ２ｆおよ
び縮小投影光学レンズ系２ｇを有している。

【００３８】フォトマスクＭは、露光装置２のコンデン
サレンズ２ｆと、縮小投影光学レンズ系２ｇとの間に、
アライメント光学系２ｈによって半導体ウエハ１との位
置合わせが行われた状態で載置されている。なお、半導
体ウエハ１の上面には感光性のフォトレジスト膜がスピ
ン塗布法等によって塗布されている。

【００３９】露光光源２ａは、例えばｉ線（波長３６５
ｎｍ）等のような光Ｌｐを放射する高圧水銀ランプであ
る。露光光源２ａから放射された光Ｌｐは、ミラー２ｃ
1 、２ｃ2 、コンデンサレンズ２ｆ、フォトマスクＭお
よび縮小投影光学レンズ２ｇを介して試料ステージ２ｂ
上の半導体ウエハ１の主面に照射されるようになってい
る。すなわち、このフォトマスクＭを透過した光によっ
て形成されるパターンは、縮小投影光学レンズ２ｇを通
じて縮小され、半導体ウエハ１上のフォトレジスト膜に
結像され転写されるようになっている。露光は、通常、
半導体ウエハに形成した集積回路チップ単位で行う。半
導体ウエハ１のマーク検出と露光とを複数回繰り返す方
式を採る場合もある。なお、この露光の際に、上記マー
ク領域１Ｍのパターンも半導体ウエハに転写される。す
なわち、マスクには上記マーク領域１Ｍを転写するため
のパターンが形成されている。

【００４０】この露光方式としては、例えばステップ＆
スキャン露光方式を採用しても良い。ステップ＆スキャ
ン露光方式は、縮小投影露光の一種であるが、同一の縮
小投影レンズを用いて有効となる露光領域を得ることを
目的としている。この場合、フォトマスクＭと半導体ウ
エハ１とをそれぞれレーザ干渉により高い精度で位置座
標の測定を行いながら同期させて共に動かしつつ、フォ
トマスクＭの主面に、例えばエキシマレーザ光等を照射
することにより、フォトマスクＭ上の露光領域を走査す
る。これに対応して、半導体ウエハ１上のフォトレジス
ト膜面にフォトマスクＭ上のパターンが縮小投影され
る。この方法を採用する場合は、露光スループットが低
下するので、その対策として、縮小率を×５から×４に
する方式が採用されれている。光源としては、例えばＫ
ｒＦエキシマレーザ（波長２４８ｎｍ）が採用されてい
る。

【００４１】露光に先立つ半導体ウエハ１とフォトマス
クＭとの位置合わせは、アライメント光学系とウエハス
テージのレーザ干渉計とが用いられて行われている。す
なわち、半導体ウエハ１の上記マーク領域１Ｍの位置が
ウエハステージの位置座標に換算され、この換算結果に
基づいてウエハステージが移動されて半導体ウエハ１と
フォトマスクＭとの位置合わせが行われている。図７に
おいては、説明の都合上、フォトマスクＭ上の位置合わ
せマークと半導体ウエハ１上のマーク領域とが一対一対
応となっている。ただし、一般的には、フォトマスクＭ
を縮小投影露光装置にアライメントし、同装置のウエハ
ステージ座標を測定するレーザ干渉計を基準に半導体ウ
エハ１を位置合わせするので、一対一対応でなくても良
い。半導体ウエハ１上のマーク領域を数点測定し、場合
によっては統計処理して、ウエハステージ座標のレーザ
干渉計を基準として、ウエハステージを移動させて順次
露光処理が行われる。半導体ウエハ１上にポジ形のフォ
トレジスト膜を塗布した場合は、光が当たった領域が除
去され、光が当たらなかった領域がパターンとして残
る。したがって、フォトマスクＭ上の透過領域がポジ形
のフォトレジスト膜においては溝として形成される。こ
のフォトレジストパターンをエッチングマスクとして用
い、半導体ウエハを加工する。

【００４２】次に、本発明の技術思想を、例えばＣＭＯ
Ｓ（Complementary MOS ）回路を有する半導体装置の製
造方法に適用した場合を図８〜図２０によって説明す
る。なお、図８〜図２０において、（ａ）は素子形成領
域を示し、（ｂ）は上記マーク領域１Ｍ（１Ｍｘ，１Ｍ
ｙ）を示している。

【００４３】図８に示すように、上記半導体ウエハ１を
構成する半導体基板１ｓは、例えばｐ^-型のシリコン単
結晶からなる。半導体基板１ｓの主面から所定の深さに
渡っては、ｎウエル３ｎおよびｐウエル３ｐが形成され
ている。ｎウエル３ｎには、例えばリンまたはヒ素が含
有されている。また、ｐウエル３ｐには、例えばホウ素
が含有されている。また、半導体基板１ｓの主面側に
は、例えば溝型の分離部４（トレンチアイソレーショ
ン）が形成されている。この分離部４は、半導体基板１
ｓの主面から半導体基板１ｓの厚さ方向に掘られた溝内
に、例えば酸化シリコン膜からなる分離用の絶縁膜が埋
め込まれて形成されている。

【００４４】この分離部４に囲まれた活性領域には、ｐ
ＭＩＳＱｐおよびｎＭＩＳＱｎが形成されている。ｐＭ
ＩＳＱｐおよびｎＭＩＳＱｎのゲート絶縁膜５は、例え
ば酸化シリコン膜からなる。このゲート絶縁膜５に対し
て窒化処理を施すことにより、ゲート絶縁膜５と半導体
基板１ｓとの界面に窒素を偏析させても良い。これによ
り、ｐＭＩＳＱｐおよびｎＭＩＳＱｎにおけるホットキ
ャリア効果を抑制できるので、微細な寸法のまま素子特
性を向上させることができる。また、ｐＭＩＳＱｐおよ
びｎＭＩＳＱｎのゲート電極６は、例えば低抵抗ポリシ
リコン上に、例えばコバルトシリサイドまたはタングス
テンシリサイド等のようなシリサイド膜を設けた、いわ
ゆるポリサイド構造となっている。ただし、ゲート電極
６は、例えば低抵抗ポリシリコンの単体膜で形成しても
良いし、例えば低抵抗ポリシリコン膜上に窒化チタンや
窒化タングステン等のようなバリア層を介してタングス
テン等のような金属膜を設けた、いわゆるポリメタル構
造としても良い。ゲート長は、例えば０．１４μｍ程度
である。このゲート電極６の側面には、例えば酸化シリ
コン膜または窒化シリコン膜からなるサイドウォール７
が形成されている。また、ｐＭＩＳＱｐのソース、ドレ
イン領域を構成する半導体領域８ａには、例えばホウ素
が含有されている。この半導体領域８ａの上面には、例
えばコバルトシリサイドまたはタングステンシリサイド
等のようなシリサイド層８ｂが形成されている。また、
ｎＭＩＳＱｎのソース、ドレイン領域を構成する半導体
領域９ａには、例えばリンまたはヒ素が含有されてい
る。この半導体領域９ａの上面には、例えばコバルトシ
リサイドまたはタングステンシリサイド等のようなシリ
サイド層９ｂが形成されている。なお、ゲート電極６の
シリサイド層および半導体領域８ａ，９ａ上のシリサイ
ド層８ｂ、９ｂは、同工程時に形成されている。

【００４５】この半導体基板１ｓの主面上（分離部４の
上面上を含む）には、層間絶縁膜１０ａが堆積されてい
る。これにより、ｐＭＩＳＱｐおよびｎＭＩＳＱｎは覆
われている。この層間絶縁膜１０ａは、例えば酸化シリ
コン膜または有機ＳＯＧ（Spin On Glass ）膜からな
り、その上面はＣＭＰ（Chemical Mechanical Polish）
法等によって平坦化されている。層間絶縁膜１０ａの上
面には、第１層配線１１Ｌ１が形成されている。第１層
配線１１Ｌ１は、例えばタングステンからなり、層間絶
縁膜１０ａに穿孔された平面略円形状のコンタクトホー
ル１２内のプラグ１３を通じて上記ｐＭＩＳＱｐまたは
ｎＭＩＳＱｎの半導体領域８ａ、９ａと電気的に接続さ
れている。プラグ１３は、コンタクトホール１２の側面
および底面に被着されたチタン、窒化チタンまたはこれ
らの積層膜等からなる相対的に薄い第１の導体膜と、そ
の第１の導体膜が被着されたコンタクトホール１２の内
部に埋め込まれたタングステン等からなる第２の導体膜
とを有している。第１の導体膜は、プラグ１３と層間絶
縁膜１０ａとの密着性を向上させる機能を有している。
このプラグ１３の第１の導体膜は上記シリサイド層８
ｂ、９ｂと直接接している。

【００４６】素子形成領域における層間絶縁膜１０ａ上
には、例えば酸化シリコン膜や有機ＳＯＧ膜からなる層
間絶縁膜１０ｂが堆積されており、これによって第１層
配線１１Ｌ１が覆われている。層間絶縁膜１０ｂの一部
には、例えば平面略円形状に形成されたスルーホール１
４ａが穿孔されており、その底面から第１層配線１１Ｌ
１の一部が露出されている。また、マーク領域における
層間絶縁膜１０ｂには、例えば平面円形状のマーク形成
用の孔１ｍｈ１が複数個所定の寸法を隔てて形成されて
いる。このマーク形成用の孔１ｍｈ１は、上記微細なパ
ターン１ｍａ（図３等参照）を形成する孔である。この
マーク形成用の孔１ｍｈ１は、スルーホール１４ａの形
成工程時に穿孔されている。この孔１ｍｈ１の直径は、
スルーホール１４ａの直径とほぼ同程度になっている。

【００４７】このような半導体基板１ｓにおいて、図９
に示すように、例えば窒化チタン（ＴｉＮ）、タンタル
（Ｔａ）または窒化タンタル（ＴａＮ）等からなる導体
膜（第１導体膜）１５ａ、例えば銅からなる導体膜（第
１導体膜）１６ａを、層間絶縁膜１０ｂ上、スルーホー
ル１４ａ内および孔１ｍｈ１内に下層から順に堆積す
る。この導体膜１５ａは、例えばスパッタリング法によ
って形成されており、例えば銅原子の拡散を抑制する機
能および層間絶縁膜と配線材料との密着性を向上させる
機能を有している。また、導体膜１６ａの堆積方法とし
ては、例えばメッキ法、ＣＶＤ法またはスパッタリング
法等がある。電解メッキ法を用いる場合には、導体膜１
５ａ上に予め、例えば銅からなる薄いシード（Seed）導
体膜をスパッタリング法によって堆積しておく。続い
て、その導体膜１５ａ，１６ａがスルーホール１４ａ内
および孔１ｍｈ１内に残るように、導体膜１５ａ、１６
ａの不要な部分をＣＭＰ法等によって研磨して除去する
ことにより、図１０に示すように、スルーホール１４ａ
内にプラグ１７ａを形成し、かつ、孔１ｍｈ１内にマー
ク用の微細なパターン１ｍａ１（１ｍａ）を形成する。
このように微細なパターン１ｍａ１は、その上面が層間
絶縁膜１０ｂの上面とほぼ同じになる程度になって孔１
ｍｈ１内に埋め込まれて形成されている。その後、図１
１に示すように、層間絶縁膜１０ｂ、プラグ１７ａおよ
び微細なパターン１ｍａの上面上に、例えば窒化シリコ
ン膜等からなる絶縁膜１８ａをＣＶＤ法等によって堆積
した後、その上に、例えば酸化シリコン膜または有機Ｓ
ＯＧ膜からなる層間絶縁膜１０ｃを堆積する。

【００４８】次いで、図１２に示すように、層間絶縁膜
１０ｃ上に、フォトレジスト膜１９ａを形成する。この
フォトレジスト膜１９ａは、配線形成領域が露出され、
かつ、それ以外の領域が覆われるようにパターニングさ
れている。このフォトレジスト膜１９ａのパターニング
工程に先立って、上記した露光装置２によってこの段階
のマーク領域１Ｍ（パターン１ｍａ１）を検出すること
で、半導体ウエハ１とフォトマスクとの平面的な位置合
わせが行われる。本実施の形態１においては、マーク検
出精度を向上させることができるので、その位置合わせ
精度を向上させることができる。このため、プラグ１７
ａと配線（後述の第１層目の埋込配線）との合わせ精度
を向上させることができる。したがって、上下層間の接
続上の信頼性を向上させることができる。また、プラグ
１７ａと配線との合わせ余裕を小さくできる。したがっ
て配線に関する寸法を縮小させることができる。

【００４９】続いて、このフォトレジスト膜１９ａをエ
ッチングマスクとし、かつ、絶縁膜１８ａをエッチング
ストッパとして、そこから層間絶縁膜１０ｃをプラズマ
ドライエッチング処理によって選択的に除去することに
より、溝２０ａおよび孔１ｍｈ２を形成する。ここでは
酸化シリコン膜の方が窒化シリコン膜よりもエッチング
除去され易い条件でエッチング処理を行う。これによ
り、酸化シリコン膜１０ｃを選択的に除去できる。ま
た、溝２０ａおよび孔１ｍｈ２の底面には絶縁膜１８ａ
が残されている。その後、フォトレジスト膜１９ａをア
ッシング処理によって除去した後、溝２０ａおよび孔１
ｍｈ２の底面から露出する絶縁膜１８ａをプラズマドラ
イエッチング処理によって選択的に除去する。これによ
り、溝２０ａの底面からプラグ１７ａの上面が露出され
る。

【００５０】次いで、図１３に示すように、導体膜（第
１導体膜）１５ｂおよび導体膜（第１導体膜）１６ｂ
を、層間絶縁膜１０ｃ上、溝２０ａ内および孔１ｍｈ２
内に下層から順に堆積する。この導体膜１５ｂは、例え
ば上記導体膜１５ａと同じ材料および方法によって堆積
され、同じ機能を有している。また、導体膜１６ｂは、
例えば上記導体膜１６ａと同じ材料および方法によって
堆積され、同じ機能を有している。続いて、その導体膜
１５ｂ，１６ｂが溝２０ａ内および孔１ｍｈ２内に残る
ように、導体膜１５ｂ、１６ｂの不要な部分をＣＭＰ法
等によって研磨して除去することにより、図１４に示す
ように、溝２０ａ内に第２層配線１１Ｌ２を形成し、か
つ、孔１ｍｈ２内にマーク用の微細なパターン１ｍａ２
（１ｍａ）を形成する。この微細なパターン１ｍａ２
は、その上面が層間絶縁膜１０ｃの上面とほぼ同じにな
る程度になって孔１ｍｈ２内に埋め込まれて形成されて
いる。その後、層間絶縁膜１０ｃ、第２層配線１１Ｌ２
および微細なパターン１ｍａ２の上面上に、例えば窒化
シリコン膜等からなる絶縁膜１８ｂをＣＶＤ法等によっ
て堆積した後、その上に、例えば酸化シリコン膜または
有機ＳＯＧ膜からなる層間絶縁膜１０ｄを堆積し、さら
にその上に、例えば窒化シリコン膜等からなる絶縁膜１
８ｃをＣＶＤ法等によって堆積する。

【００５１】次いで、絶縁膜１８ｃ上に、スルーホール
形成領域が露出され、それ以外の領域が覆われるような
フォトレジスト膜１９ｂを形成する。この際は、上記し
た露光装置２によってこの段階のマーク領域１Ｍ（パタ
ーン１ｍａ２）を検出することで、半導体ウエハ１とフ
ォトマスクとの平面的な位置合わせが行われる。この場
合においてもマーク検出精度を向上させることができた
ので、その位置合わせ精度を向上させることができた。
このため、微細なスルーホールと第２層目の埋込配線
（１１Ｌ２）との合わせ精度を向上させることができ
る。このため、スルーホールと埋込配線との接続上の信
頼性を向上させることができる。また、スルーホールと
埋込配線との合わせ余裕を小さくできるので、配線に関
する寸法の縮小が可能である。

【００５２】続いて、フォトレジスト膜１９ｂをエッチ
ングマスクとして、図１５に示すように、絶縁膜１８ｃ
にスルーホール１４ｂ、１４ｃを穿孔する。続いて、半
導体基板１ｓの主面上に、例えば酸化シリコン膜または
有機ＳＯＧ膜からなる層間絶縁膜１０ｅをＣＶＤ法等に
よって堆積し、絶縁膜１８ｃを覆った後、その上に、フ
ォトレジスト膜１９ｃを形成する。フォトレジスト膜１
９ｃは、配線、スルーホールおよびマーク領域の一部が
露出され、それ以外が覆われるようにパターニングされ
ている。このフォトレジスト膜１９ｃのパターニング工
程においても、上記した露光装置２によってこの段階の
マーク領域１Ｍ（パターン１ｍａ２）を検出すること
で、半導体ウエハ１とフォトマスクとの平面的な位置合
わせが行われる。この場合もマーク検出精度を向上させ
ることができるので、その位置合わせ精度を向上させる
ことができる。

【００５３】その後、このフォトレジスト膜１９ｃをエ
ッチングマスクとし、かつ、絶縁膜１８ｃをエッチング
ストッパとして、そこから露出する層間絶縁膜１０ｅを
エッチング処理によって選択的に除去することにより、
図１６に示すように、素子形成領域の層間絶縁膜１０ｅ
に溝２０ｂおよびスルーホール１４ｄを形成し、かつ、
マーク領域の層間絶縁膜１０ｅに孔１ｍｈ３を形成す
る。さらに、続けて同様のエッチング処理を施すことに
より、溝２０ｂの底部のスルーホール１４ｂ、１４ｃ、
１４ｄから露出する層間絶縁膜１０ｄを選択的にエッチ
ング除去する。これにより、図１７に示すように、層間
絶縁膜１０ｄにスルーホール１４ｅ、１４ｆを形成す
る。このスルーホール１４ｅは、溝２０ｂの底部からス
ルーホール１４ｂを通じて下層に延びている。また、ス
ルーホール１４ｆは、スルーホール１４ｄの底部からス
ルーホール１４ｃを通じて下層に延びている。このエッ
チング処理では、酸化シリコン膜の方が窒化シリコン膜
よりもエッチング除去され易い条件で行う。したがっ
て、マーク領域の孔１ｍｈ３の底部には絶縁膜１８ｃが
残されているのでエッチングはあまり進行しない。ま
た、この段階において溝２０ｂおよびスルーホール１４
ｅ、１４ｆの底部にはそれぞれ絶縁膜１８ｃ、１８ｂが
残されている。

【００５４】次いで、フォトレジスト膜１９ｃをアッシ
ング処理によって除去した後、溝２０ｂおよびスルーホ
ール１４ｅ、１４ｆの底面から露出する絶縁膜１８ｂ、
１８ｃをプラズマドライエッチング処理によって図１８
に示すように除去する。このエッチング処理では、窒化
シリコン膜を選択的にエッチング除去する。これによ
り、溝２０ｂの底面から層間絶縁膜１０ｄの上面が露出
され、スルーホール１４ｅ、１４ｆの底面から第２層配
線１１Ｌ２の上面が露出される。

【００５５】次いで、図１９に示すように、導体膜（第
１導体膜）１５ｃおよび導体膜（第１導体膜）１６ｃ
を、層間絶縁膜１０ｅ上、溝２０ｂ内、スルーホール１
４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ内および孔１ｍ
ｈ３内に下層から順に堆積する。この導体膜１５ｃは、
例えば上記導体膜１５ａと同じ材料および方法によって
形成され、同じ機能を有している。また、導体膜１６ｃ
は、例えば上記導体膜１６ａと同じ材料および方法によ
って同じように形成され、同じ機能を有している。続い
て、その導体膜１５ｃ，１６ｃが溝２０ｂ内、スルーホ
ール１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ内および
孔１ｍｈ３内に残るように、導体膜１５ｃ、１６ｃの不
要な部分をＣＭＰ法等によって研磨して除去することに
より、図２０に示すように、溝２０ｂ内に第３層配線１
１Ｌ３を形成し、スルーホール１４ｃ、１４ｄ、１４ｆ
内にプラグ１７ｂを形成し、かつ、孔１ｍｈ３内にマー
ク用の微細なパターン１ｍａ３（１ｍａ）を形成する。
この微細なパターン１ｍａ３は、その上面が層間絶縁膜
１０ｅの上面とほぼ同じになる程度になって孔１ｍｈ３
内に埋め込まれて形成されている。その後、層間絶縁膜
１０ｅ、第３層配線１１Ｌ３および微細なパターン１ｍ
ａ３の上面上に、例えば窒化シリコン膜等からなる絶縁
膜１８ｄをＣＶＤ法等によって堆積する。これ以降は、
上記配線形成工程を繰り返すことにより、多層配線構造
のＣＭＩＳ回路を有する半導体装置を製造する。

【００５６】（実施の形態２）本実施の形態２において
は、図２１に示すように、マーク領域１Ｍの第１領域１
Ｍｘ１（１Ｍｙ１）内に、例えば平面帯状の微細なパタ
ーン１ｍｂが、その長辺を平行にした状態で複数本並ん
で配置されている。このパターン１ｍｂの長辺の長さ
は、上記第１領域１Ｍｘ１（１Ｍｙ１）の長辺の長さに
等しい。また、パターン１ｍｂの幅は、例えば１μｍ程
度、互いに隣接するパターン１ｍｂ間の寸法も、例えば
１μｍ程度である。それ以外は、前記実施の形態１にお
いて説明したパターン１ｍａ，１ｍａ１〜１ｍａ３（図
３等参照）と同じである。

【００５７】このような本実施の形態２のおいても、前
記実施の形態１と同様の効果を得ることができる。ま
た、本実施の形態２においては、パターン１ｍｂを埋め
込む溝の平面積を前記実施の形態１の場合よりも大きく
することができるので、パターン１ｍｂの半導体基板に
対する接着強度を向上させることができる。したがっ
て、例えばＣＭＰ処理等によりパターン１ｍｂが剥離し
たり、パターン１ｍｂの形状が劣化したりする問題を回
避することができるので、その剥離や形状劣化に起因す
るパターン１ｍｂの検出精度の低下を招くことなく、パ
ターン１ｍｂの検出感度を向上させることができる。

【００５８】（実施の形態３）本実施の形態３において
は、図２２に示すように、マーク領域１Ｍの第１領域１
Ｍｘ１（１Ｍｙ１）内に、例えば平面長方形状の微細な
パターン１ｍｃが、その長辺を第１領域１Ｍ１（１Ｍｙ
１）の長辺に平行にした状態で、第１領域１Ｍ１（１Ｍ
ｙ１）の幅方向および長手方向に沿って所定の間隔をお
いて複数個規則的に並んで配置されている。パターン１
ｍｃの幅は、例えば１μｍ程度、互いに幅方向に隣接す
るパターン１ｍｃ間の寸法も、例えば１μｍ程度であ
る。それ以外は、前記実施の形態１において説明したパ
ターン１ｍａ，１ｍａ１〜１ｍａ３（図３等参照）と同
じである。

【００５９】このような本実施の形態３のおいても、前
記実施の形態１，２で得られた効果を得ることが可能と
なる。

【００６０】（実施の形態４）本実施の形態４において
は、図２３に示すように、マーク領域１Ｍの第１領域１
Ｍｘ１（１Ｍｙ１）内に、例えば平面長方形状の微細な
パターン１ｍｄが、その長辺を第１領域１Ｍ１（１Ｍｙ
１）の短辺に平行にした状態で、第１領域１Ｍ１（１Ｍ
ｙ１）の長手方向に沿って所定の間隔をおいて複数個規
則的に並んで配置されている。パターン１ｍｄの幅は、
例えば１μｍ程度、互いに長手方向に隣接するパターン
１ｍｄ間の寸法も、例えば１μｍ程度である。それ以外
は、前記実施の形態１において説明したパターン１ｍ
ａ，１ｍａ１〜１ｍａ３（図３等参照）と同じである。

【００６１】このような本実施の形態４のおいても、前
記実施の形態１〜３で得られた効果を得ることが可能と
なる。

【００６２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６３】例えば前記実施の形態においては、銅を配
線材料として用いる半導体装置の製造方法において、マ
ーク領域の第１領域内におけるパターンの構造を変えた
場合について説明したが、これに限定されるものではな
く、例えばマーク領域の第１領域内におけるパターンの
構成材料をマーク検出光に対する反射率が銅よりも低い
材料（例えばアルミニウムやタングステン等）とするこ
ともできる。この場合、配線とマークとは別工程で形成
する。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲ
ＡＭ（Static Random Access Memory ）またはフラッシ
ュメモリ（ＥＥＰＲＯＭ；Electric Erasable Read Onl
y Electric ErasableRead Only Memory）等のようなメ
モリ回路を有する半導体装置、マイクロプロセッサ等の
ような論理回路を有する半導体装置あるいは上記メモリ
回路と論理回路とを同一半導体基板に設けている混載型
の半導体装置にも適用できる。

【００６５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６６】(1).本発明によれば、半導体ウエハ上に形
成されたマークの検出精度を向上させることが可能とな
る。

【００６７】(2).本発明によれば、銅系材料で構成され
る埋込配線を有する半導体装置の製造方法において、そ
のプロセスの影響を受けることなく、半導体ウエハ上の
マークの検出精度を向上させることが可能となる。

【００６８】(3).上記(1) または(2) により、例えば半
導体ウエハとマスクとの平面的な位置合わせ精度を向上
させることができる。したがって、半導体装置の信頼
性、性能および歩留まりを向上させることが可能とな
る。また、半導体装置の構成部の微細化、高集積化を推
進させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における半導体ウエハの平面図である。

【図２】（ａ）および（ｂ）は図１の半導体ウエハ上の
マーク領域の平面図である。

【図３】図２のマーク領域の要部拡大平面図である。

【図４】図３のマーク領域の要部拡大平面図である。

【図５】図１〜図２のマーク領域における検出信号の波
形図である。

【図６】（ａ）〜（ｆ）はマークの検出信号の良否を説
明するための波形図である。

【図７】図１の半導体装置の製造工程で用いる露光装置
の一例の説明図である。

【図８】（ａ）および（ｂ）は本発明の一実施の形態で
ある半導体装置の製造工程中における半導体ウエハの要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における半
導体ウエハの要部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
半導体ウエハの要部断面図である。

【図１１】図１０に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１２】図１１に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１５】図１４に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１７】図１６に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１８】図１７に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図１９】図１８に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２０】図１９に続く半導体装置の製造工程中におけ
る半導体ウエハの要部断面図である。

【図２１】本発明の他の実施の形態である半導体装置の
製造工程中における半導体ウエハの要部拡大平面図であ
る。

【図２２】本発明のさらに他の実施の形態である半導体
装置の製造工程中における半導体ウエハの要部拡大平面
図である。

【図２３】本発明の他の実施の形態である半導体装置の
製造工程中における半導体ウエハの要部拡大平面図であ
る。

【符号の説明】

１半導体ウエハ１Ｃ半導体チップ１Ｍ，１Ｍｘ，１Ｍｙマーク領域１Ｍｘ１第１領域１Ｍｙ１第１領域１ｍａ，１ｍａ１〜１ｍａ３微細なパターン１ｍｂ微細なパターン１ｍｃ微細なパターン１ｍｄ微細なパターン１ｍｈ１〜１ｍｈ３孔１ｓ半導体基板２露光装置２ａ露光光源２ｂ試料ステージ２ｃ1 ，２ｃ2 ミラー２ｄシャッタ２ｅフライアイレンズ２ｆコンデンサレンズ２ｇ縮小投影光学レンズ系２ｈアライメント光学系３ｎｎウエル３ｐｐウエル４分離部５ゲート絶縁膜６ゲート電極７サイドウォール８ａ半導体領域８ｂシリサイド層９ａ半導体領域９ｂシリサイド層１０ａ〜１０ｅ層間絶縁膜１１Ｌ１第１層配線１１Ｌ２第２層配線１１Ｌ３第３層配線１２コンタクトホール１３プラグ１４ａ〜１４ｆスルーホール１５ａ〜１５ｃ導体膜（第１導体膜）１６ａ〜１６ｃ導体膜（第１導体膜）１７ａ，１７ｂプラグ１８ａ〜１８ｄ絶縁膜１９ａ〜１９ｃフォトレジスト膜２０ａ，２０ｂ溝ＭフォトマスクＬｐ光Ｑp ｐＭＩＳＱn ｎＭＩＳ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB04 BB17 BB30 BB32 DD37 DD43 DD52 FF11 GG10 GG14 GG16 HH20 5F046 EA04 EA09 EA11 EA18 EB01 EB05

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたマーク領域に検
出光を照射し、反射された反射光を検出する工程を有
し、前記マーク領域の第１領域の光反射率を、その第１領域
の構成または材料によって操作することを特徴とする半
導体装置の製造方法。
【請求項２】（ａ）半導体基板において、マーク領域
を構成する第１領域内に互いに離間する複数の微細パタ
ーンを形成する工程と、（ｂ）前記マーク領域に検出光を照射し、反射された反
射光を検出する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項３】半導体基板に形成されたマーク領域に検
出光を照射し、反射された反射光を検出する工程を有
し、前記反射光の検出工程によって得られるマーク領域の第
１領域の信号レベルがバックグラウンド領域の信号レベ
ルに対して正または負となるように、前記マーク領域の
第１領域内のパターン構成を設定したことを特徴とする
半導体装置の製造方法。
【請求項４】（ａ）半導体基板にマーク領域を形成す
る工程と、（ｂ）前記半導体基板に集積回路パターンを
形成する工程と、（ｃ）前記マーク領域に検出光を照射
し、反射された反射光を検出する工程とを有し、前記マーク領域内の第１領域を、前記集積回路パターン
の構成材料とは反射率の異なる材料で形成することを特
徴とする半導体装置の製造方法。
【請求項５】（ａ）半導体基板上の層間絶縁膜に配線
およびマーク領域を形成するための窪みを形成する工程
と、（ｂ）前記窪み内に第１導体膜を埋め込むことによ
り埋込配線および埋込マーク領域を形成する工程と、
（ｃ）前記埋込マーク領域に検出光を照射し、反射され
た反射光を検出する工程とを有し、前記埋込マーク領域の第１領域の光反射率を、その第１
領域の構成または材料によって操作することを特徴とす
る半導体装置の製造方法。
【請求項６】（ａ）半導体基板上の層間絶縁膜に配線
およびマーク領域を形成するための窪みを形成する工程
と、（ｂ）前記窪み内に第１導体膜を埋め込むことによ
り埋込配線および埋込マーク領域を形成する工程と、
（ｃ）前記埋込マーク領域に検出光を照射し、反射され
た反射光を検出する工程とを有し、前記（ｃ）工程によって得られる埋込マーク領域の第１
領域の信号レベルがバックグラウンドに対して正または
負となるように、前記埋込マーク領域の第１領域のパタ
ーン構成を設定したことを特徴とする半導体装置の製造
方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おいて、前記埋込マーク領域の第１領域内に互いに離間
する複数の微細パターンを配置したことを特徴とする半
導体装置の製造方法。
【請求項８】請求項５、６または７記載の半導体装置
の製造方法において、前記第１導体膜が同一工程時に堆
積された銅または銅合金からなる導体膜を有することを
特徴とする半導体装置の製造方法。
【請求項９】半導体基板に形成されたマーク領域に検
出光を照射し、反射された反射光を検出する工程を有
し、前記マーク領域の第１領域のパターンを銅または銅合金
で構成し、前記マーク領域の第１領域の光反射率を、そ
の第１領域のパターン構成によって操作することを特徴
とする半導体装置の製造方法。