KR100834832B1 - 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법 - Google Patents

오버레이 계측설비를 이용한 패턴의 임계치수 측정방법 Download PDF

Info

Publication number
KR100834832B1
KR100834832B1 KR1020060119040A KR20060119040A KR100834832B1 KR 100834832 B1 KR100834832 B1 KR 100834832B1 KR 1020060119040 A KR1020060119040 A KR 1020060119040A KR 20060119040 A KR20060119040 A KR 20060119040A KR 100834832 B1 KR100834832 B1 KR 100834832B1
Authority
KR
South Korea
Prior art keywords
pattern
size
measuring
measured
inputting
Prior art date
Application number
KR1020060119040A
Other languages
English (en)
Inventor
조정희
강현태
김장훈
전기현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060119040A priority Critical patent/KR100834832B1/ko
Priority to US11/933,540 priority patent/US7693682B2/en
Application granted granted Critical
Publication of KR100834832B1 publication Critical patent/KR100834832B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법에 관한 것이다. 본 발명에서는, 오버레이 계측설비를 이용하여 퓨즈 박스의 오픈 사이즈를 측정함을 특징으로 한다. 이처럼 오버레이 계측설비를 이용하여 퓨즈 박스의 오픈 사이즈를 측정함으로써, 패드 패턴을 보호하기 위한 패시베이션막으로서 감광성 폴리이미드를 사용한 경우에도 퓨즈 박스의 오픈 사이즈를 용이하고 정확하게 측정할 수 있게 된다.
반도체, 오버레이, CD, 퓨즈 박스

Description

오버레이 계측설비를 이용한 패턴의 임계치수 측정방법{method for measuring critical dimension of pattern using overlay measuring apparatus}
도 1a 및 도 1b는 종래 기술에 따른 퓨즈 박스 오픈 공정을 나타낸다.
도 2는 종래의 또 다른 기술에 따른 퓨즈 박스 오픈 공정을 나타낸다.
도 3은 본 발명에 따른 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 설명하기 위해 제시된, 퓨즈 박스의 평면 구조를 나타낸다.
도 4는 오버레이 계측설비를 이용하여 상기 도 3에 도시되어 있는 퓨즈 박스의 사이즈를 측정하는 방법을 나타내는 플로우챠트이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 202: 퓨즈 패턴
204: 패시베이션막 206: 퓨즈 박스
본 발명은 반도체 메모리 디바이스 제조방법에 관한 것으로서, 보다 상세하 게는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법에 관한 것이다.
일반적으로 반도체 메모리 디바이스는 웨이퍼 표면 상부에 여러 가지 기능을 수행하는 박막을 증착하고 이를 패터닝하여 다양한 회로 기하구조를 형성함으로써 제조하게 된다. 이러한 반도체 메모리 디바이스를 제조하기 위한 단위 공정은, 크게 반도체 내부로 3B족(예컨대, B) 또는 5B(예컨대, P 또는 As)족의 불순물 이온을 주입하는 불순물 이온주입 공정, 반도체 기판 상에 물질막을 형성하는 박막 증착(deposition)공정, 상기 물질막을 소정의 패턴으로 형성하는 식각 공정, 그리고 웨이퍼 상부에 층간절연막등을 증착한 후에 일괄적으로 웨이퍼 표면을 연마하여 단차를 없애는 평탄화(CMP:Chemical Mechanical Polishing) 공정을 비롯하여 불순물 제거를 위한 웨이퍼 및 챔버 세정 공정등과 같은 여러 단위 공정들로 구분할 수 있다.
한편, 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서, 고속으로 동작함과 아울러 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이처럼 반도체 디바이스의 대용량화 및 고집적화 추세로 인해 반도체 디바이스의 집적도가 증가함에 따라 반도체 메모리셀을 구성하는 각각의 단위소자 사이즈 또한 점차 축소되고 있다. 따라서, 제한된 면적내에 필요한 패턴을 모두 구비할 수 있는 다층구조가 고집적화 기술의 한 일환으로서 점차 그 적용범위가 확대되고 있다.
이러한 다층구조를 위한 고집적화 기술로서는, 예컨대 다수의 메탈층을 금속 의 비아 콘택(via contact)으로 서로 연결하는 더블 레이어 공정을 비롯하여 반도체 기판의 동일 수직선상 위에 두 개 이상의 트랜지스터를 수직 구조로 형성하는 적층 트랜지스터 공정이 널리 실시되고 있다. 특히, 메모리 셀 영역은 주변회로 영역에 비하여 패턴밀도가 매우 높은데, 반도체 디바이스의 집적도가 증가함에 따라 인접 패턴들과의 단차로 인하여 물질막의 스텝 커버리지(step coverage)가 불량해진다. 뿐만 아니라 사진식각 공정시 해상도(resolution)가 저하되어 정확한 프로파일을 얻을 수 없으며, 공정 마진의 부족으로 인하여 미스얼라인(mis-align)이 유발되기도 한다. 따라서, 반도체 디바이스를 제조를 위한 핵심 공정중의 하나인 사진식각 공정을 실시함에 있어서는 패턴간의 미스얼라인을 최소화하기 위하여, 이전 스텝에서 이미 형성되어 있는 하부 패턴과 현재 스텝에서 새로이 패터닝되어질 상부 패턴간의 중첩도, 즉 오버레이 정도를 반드시 확인함과 아울러 디자인룰에 따라 패턴의 임계치수를 정확히 조절하는 것이 필수적이다.
도 1a 및 도 1b는 종래 기술에 따른 퓨즈 박스 오픈 공정이 도시되어 있다.
먼저, 도 1a를 참조하면, 트랜지스터가 형성되어 있는 반도체 기판 상부를 평탄화하기 위한 층간절연막(10) 상부에 퓨즈 패턴(12)을 형성한다. 상기 퓨즈 패턴(12)은 외부로부터 인가되는 전압을 내부 트랜지스터로 전달하기 위한 콘택으로서, 예컨대 알루미늄이나 구리등의 금속물질로 형성할 수 있다.
그리고, 상기 퓨즈 패턴(12)이 형성되어 있는 층간절연막(10) 상부에 상기 퓨즈 패턴(12)를 보호하는 패시베이션막(14)으로서, 비감광성 폴리이미드막을 형성한다. 그리고, 상기 패시베이션막(14) 상부에 감광막(photoresist:PR)을 도포한 뒤, 통상의 노광 및 현상공정을 실시하여 상기 패시베이션막(14)을 식각하기 위한 마스크 패턴(16)을 형성한다.
도 1b를 참조하면, 상기 마스크 패턴(16)이 형성되어 있는 상기 결과물에 대하여 통상의 사진식각 공정을 실시한다. 그 결과, 도 1b에 도시된 것과 같이, 상기 패시베이션막(14)이 식각되어 상기 퓨즈 패턴(12)의 일부 표면이 노출되면서, 퓨즈 박스(18)가 형성된다.
그러나, 상기와 같이 패시베이션막(14)을 비감광성 폴리미이드막으로 형성할 경우, 상기 패시베이션막(14)을 식각하기 위한 마스크 패턴(16) 형성공정이 필수적으로 진행되어야 한다.
따라서, 최근에는 상기 비감광성 폴리이미드 대신 감광성 폴리이미드(photosensitive polyimide:PSPI)를 도입하여 감광막을 이용한 마스크 패턴 형성공정을 생략하고 있다.
도 2에는 이러한 감광성 폴리이미드가 사용된 퓨즈 박스 오픈 공정이 도시되어 있다.
도 2를 참조하면, 트랜지스터가 형성되어 있는 반도체 기판 상부를 평탄화하기 위하여 층간절연막(100)을 형성한다. 그리고, 상기 층간절연막(100) 상부에, 외부로부터 인가되는 전압을 내부 트랜지스터로 전달하기 위한 콘택으로서 기능하는 퓨즈 패턴(102)을 형성한다. 예컨대, 이러한 퓨즈 패턴(102)은 알루미늄이나 구리등의 금속물질로 형성할 수 있다.
그리고, 상기 퓨즈 패턴(12)이 형성되어 있는 층간절연막(100) 상부에 상기 퓨즈 패턴(102)를 보호하는 패시베이션막(14)으로서, 감광성 폴리이미드막(104)을 형성한다. 그리고 나서, 상기 패시베이션막(14)을 일부 식각함으로써, 상기 퓨즈 패턴(12)을 노출시키는 퓨즈 박스(106)를 형성한다.
이처럼, 상기 패시베이션막(14)을 감광성 폴리이미드막으로 형성할 경우, 패시베이션막 형성공정과 감광막을 이용한 마스크 패턴 형성공정을 머지(merge)할 수 있게 되므로, 상기 패시베이션막(14)을 식각하기 위한 별도의 마스크 패턴 형성과정을 스킵할 수 있게 된다. 즉, 상기 감광성 폴리이미드막이 감광막으로서 기능하게 되므로, 별도의 감광막 도포 공정을 실시하지 않고도 감광막을 이용한 통상의 포토리소그라피 공정을 실시한 것과 동일한 효과를 얻을 수 있게 된다. 따라서, 상기 도 1a 및 도 1b에 도시된 퓨즈 박스 공정에 의하면, 비감광성 패시베이션막을 형성하는 단계, 감광막으로 이루어진 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 이용하여 상기 비감광성 패시베이션막을 형성하는 단계등 모두 세 번의 공정을 거쳐 퓨즈 박스를 오픈하였다. 이에 비하여, 상기 도 2에 도시된 퓨즈 박스 공정에서는 패시베이션막을 감광성 폴리이미드막으로 형성한 뒤, 상기 감광성 폴리이미드막을 포토리소그라피 공정으로 식각하는 한번의 공정으로 퓨즈 박스를 오픈함으로써, 공정 스텝을 간략화시킬 수 있으며, 저온 경화를 통해 리프레쉬 특성을 개선할 수 있는 장점이 있다.
한편, 상기와 같은 퓨즈 박스 오픈 공정을 진행하기 위해서는 퓨즈 박스의 사이즈를 측정하여야 한다. 종래에는 SEM 설비를 이용하여 퓨즈 박스 사이즈를 측정하고 있는데, SEM 설비의 구조상 감광성 폴리이미드막을 패시베이션막으로 사용 할 경우 퓸(fume)이 발생하여 SEM 설비가 다운되는 문제점이 있다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 퓨즈 박스의 사이즈 측정을 보다 용이하게 할 수 있도록 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 제공함에 있다.
본 발명의 다른 목적은, 퓨즈 박스 사이즈 측정에 소요되는 시간을 보다 단축시킬 수 있도록 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 제공함에 있다.
본 발명의 다른 목적은, 퓨즈 박스의 사이즈 변화에 유동적으로 대처하여 사이즈를 측정할 수 있도록 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법은, 웨이퍼 내에 형성되어 있는 소정 패턴의 두께 정보를 입력하여, 상기 오버레이 계측설비의 Z축에 대한 스캔 범위를 결정하는 단계와; 오버레이 계측설비의 스텝 피치를 입력한 뒤, 상기 패턴에 대한 레티클내 X, Y 좌표를 입력하는 단계와; 상기 오버레이 계측설비에 상기 패턴의 사이즈를 입력한 뒤, 웨이퍼 내에 형성되어 있는 다수개의 패턴중 사이즈를 측정하고자 하는 패턴의 위 치를 입력하는 단계와; 상기 패턴 상부에 형성되어 있는 패시베이션막에 대한 두께 정보를 입력하는 단계와; 상기 패턴의 사이즈를 측정한 뒤, 양품 조건을 입력하는 단계와; 상기 패턴의 탑 영역 사이즈를 측정하고, 상기 측정된 퓨즈 박스 탑 영역에서의 Z축 포커스 위치를 저장하는 단계와; 상기 저장된 기준 정보를 이용하여 후속 랏에 대한 패턴 사이즈를 측정하는 단계와; 상기 후속 랏에 대해 측정된 패턴 사이즈가 양품 조건에 적합한지를 판단하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 메모리 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서, 고속으로 동작함과 아울러 대용량의 저장 능력을 가질 것이 요구되고 있다. 따라서, 반도체 메모리 디바이스의 집적도는 점차 증가되고 있는 실정이며, 이처럼 반도체 메모리 디바이스의 집적도가 증가됨에 따라 디자인룰이 축소되고 있는 실정이다. 따라서, 상기한 여러 단위 공정들을 이용하여 반도체 메모리 디바이스를 제조함에 있어서, 인접 패턴들과의 단차로 인하여 물질막의 스텝 커버리지(step coverage)가 불량해지고, 포토리소그라피 공정시 해상도(resolution)가 저하되어 정확한 프로파일을 얻을 수 없으며, 공정 마진의 부족 으로 인하여 미스얼라인(mis-align)이 유발되어 결국 반도체 메모리 디바이스의 신뢰성이 저하됨은 물론 수율 저하에도 큰 악영향을 미치게 된다.
따라서, 본 분야에서는 반도체 메모리 디바이스의 대용량화 및 고집적화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소되고, 그로 인해 공정 마진이 감소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화 기술이 눈부신 발전을 거듭하고 있다. 이러한 다층구조를 위한 고집적화 기술의 한 일환으로서, 예컨대 다수의 메탈층을 금속의 비아 콘택(via contact)으로 서로 연결하는 더블레이어 공정 또는 반도체 기판의 동일 수직 선상위에 두 개 이상의 트랜지스터를 수직 구조로 형성하는 적층 트랜지스터 공정이 상용되고 있다. 예를 들면, 에스램의 경우 타 메모리와 비교할 때 소비 전력은 적으면서도 속도가 매우 빨라 대용량, 고성능 컴퓨터의 캐쉬 메모리등으로 널리 사용되고 있으나, 6개의 트랜지스터가 하나의 셀 구조를 이루고 있어 집적도면에서는 타 메모리에 비해 다소 취약한 단점이 있다. 따라서, 상기한 더블레이어 공정 및 트랜지스터를 적어도 두 층 이상 수직으로 적층시켜 구현하는 적층 트랜지스터 구조등이 적극적으로 이용되고 있다.
이처럼, 반도체 메모리 디바이스가 고집적화에 부응하기 위한 기술로서 더블레이어 공정 또는 적층 트랜지스터 구조등이 적용됨과 아울러 상기한 고집적 기술등을 구현하기 위해 단위 공정들을 실시함에 있어서 최상의 정밀성이 요구되고 있다.
예를 들면, 반도체 메모리 디바이스 제조에 적용되는 여러 단위 공정 중 식각 공정은 웨이퍼 표면 상부에 여러 가지 기능을 수행하는 물질막 패턴을 형성하기 위해 진행되는 메인 공정중의 하나이다. 이러한 식각 공정은 반도체 기판 상부에 증착된 전체 물질막 중에서 필요한 부분은 남겨두고 불필요한 부분은 제거하기 위한 공정으로서, 크게 습식 식각 및 건식 식각으로 구분할 수 있다. 상기 습식 식각은 용액성 화학물질을 사용하여 물질막을 패터닝하는 식각 방법이며, 건식 식각은 용액성 화학물질을 사용하지 않고 가스 플라즈마나 이온빔 또는 스퍼터링을 이용하여 물질막을 패터닝하는 식각 방법이다. 그러나, 반도체 소자의 고집적화 추세가 가속됨에 따라 메모리셀을 구성하는 각각의 단위 영역들간의 단차가 증가하여 종횡비(aspect ratio)가 증가되고, 이러한 반도체 소자의 고집적화에 대응하기 위하여 회로패턴의 선폭이 더욱 미세해지고 있는 바, 보다 정밀한 패턴 형성이 가능한 건식 식각이 널리 이용되고 있다.
특히, 상기한 건식 식각 중에서도 레티클(마스크)에 새겨진 패턴을 웨이퍼상에 옮기는 사진식각 공정은, 웨이퍼 전면 상부에 감광막(photoresist)을 도포하는 단계, 상기 웨이퍼 전면 상부에 도포된 상기 감광막의 균일도를 유지하기 위해 열을 가하는 베이크(bake) 단계, 자외선등의 빛을 조사하여 레티클(마스크)에 형성된 패턴대로 해당 부위의 감광막을 국부적으로 노광하는 단계, 상기 노광이 끝난 웨이퍼에 현상 용액을 분사시켜 노광시 빛이 조사된 부분 또는 빛이 조사되지 않은 부분을 화학작용에 의해 제거하는 현상 단계 및 현상된 상태와 정렬된 상태를 측정하고 결함을 검사하는 단계로 진행된다.
특히, 상기 검사 단계에서는 오버레이 측정장치를 이용해서 이전에 수행된 사진식각 공정에 의해 형성된 패턴과 현재 수행된 사진식각 공정에 의해 형성된 패 턴과의 위치 정렬이 제대로 이루어졌는지를 확인하게 된다. 이처럼, 이전 스텝에서 이미 형성되어 있는 패턴과 현재 스텝에서 새로이 패터닝되어질 패턴간의 오버레이 정도를 반드시 확인하는 이유는 반도체 메모리 디바이스가 고집적화 및 소형화되어감에 따라 이러한 하부층과 상부층간의 이러한 오버레이 정도가 반도체 메모리 디바이스의 수율 및 신뢰성을 좌우하는 주요 요인으로 작용하기 때문이다. 이러한 하부층과 상부층간의 오버레이는 오버레이 통상적으로 어미자와 아들자로 구성된 오버레이 마크를 통해 측정하게 되는데, 이러한 오버레이 마크는 메모리 셀 영역에 영향을 주지 않기 위하여 대부분 스크라이브 영역에 형성된다.
또한, 상기 검사 단계에서는 상기와 같은 오버레이(overlay) 측정과 함께, 전자 주사빔 현미경(Scanning Electronic beam Microscope:SEM)을 이용해서 웨이퍼 상에 전사된 패턴의 폭이 원하는 크기로 형성되었는지를 확인하는 임계치수(Critical Dimension) 측정을 하게 된다.
그러나, 감광성 폴리이미드가 사용된 퓨즈 박스 오픈 공정시, 상기 감광성 폴리이미드로 인해 발생한 퓸으로 인하여 SEM 설비가 다운되는 문제점이 있다. 따라서, 본 발명에서는 오버레이 계측설비를 이용하여 퓨즈 박스 사이즈를 효과적으로 측정할 수 있는 방법을 제시하고 있다. 그러면, 하기의 도면들을 참조하여, 본 발명에 따른, 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 살펴보기로 하자.
도 3은 본 발명에 따른 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 설명하기 위해 제시된, 퓨즈 박스의 평면 구조를 나타낸다.
도 3을 참조하면, 트랜지스터(도시되지 않음)가 형성되어 있는 반도체 기판 상부를 평탄화하기 위한 층간절연막(200)이 형성되어 있다. 그리고, 상기 층간절연막(200) 상부에, 외부로부터 인가되는 전압을 내부 트랜지스터로 전달하기 위한 콘택으로서 기능하는 퓨즈 패턴(202)이 형성되어 있다. 여기서, 상기 퓨즈 패턴(202)은, 예컨대 알루미늄이나 구리등의 금속물질로 형성할 수 있다.
그리고, 상기 퓨즈 패턴(202)이 형성되어 있는 층간절연막(200) 상부에 상기 퓨즈 패턴(202)를 보호하기 위한 패시베이션막(204)이 형성되어 있다. 여기서, 상기 패시베이션막(204)은 감광성 폴리이미드막 또는 비감광성 폴리이미드막으로 형성할 수도 있다. 그리고, 상기 패시베이션막(204)에는 상기 퓨즈 패턴(202)을 노출시키는 퓨즈 박스(206)가 형성되어 있다.
상기 도 3에 도시된 것과 같이, 퓨즈 패턴(202)을 노출시키는 퓨즈 박스(206)를 형성한 후에는 통상의 SEM 설비를 이용하여 상기 퓨즈 박스(206)의 사이즈를 측정하게 된다. 즉, 참조부호 A로 나타낸 것과 같은 퓨즈 박스(206)의 가로 길이와 참조부호 B로 나타낸 것과 같은 퓨즈 박스(206)의 세로 길이를 측정하게 된다. 그러나, 상기 패시베이션막(204)을 비감광성 폴리이미드막으로 형성할 경우에는 별다른 문제점이 야기되지 않으나, 상기 패시베이션막(204)을 감광성 폴리이미드막으로 형성할 경우에는 퓸이 발생하여 SEM 설비가 다운되는 문제점이 있다.
따라서, 본 발명에서는 감광성 폴리미이드막을 사용에 따른 이점(퓨즈 박스 오픈 공정시, 비감광성 폴리이미드막을 사용하는 경우에 비해 공정 단계를 단축시킬 수 있는 점)을 누리면서도 상기 퓨즈 박스의 사이즈를 정확하게 측정할 수 있는 방법으로서, 통상의 SEM 설비를 대신하여 오버레이 계측설비를 이용하여 상기 퓨즈 박스의 사이즈를 측정하는 방법을 제시하고 있다.
도 4에는 통상의 SEM를 대신하여 오버레이 계측설비를 이용하여 상기 도 3에 도시되어 있는 퓨즈 박스의 사이즈를 측정하는 방법이 도시되어 있다.
그러면, 도 3 및 도 4를 참조하여 본 발명에 따른, 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법을 구체적으로 살펴보기로 하자.
먼저, 제100단계에서는 파일 작성을 시작한다.
제102단계에서는 오버레이를 계측할 것인가를 판단한다. 판단 결과, 오버레이 계측을 하고자 하는 경우에는 제104단계로 진행되어 오버레이 계측을 실시하고, 그 결과를 파일을 작성한다.
한편, 상기 제102단계에서의 판단 결과, 오버레이 측정이 아닌 임계치수를 측정하고자 할 경우에는 제106단계로 진행되어 상기 퓨즈 박스(206)의 Z축에 대한 스캔 범위를 결정한다. 즉, 상기 퓨즈 박스(206)의 두께를 입력하여 오버레이 계측설비의 Z축에 대한 스캔 범위를 결정한다. 이때, 상기 Z축에 대한 스캔 범위는 20㎛로 지정할 수 있다.
이어서, 제108단계에서는 오버레이 계측설비의 스텝 피치(step pitch)를 입력한다. 그리고, 제110단계에서는 상기 퓨즈 박스(206)에 대한 레티클내 X, Y 좌표를 입력한다.
이어서, 제112단계에서는 측정하고자 하는 퓨즈 박스(206)의 사이즈를 오버레이 계측설비에 입력한다. 그리고, 제114단계에서는 웨이퍼 내에 형성되어 있는 다수개의 퓨즈 박스(206)중, 그 사이즈를 측정하고자 하는 퓨즈 박스의 위치를 입력한다.
이어서, 제116단계에서는 스캔하고자 하는 범위로서, 감광막 폴리이미드막(204)의 두께 정보를 입력한다. 이때, 감광막 폴리이미드막의 두께를 입력한다. 그리고, 제118단계에서는 퓨즈 박스(206)의 사이즈를 측정한 뒤, 양품 조건을 입력하는등 옵티마이즈(optimize)를 실시한다. 그리고, 제120단계에서는 상기 퓨즈 박스(206)의 탑 영역의 사이즈를 측정한다. 그리고, 제122단계에서는 상기 제120단계에서 측정된 퓨즈 박스(206)의 탑 영역에서의 Z축 포커스 위치를 저장한다.
이어서, 제124단계에서는 다음 랏(lot)에 대한 퓨즈 박스 사이즈를 측정한다. 그리고, 제126단계에서는 상기 제106단계 내지 제122단계를 거쳐 저장된 기준 정보를 이용하여 퓨즈 박스의 사이즈를 측정한다.
그리고, 제128단계에서는 상기 제126단계에서 측정된 퓨즈 박스 사이즈가 양품조건에 적합한지를 판단한다. 상기 제128단계에서의 판단 결과, 양품 조건에 적합할 경우에는 제130단계로 진행되어 지정된 좌표의 마크 및 측정 위치에서 퓨즈 박스의 사이즈를 측정한다.
한편, 상기 제128단계에서의 판단 결과, 양품 조건에 적합하지 않을 경우에는 재 스캔을 실시한 후, 포커스 리 트레인(re-train)을 실시한다. 그리고, 제134단계에서는 측정된 마크의 Z축 포커스 위치를 저장하고, 이를 엔지니어가 확인하도록 한다.
그리고, 제136단계에서는 상기 제134단계에서 측정된 값을 호스트 컴퓨터로 전송하고, 제138단계에서는 상기 호스트 컴퓨터로 전송된 측정된 값을 명세화(specification)한다.
상기한 바와 같이, 본 발명에서는 퓨즈 박스의 오픈 사이즈를 측정함에 있어서, SEM 설비가 아닌 오버레이 계측설비를 이용한 상기 퓨즈 박스의 오픈 사이즈를 측정한다. 이처럼 오버레이 계측설비를 이용하여 퓨즈 박스의 오픈 사이즈를 측정하게 되면, 감광성 폴리이미드막을 사용하여 공정 단계를 단축시킬 수 있는 이점을 누리면서도 상기 퓨즈 박스의 사이즈를 정확하게 측정할 수 있게 되어 퓨즈 박스 측정에 소요되는 시간과 노력을 절감할 수 있게 된다.
상기한 바와 같이 본 발명에 의하면, 퓨즈 박스의 오픈 사이즈를 측정함에 있어서, SEM 설비가 아닌 오버레이 계측설비를 이용한 상기 퓨즈 박스의 오픈 사이즈를 측정한다. 이처럼 오버레이 계측설비를 이용하여 퓨즈 박스의 오픈 사이즈를 측정할 경우, 패드 패턴을 보호하기 위한 패시베이션막으로서 감광성 폴리이미드를 사용한 경우에도 퓨즈 박스의 오픈 사이즈를 용이하고 정확하게 측정할 수 있게 되어, 결과적으로 반도체 메모리 디바이스의 신뢰성 및 생산성 향상을 기대할 수 있게 된다.

Claims (10)

  1. 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법에 있어서:
    웨이퍼 내에 형성되어 있는 소정 패턴의 두께 정보를 입력하여, 상기 오버레이 계측설비의 Z축에 대한 스캔 범위를 결정하는 단계와;
    오버레이 계측설비의 스텝 피치를 입력한 뒤, 상기 패턴에 대한 레티클내 X, Y 좌표를 입력하는 단계와;
    상기 오버레이 계측설비에 상기 패턴의 사이즈를 입력한 뒤, 웨이퍼 내에 형성되어 있는 다수개의 패턴중 사이즈를 측정하고자 하는 패턴의 위치를 입력하는 단계와;
    상기 패턴 상부에 형성되어 있는 패시베이션막에 대한 두께 정보를 입력하는 단계와;
    상기 패턴의 사이즈를 측정한 뒤, 양품 조건을 입력하는 단계와;
    상기 패턴의 탑 영역 사이즈를 측정하고, 상기 측정된 퓨즈 박스 탑 영역에서의 Z축 포커스 위치를 저장하는 단계와;
    상기 저장된 기준 정보를 이용하여 후속 랏에 대한 패턴 사이즈를 측정하는 단계와;
    상기 후속 랏에 대해 측정된 패턴 사이즈가 양품인지를 판단하는 단계를 포함함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  2. 제 1항에 있어서, 상기 측정된 패턴 사이즈가 양품이 아닌 경우에는,
    재 스캔을 실시한 후, 포커스 리 트레인(re-train)을 실시하는 단계와;
    측정된 마크의 Z축 포커스 위치를 저장하고, 이를 호스트 컴퓨터로 전송하여 상기 측정된 값을 명세화(specification)하는 단계를 더 포함함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  3. 제 2항에 있어서, 상기 웨이퍼 내에 형성되어 있는 패턴의 Z축에 대한 스캔 범위는 20㎛로 지정함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  4. 제 3항에 있어서, 상기 패턴은 퓨즈 박스임을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  5. 제 4항에 있어서, 상기 패시베이션막은 감광성 폴리이미드막 또는 비감광성 폴리이미드막중의 어느 하나로 형성함을 특징으로 하는 오버레이 계측설비를 이용 한 패턴의 임계치수 측정방법.
  6. 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법에 있어서:
    웨이퍼 내에 형성되어 있는 소정 패턴의 두께 정보를 입력하여, 상기 오버레이 계측설비의 Z축에 대한 스캔 범위를 결정하는 단계와;
    오버레이 계측설비의 스텝 피치를 입력한 뒤, 상기 패턴에 대한 레티클내 X, Y 좌표를 입력하는 단계와;
    상기 오버레이 계측설비에 상기 패턴의 사이즈를 입력한 뒤, 웨이퍼 내에 형성되어 있는 다수개의 패턴중 사이즈를 측정하고자 하는 패턴의 위치를 입력하는 단계와;
    상기 패턴 상부에 형성되어 있는 절연막에 대한 두께 정보를 입력하는 단계와;
    상기 패턴의 사이즈를 측정한 뒤, 양품 조건을 입력하는 단계와;
    상기 패턴의 탑 영역 사이즈를 측정하고, 상기 측정된 퓨즈 박스 탑 영역에서의 Z축 포커스 위치를 저장하는 단계와;
    상기 저장된 기준 정보를 이용하여 후속 랏에 대한 패턴 사이즈를 측정하는 단계와;
    상기 후속 랏에 대해 측정된 패턴 사이즈가 양품인지를 판단하는 단계를 포함함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  7. 제 6항에 있어서, 상기 측정된 패턴 사이즈가 양품이 아닌 경우에는,
    재 스캔을 실시한 후, 포커스 리 트레인(re-train)을 실시하는 단계와;
    측정된 마크의 Z축 포커스 위치를 저장하고, 이를 호스트 컴퓨터로 전송하여 상기 측정된 값을 명세화(specification)하는 단계를 더 포함함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  8. 제 7항에 있어서, 상기 웨이퍼 내에 형성되어 있는 패턴의 Z축에 대한 스캔 범위는 20㎛로 지정함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  9. 제 8항에 있어서, 상기 패턴은 퓨즈 박스임을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
  10. 제 9항에 있어서, 상기 절연막은 감광성 폴리이미드막 또는 비감광성 폴리이미드막중의 어느 하나로 형성함을 특징으로 하는 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법.
KR1020060119040A 2006-11-29 2006-11-29 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법 KR100834832B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060119040A KR100834832B1 (ko) 2006-11-29 2006-11-29 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법
US11/933,540 US7693682B2 (en) 2006-11-29 2007-11-01 Method for measuring critical dimensions of a pattern using an overlay measuring apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060119040A KR100834832B1 (ko) 2006-11-29 2006-11-29 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법

Publications (1)

Publication Number Publication Date
KR100834832B1 true KR100834832B1 (ko) 2008-06-03

Family

ID=39463351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060119040A KR100834832B1 (ko) 2006-11-29 2006-11-29 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법

Country Status (2)

Country Link
US (1) US7693682B2 (ko)
KR (1) KR100834832B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021262778A1 (en) * 2020-06-24 2021-12-30 Kla Corporation Semiconductor overlay measurements using machine learning

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111522210B (zh) * 2020-06-03 2022-12-02 中科晶源微电子技术（北京）有限公司 套刻对准标记、套刻误差测量方法和套刻对准方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259909A (ja) 2003-02-26 2004-09-16 Renesas Technology Corp 重ね合わせ検査方法および重ね合わせ検査装置
KR20050033687A (ko) * 2003-10-07 2005-04-13 주식회사 하이닉스반도체 오버레이 측정방법
KR20050071009A (ko) * 2003-12-31 2005-07-07 삼성전자주식회사 선형 패턴의 임계 치수를 고려하여 후속 공정의얼라인먼트 마진을 설정하는 반도체 소자 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701013A (en) * 1996-06-07 1997-12-23 Mosel Viltelic, Inc. Wafer metrology pattern integrating both overlay and critical dimension features for SEM or AFM measurements
KR100399597B1 (ko) * 2001-03-08 2003-09-26 삼성전자주식회사 오버레이 키 및 그의 제조방법과 이를 이용한 오버레이측정방법
US7065737B2 (en) * 2004-03-01 2006-06-20 Advanced Micro Devices, Inc Multi-layer overlay measurement and correction technique for IC manufacturing
WO2006023612A2 (en) * 2004-08-19 2006-03-02 Zetetic Institute Sub-nanometer overlay, critical dimension, and lithography tool projection optic metrology systems based on measurement of exposure induced changes in photoresist on wafers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259909A (ja) 2003-02-26 2004-09-16 Renesas Technology Corp 重ね合わせ検査方法および重ね合わせ検査装置
KR20050033687A (ko) * 2003-10-07 2005-04-13 주식회사 하이닉스반도체 오버레이 측정방법
KR20050071009A (ko) * 2003-12-31 2005-07-07 삼성전자주식회사 선형 패턴의 임계 치수를 고려하여 후속 공정의얼라인먼트 마진을 설정하는 반도체 소자 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021262778A1 (en) * 2020-06-24 2021-12-30 Kla Corporation Semiconductor overlay measurements using machine learning
US11967058B2 (en) 2020-06-24 2024-04-23 Kla Corporation Semiconductor overlay measurements using machine learning

Also Published As

Publication number Publication date
US20080123108A1 (en) 2008-05-29
US7693682B2 (en) 2010-04-06

Similar Documents

Publication Publication Date Title
TWI469182B (zh) 用於同時決定疊對準確度及圖案放置誤差之結構與方法
US7648885B2 (en) Method for forming misalignment inspection mark and method for manufacturing semiconductor device
US7977237B2 (en) Fabricating vias of different size of a semiconductor device by splitting the via patterning process
US8330248B2 (en) Semiconductor device, mask for fabrication of semiconductor device, and optical proximity correction method
US20050196684A1 (en) Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method
US20080268381A1 (en) Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold
KR100689709B1 (ko) 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
TWI532075B (zh) 藉由檢測技術在半導體中決定重疊製程窗口的方法和系統
US20090024978A1 (en) Semiconductor device mask, method of forming the same and method of manufacturing semiconductor device using the same
US10831110B2 (en) Lithographic overlay correction and lithographic process
KR101328611B1 (ko) 반도체 메모리 디바이스 제조를 위한 패턴 매칭 방법
JP2003203841A (ja) 評価方法、製造条件補正方法及び半導体装置の製造方法
Flack et al. One micron redistribution for fan-out wafer level packaging
KR100834832B1 (ko) 오버레이 계측설비를 이용한 패턴의 임계치수 측정방법
JP2006332177A (ja) 半導体ウエハ、その製造方法及びマスク
TWI820371B (zh) 用於微影裝置製造程序之檢測工具及度量衡方法
US9535319B2 (en) Reticle, system comprising a plurality of reticles and method for the formation thereof
KR100819094B1 (ko) 반도체 메모리 디바이스 제조를 위한 글로벌 매칭 방법
US20060147846A1 (en) Method of forming photoresist pattern and semiconductor device employing the same
TWI789254B (zh) 選擇光刻製程的方法及半導體處理系統
JPH08148490A (ja) 線幅管理パターンおよびこれを用いた線幅管理方法
JP3552350B2 (ja) レジストパターンの合わせずれ判定方法
KR20070088859A (ko) 반도체 디바이스 제조를 위한 사진식각 방법
KR20010028305A (ko) 위치정합 보정 방법
JP2005079240A (ja) 半導体装置の製造方法、半導体装置の製造システム及び半導体製造装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 12