JPH08148490A - 線幅管理パターンおよびこれを用いた線幅管理方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体ウェハのスクライブ・ライン上に形成
される線幅管理パターンに、チップ内の実パターンの水
平／垂直プロファイルを反映させ、レジスト・パターン
や回路パターンの線幅を正確に管理する。 【構成】 露光装置による１ショット分の基板上露光域
１０の四隅と中央に配される線幅管理パターン２０を複
数の基本セル３０で構成し、基本セル３０の各々に実パ
ターンを構成する各レイヤーの代表パターンを採り入れ
る。これにより、素子分離パターン３３に起因する基体
の表面段差、およびレジストパターン３１，３２の膜厚
差や疎密差を再現する。レジスト・パターン３１を最小
加工寸法にて形成すれば、このパターンをゲート長の集
中管理に用いることができる。 【効果】 エッチング工程前、すなわち作り直しのきく
レジスト・パターンの形成段階で線幅変動を発見でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造に用い
られる線幅管理パターンおよびこれを用いた線幅管理方
法に関し、特にチップ内に形成されるパターン（実パタ
ーン）の下地の表面段差、フォトレジスト面の高さ、パ
ターンの疎密を忠実に反映した線幅管理パターンと、こ
れを用いて従来よりも精度の高い線幅管理を行う方法に
関する。

【０００２】

【従来の技術】半導体産業においては、次世代ＬＳＩで
ある６４ＭＤＲＡＭの量産が目前に迫り、最小加工寸法
０．３０μｍのレベルの安定した微細加工技術が要求さ
れている。かかる微細加工においては、パターンの寸法
計測、すなわち線幅管理が極めて重要となる。加工精度
を±２０％としても許容される寸法誤差は０．０６μｍ
と小さく、したがって測定精度としては０．０１〜０．
００５μｍのレベルが要求される。測定装置としては、
測長ＳＥＭ（走査型電子顕微鏡）が一般に用いられてい
る。

【０００３】ただし、このように微細な線幅の管理を実
パターンの計測にもとづいて行うことは、困難である。
これは、測長ＳＥＭのオペレータにとって、チップ内の
パターンの中から最小加工寸法で加工されているパター
ンを捜し出すことは非常に困難だからである。特に、Ａ
ＳＩＣ（特定用途向けＩＣ）のようにトランジスタや配
線のレイアウトがランダムな集積回路では、実パターン
の計測にもとづく線幅管理はまず不可能である。そこで
従来より、線幅管理専用のパターン、すなわち線幅管理
パターンを基板（ウェハ）上のチップ作製に支障を来さ
ない場所に形成し、この線幅管理パターンを測長ＳＥＭ
で観察することにより、チップ内のパターンの線幅を推
定する手法が採られている。線幅管理パターンの形成場
所として良く用いられるのは、基板（ウェハ）上で完成
された複数のチップを互いに分割するためのスペース、
すなわちスクライブ・ラインである。

【０００４】図６に、従来の線幅管理パターン４０の構
成例を示す。（ａ）図は上面図、（ｂ）図はそのＹ−Ｙ
線断面図である。この線幅管理パターン４０は、たとえ
ばチップ内において基板４２上でＡｌ系配線膜４３のエ
ッチング・マスクであるレジスト・パターンを形成した
際に、スクライブ・ライン上で同時に形成された単独の
レジスト・パターン４１を有する。

【０００５】

【発明が解決しようとする課題】ところで、チップ内に
形成されるパターンには、大別してフォトリソグラフィ
により形成されるレジスト・パターンと、このレジスト
・パターンをマスクとしてドライエッチングを行うこと
により形成される回路パターンとがあるが、これらパタ
ーンの線幅は様々な要因により変動する。その要因の主
なものを挙げると、（イ）パターンの疎密、（ロ）フォ
トレジスト面の高さ、（ハ）下地の表面段差がある。ま
ず、レジスト・パターンの線幅変動について説明する。

【０００６】上記（イ）パターンの疎密に関し、まず図
３にパターンの疎密差によるレジスト・パターンの変動
を示す。このグラフは、フォトマスク上の寸法は同じで
あるが疎密が異なるライン・パターンとホール・パター
ンをそれぞれｉ線ステッパを用いてウェハ上のフォトレ
ジスト膜に転写し、現像後に得られたレジスト・パター
ンの線幅もしくは開口幅（ホール径）を測長ＳＥＭで測
定した結果をプロットしたものであり、（ａ）図がライ
ン・パターン、（ｂ）図がホール・パターンにそれぞれ
対応する。用いたフォトレジスト材料は、化学増幅系ポ
ジ型フォトレジストである。

【０００７】（ａ）図のライン・パターンの場合、レジ
スト・パターンの線幅変動は一様ではなく、パターンが
非常に密な場合には線幅が増大し、やや疎になると一旦
減少し、その後パターンが疎になるにしたがって再び緩
やかに増大する傾向を示す。これは、フォトマスク上の
パターンのエッジ部における露光光の回折の度合いが隣
接するパターン間の距離に依存しているためであり、特
に密側では解像力の低下に伴ってパターンの非形成部に
おけるレジストの抜けが悪くなり、顕著に線幅が増大す
る。一方、（ｂ）図のホール・パターンの場合には、ホ
ール同士がある程度以上に離間していればホール周辺部
の光強度は露光閾値未満となり、一定のホール径が維持
される。しかし、ホール同士の近接に伴って像コントラ
ストが劣化すると、ホール周辺部の光強度が光強度曲線
の裾同士の重なりによって増大し（近接効果）、これが
露光閾値に達したところでホール径が拡大するようにな
る。

【０００８】上記（ロ）フォトレジスト面の高さは、フ
ォーカスずれに影響を及ぼす。図４に、露光装置のフォ
ーカスずれ量に対するレジスト・パターンの線幅変動が
フォトレジスト面の高さに依存する様子を示す。ここ
で、フォトレジスト面の高さとは、Ｓｉ基板からレジス
ト膜の膜厚中心までの距離を指しており、高部と低部の
ちょうど中間の高さの面をジャスト・フォーカス面（フ
ォーカスずれ量が０の面）に設定している。この図よ
り、高部と低部とでは所望のレジスト・パターンの線幅
を達成可能なフォーカスずれの許容範囲が大きく異なっ
ていることがわかる。通常は、このフォーカスずれを補
正するために、露光装置にフォーカス・オフセットの最
適値を入力して露光作業を行っているが、この最適化は
あくまでもチップ内のパターンについてしか有効ではな
い。

【０００９】上記（ハ）下地の表面段差は、リソグラフ
ィにおいてハレーションや定在波効果を顕在化させる原
因となる。周知のように、近年のＶＬＳＩ、さらには将
来のＵＬＳＩ等、高度に微細化されたデザイン・ルール
にしたがって製造される半導体装置においては、デバイ
ス構造の三次元化に伴って各種回路パターンの積層数や
表面段差が著しく増大しているが、フォトレジスト膜の
下地材料層に段差が存在すると、この部分からの反射光
により特定の領域の光強度が高くなり、ハレーションが
発生する虞れがある。これは、たとえばポジ型フォトレ
ジスト・パターンにおけるくびれとなって現れる。一方
の定在波効果とは、フォトレジスト膜内あるいは下地膜
との間での多重反射による反射光同士が相互に干渉し、
フォトレジスト膜の膜厚方向に光強度分布が生ずる現象
である。これにより、基板面内でレジスト膜厚の大きい
部分と小さい部分との間で感度差が生じ、図５に示され
るような線幅変動を引き起こす。ここで、（ａ）図はラ
イン・パターンの場合、（ｂ）図はホール・パターンの
場合をそれぞれ表す。これらの線幅変動は、λ／２ｎ
（ただし、λは露光光の波長、ｎはフォトレジスト膜の
屈折率である。）の周期で現れる。この他、定在波効果
による実害としては、コンタクト・ホール・パターンの
側壁面の波状変形も知られている。

【００１０】以上、レジスト・パターンの線幅変動につ
いて論じたが、かかる線幅変動は当然のことながら、こ
れをマスクとした異方性ドライエッチングで形成される
回路パターンの線幅にも直接影響する。ドライエッチン
グにおいてはこの他にも、たとえばパターンの疎密によ
りマイクロローディング効果が現れる虞れがある。これ
は、微細なホールの内部や微細なライン・アンド・スペ
ースのようにパターンの密な部分において、被エッチン
グ面へのエッチャントの供給が妨げられたりエッチング
反応生成物の蒸気圧が低下することにより、エッチング
速度が低下する現象である。このとき、レジスト・パタ
ーンの側壁面に過剰に堆積したエッチング反応生成物
は、回路パターンの線幅を太らせる方向に働く。このよ
うに、線幅変動には様々な要因が絡み合っており、ある
領域について線幅を太らせる要因と細らせる要因が同時
に働くことも考えられ、その作用機序は非常に複雑であ
る。

【００１１】以上の議論を踏まえて先の図６に示した従
来の線幅管理パターンをみると、この線幅管理パターン
が、実パターンの疎密、フォトレジスト面の高さ、下地
の表面段差を反映しておらず、したがってこれらの要因
による線幅変動を実パターンと同じようには生じ得ない
ことが明らかである。すなわち、従来の線幅管理パター
ンは単一の細線状のパターンを有するのみであるから、
そもそも疎密差の影響をみることができない。また、フ
ォトレジスト面の高さも実パターン部とは異なっている
ために、実パターン部についてフォーカス・オフセット
の最適化が行われたとしても、その最適化の効果は線幅
管理パターンにまでは及ばない。さらに、下地段差のレ
イアウトも実パターン部とは異なっているので、ハレー
ションや定在波効果も同じようには発生しない。したが
って、従来の線幅管理パターンの線幅を測定しても、こ
の測定結果からチップ内のパターンの線幅を正しく推測
することはできない。近年は、半導体デバイスの構造の
立体化や複雑化、露光波長の短波長化、パターンそのも
のの微細化等により線幅変動を増大させる条件が多く揃
っているため、かかる測長の不正確さは半導体デバイス
の品質や歩留りを大きく劣化させる原因となる。

【００１２】そこで本発明は上述の課題を解決し、チッ
プ外の線幅管理パターンにチップ内のパターンの線幅変
動に影響する要因をそのまま反映させることにより、現
実に則した正確な線幅情報を与える線幅管理パターン、
およびこれを用いた線幅管理方法を提供することを目的
とする。

【００１３】

【課題を解決するための手段】本発明は、上述の目的を
達するために提案されるものである。

【００１４】まず本発明の線幅管理パターンは、基板上
に形成される複数のチップを互いに分割するためのスク
ライブ・ライン上に配され、該チップ内に形成されるパ
ターンの垂直方向プロファイルにおける最上面と最下
面、水平方向プロファイルにおける最密領域と最疎領
域、および該垂直方向プロファイルと該水平方向プロフ
ァイルの相互関係にもとづいて発生するレジスト膜厚の
最大部と最小部とを再現した基本セルを少なくとも１個
有するものである。

【００１５】この基本セルを簡便に作製するには、前記
パターンを構成する各レイヤーの代表パターンを用いる
と良い。このときの代表パターンは、チップ内パターン
と完全に同一である必要はなく、チップ内のパターンの
疎密、フォトレジスト面の高さ、下地の表面段差が代表
されていれば良い。典型的には、前記各レイヤーにおい
て前記チップ内に形成される回路パターンの一部を用い
ることができる。前記基本セルは１個だけでも良いが、
複数個を規則的に配列することにより、線幅管理パター
が全体として実パターンに類似して来るため、より正確
な測長を行うことができる。また、同一レイヤー内の線
幅管理パターンを構成する基本セルはすべて同一である
必要はなく、たとえばゲート長の集中管理を行うための
基本セルと、最も厳しい段差あるいは疎密を管理するた
めの基本セルを混在させることも可能である。

【００１６】一方、本発明の線幅管理方法は、上述の線
幅管理パターンに電子ビームを照射して得られる線幅の
測定値にもとづき、前記チップ内に形成されたパターン
の線幅を管理するものである。この基本セルは、基本的
にはスクライブ・ライン上であればどこに形成しても良
い。ただし、現状の主流となっている縮小投影露光装置
は通常、チップ面積にもよるが、１回の露光（１ショッ
ト）で数個のチップの一括露光が行えるように設計され
ており、スクライブ・ラインがこの１ショット分の基板
上露光域の境界線とされている。この露光域内では、隅
部に近づくほど投影レンズの収差の影響が大きくなり、
線幅変動が顕著に現れやすい。したがって、正確を期す
るためには上記基本セルを隅部に配することが好適であ
り、必要に応じて該露光域の中央部に追加すると良い。

【００１７】本発明の線幅管理方法は、フォトレジスト
・パターンの線幅管理にも、あるいはこれをエッチング
・マスクとして形成される回路パターンの線幅管理にも
適用できる。後者の回路パターンは、単一のレイヤーか
ら構成されるとは限らず、たとえばＷ−ポリサイド配線
加工であればＷＳｉ_x 膜とポリシリコン膜とが共通のパ
ターンにてエッチングされる。また、本発明で言う「線
幅」とは、配線パターンのような細長い構造物の幅に限
られず、接続孔（ホール）の直径も含めた「パターン寸
法」と広く解釈することができる。ホール加工の場合、
加工の対象となる層間絶縁膜は単一であるとは限られ
ず、たとえば３層目配線と１層目配線とを接続するには
２層の層間絶縁膜をエッチングすることが必要である。
あるいは、１層の層間絶縁膜がノンドープ・シリケート
・ガラス）膜，ＳＯＧ（スピン・オン・グラス）膜，Ｂ
ＰＳＧ（ホウ素リン・シリケート・ガラス）膜等のＳｉ
Ｏ_x系多層膜からなる場合もある。

【００１８】

【作用】本発明の線幅管理パターンの基本セルは、チッ
プ内のパターンを構成する各レイヤーの代表パターン、
たとえば該チップ内に形成されるパターンの一部を含む
ことにより、チップ内の実パターンが持つ厚さ方向プロ
ファイルと疎密プロファイルとをそのまま再現してい
る。したがって、先の図３ないし図５に示したようなパ
ターンの疎密、フォトレジスト面の高さ、下地の表面段
差によるパターンの線幅変動がチップ内で生ずると、こ
の変動はそのまま基本セルにも現れる。したがって、現
実に則した正確な線幅管理を行うことが可能となる。も
ちろん、この基本セルがスクライブ・ライン上に形成さ
れることによる検出の容易さは、従来と変わらない。ま
た、基本セルの配列個数を増やせば、実パターンに近い
線幅評価パターンが得られるため、測定精度を向上させ
ることができる。

【００１９】上記線幅管理パターンの線幅は、ＳＥＭの
原理を応用し、電子ビームを照射して測定することがで
きる。このとき、投影露光装置による１ショット分の基
板上露光域においては、線幅変動が最も顕著に現れ易い
隅部に上記基本セルを配することで、極めて精度の高い
測定が可能となる。かかる線幅管理方法により、フォト
レジスト・パターンや回路パターンの線幅いずれをも、
正確に管理することができる。

【００２０】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２１】実施例１ 本実施例では、本発明の線幅管理パターンの一構成例に
ついて、図１および図２を参照しながら説明する。

【００２２】図１の（ａ）図は、１ショットで４個のチ
ップ１の一括露光が可能な縮小投影露光装置を用いた場
合の１ショット分の基板上露光域１０を表しており、各
チップ１を互いに分離するために基板上を縦横に走るス
クライブ・ライン２の上に、線幅管理パターン２０が配
されている。

【００２３】この線幅管理パターン２０のひとつを拡大
した図が、（ｂ）図である。１個の線幅管理パターン２
０は、碁盤目状に規則的に配列された複数（ここでは４
０個）の基本セル３０から構成されている。各基本セル
３０の微細構造はどれも同じである。

【００２４】さらに、上記基本セル３０のひとつを拡大
した図が、（ｃ）図である。ここで、斜線を施した部分
は、この基本セルの最表面のレイヤーを構成するレジス
ト・パターンである。上記レジスト・パターンは、ここ
ではその直下のポリシリコン膜（図２の符号３６を参
照。）をエッチングするためのマスクとして形成されて
おり、中央部を縦方向に走る２本の太いレジスト・パタ
ーン３２と、その両側に縦方向、上下２段に配される計
８本の細いレジスト・パターン３１の２種類がある。こ
れら両レジスト・パターン３１，３２は、互いに異なる
疎密度を有している。半導体デバイスにおけるポリシリ
コン膜３６は、配線用としてはＭＯＳトランジスタのゲ
ート電極、あるいはメモリ素子のワード線やビット線の
構成材料として用いられているが、前者にはその世代の
デバイスの最小加工寸法、後者にはそれより１世代前の
最小加工寸法が適用されるのが普通である。また図中、
隣接する２本のレジスト・パターン３３の形成領域に重
なる破線で示される領域は、上記ポリシリコン膜３６の
さらに下層側に形成される素子分離パターン３３の開口
部である。

【００２５】（ｃ）図のＸ−Ｘ線断面図を図２に示す。
この図より、この基本セル３０にはパターンの線幅や疎
密プロファイルといった水平方向プロファイルのみなら
ず、Ｓｉ基板３５に素子分離領域３３が形成されること
により発生した表面段差ｓ、これを反映したポリシリコ
ン膜３６の段差、フォトレジスト面の高低差、フォトレ
ジスト膜の膜厚差｜ｔ₁ −ｔ₂ ｜（ただし、ｔ₁ はレジ
スト・パターン３１の膜厚、ｔ₂ はレジスト・パターン
３２の膜厚をそれぞれ表す。）といった垂直方向プロフ
ァイルが実パターンと同様に再現されていることがわか
る。ただし、この基本セル３０内のパターンのレイアウ
トは、チップ１内に形成される実パターンのレイアウト
と全く同一ではなく、該実パターンの一部を採り入れた
ものとなっている。

【００２６】なお、前出の図１の（ｃ）図において、上
記レジスト・パターン３１の間および両側に配されてい
る小さな正方形のパターンは参考までに付記したもので
あり、上記レジスト・パターン３１，３２をマスクとし
たポリシリコン膜３６のドライエッチングにより電極パ
ターンが形成された後、この電極パターンを被覆する層
間絶縁膜に開口されるコンタント・ホール・パターン３
４である。つまり、上記基本セル３０内では、これより
後の工程においても各レイヤーを代表するパターンが順
次作り込まれてゆく。

【００２７】実施例２ 本実施例では、本発明の線幅管理方法について、(i) 測
長パターンの選択、(ii)ショット内の線幅管理場所、の
各項目に分けて説明する。

【００２８】(i) 測定パターンの選択 ＭＯＳトランジスタのゲート長のごとく最も厳しい線幅
制御が要求されるパターンについては、上記の基本セル
３０内に形成されているレジスト・パターン３１を測定
パターンとして選択する。また、線幅制御はそれほど厳
しくなくとも、定在波効果やハレーションにより解像性
能が劣化し易い箇所も測定パターンとして選択する。す
なわち、最小加工寸法の適用箇所、理想結像面がジャス
ト・フォーカス面から最も大きく離れている箇所（最上
面および最下面）、レジスト膜が最も厚い箇所、下地材
料層に段差が存在する箇所等が選択の対象となる。この
選択により、配線パターンの断線や短絡、あるいはホー
ルの抜け不良といったレジスト・パターンの形成異常を
管理・防止することができる。

【００２９】また、実パターン部には様々な疎密度を有
するパターンが混在しているが、パターンの密な部分と
疎な部分とでは、経時的線幅変動の傾向が異なる。そこ
で、最密部と最疎部を代表するパターンも測定パターン
として選択すれば、実パターン内のすべてとの疎密度に
ついて線幅変動の傾向を知ることができる。

【００３０】(ii)ショット内の線幅管理場所 １ショット分の基板上露光域１０における線幅変動の傾
向は、ステッパの投影レンズの収差の影響により通常一
様とはならない。収差の影響が最も現れ易いのはレンズ
の周辺部に対応する領域であるため、基板上露光域１０
の四隅に配された線幅管理パターン２０を個別に測定
し、さらに好ましくは収差の最も少ないレンズの中心部
に対応する基板上露光域１０の中心に配した線幅管理パ
ターン２０を測定すると良い。

【００３１】ところで、線幅管理パターンが先の図１の
（ａ）図に示されるように基板上露光域１０の四隅に配
されている場合、この四隅の線幅管理パターン２０がス
テップ・アンド・リピート式の露光における隣接ショッ
トにより重複して露光されないような対策を考える必要
がある。可能な対策のひとつは、スクライブ・ラインが
重ならないようなステップ・ピッチを露光装置に設定す
ることである。この場合、隣接する基板上露光域１０間
ではスクライブ・ライン幅が従来の２倍となる。スクラ
イブ・ライン幅を変更したくない場合には、他の対策と
して、同一辺上に存在する線幅管理パターン２０をそれ
ぞれ別のショットで露光することが考えられる。すなわ
ち、たとえば図１の（ａ）図において、右上隅の線幅管
理パターン２０をこのショットで露光したら、右下隅の
線幅管理パターン２０は右隣あるいはさらに別のショッ
トで露光する。ただし、この場合は最終的に複数の基板
上露光域１０がジグソー・パズル式に基板上で組み合わ
されることになり、（ａ）図に示される配置のままでは
１ショット分の基板上露光域１０内で使用できる線幅管
理パターン２０の数が減少してしまうので、配置数を適
宜増やすことが望ましい。

【００３２】なお、本発明の線幅管理方法においては、
あらゆる測定パターンを選択すればそれだけ測定精度は
向上するが、管理にかかる工数は必然的に増加する。し
たがって、工数を増加を最小限に抑えつつ如何に精度を
向上できるかがポイントとなる。本発明の場合、測定箇
所をＭＯＳトランジスタのゲート長を代表する部分に限
定しても、その周囲に実パターン内で発生し得る最大の
下地段差が必然的に発生しているので、配線パターンの
ショートや断線といったレジスト・パターンの異常を、
ゲート長の測定時に同時に検出することができる。

【００３３】このような本発明の線幅管理を測長ＳＥＭ
を用いて実際に行った結果、次のようなメリットが得ら
れた。まず、本発明では実パターン部における線幅変動
がそのまま線幅管理パターンに現れるため、たとえばレ
ジスト・パターンの線幅異常が検出された時点でレジス
ト・パターンを作り直し、その後のエッチング工程へ進
むことができた。これに対して従来は、たとえ実パター
ン部において許容範囲を超える線幅変動が生じていて
も、線幅管理パターンの測定結果が許容範囲内に収まっ
ていれば次工程へ進んでいたため、最終的なデバイス動
作チェック時に不良の判定が出て初めてトラブルに気付
くといったような不都合があった。また、量産時にはフ
ォーカスずれや露光感度ズレに影響を及ぼす下地膜の膜
厚や反射率といったパラメータが長期的に変動する可能
性があるが、これに起因する実パターン部の変動推移も
正確に追跡することができた。

【００３４】以上、本発明の具体的な実施例について説
明したが、本発明はこの例に何ら限定されるものではな
い。たとえば、上述の実施例ではレジスト・パターンの
線幅管理について説明したが、このレジスト・パターン
をマスクとしてエッチングされた下地材料膜の回路パタ
ーンの線幅管理も、全く同様にして行うことができる。
また、１ショットの基板上露光域における線幅管理パタ
ーンの配置および個数は適宜変更可能である。たとえ
ば、上述の実施例では線幅管理パターンを四隅と中央に
のみ配置したが、１ショット内のチップ数がより多い場
合には、縦横に走るスクライブ・ラインの各格子点に設
ければ、チップ間の線幅変動のバラツキを詳細に知るこ
とができる。あるいは、１個のチップ面積が大きく、チ
ップ内でも線幅変動のバラツキが生じ得るような場合に
は、線幅管理パターンをチップの辺に沿った領域にも追
加すると良い。この他、１個の線幅管理パターンを構成
する基本セルの数、基本セルを構成するパターンの形状
や構成は、いずれも本発明の趣旨を逸脱しない限りにお
いて変更可能である。

【００３５】

【発明の効果】以上の説明からも明らかなように、本発
明ではチップ内の実パターンで生じている線幅変動をそ
のまま反映した線幅管理パターンを観察することができ
るため、従来に比べて線幅管理の精度を飛躍的に向上さ
せることができる。したがって、本発明は線幅管理を通
じて半導体デバイスの高性能化、高集積化、高信頼化に
大きく貢献するものである。

【図面の簡単な説明】

【図１】本発明の線幅管理パターンの構造を示す模式的
平面図であり、（ａ）図は１ショット分の基板上露光域
における線幅管理パターンの配置、（ｂ）図は各線幅管
理パターンにおける基本セルの配列、（ｃ）図は各基本
セル内におけるパターンのレイアウトをそれぞれ表す。

【図２】図１の（ｃ）図のＸ−Ｘ線断面図である。

【図３】パターン疎密差によるレジスト・パターンの変
動を示すグラフであり、（ａ）図はライン・パターンの
場合、（ｂ）図はホール・パターンの場合をそれぞれ表
す。

【図４】露光装置のフォーカスずれ量に対するレジスト
・パターンの線幅の変動を示すグラフである。

【図５】定在波効果を示すグラフであり、（ａ）図はラ
イン・パターンの場合、（ｂ）図はホール・パターンの
場合をそれぞれ表す。

【図６】従来の線幅管理パターンの構造を示す模式図で
あり、（ａ）図は平面図、（ｂ）図はそのＹ−Ｙ線断面
図である。

【符号の説明】

１ チップ ２ スクライブ・ライン １０ （露光装置による１ショット分の）基板上露光域 ２０ 線幅管理パターン ３０ 基本セル ３１，３２ レジスト・パターン ３３ 素子分離パターン ３４ コンタクト・ホール・パターン ３５ Ｓｉ基板 ３６ ポリシリコン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 21/88 Ｚ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に形成される複数のチップを互い
   に分割するためのスクライブ・ライン上に配され、該チ
   ップ内に形成されるパターンの垂直方向プロファイルに
   おける最上面と最下面、水平方向プロファイルにおける
   最密領域と最疎領域、および該垂直方向プロファイルと
   該水平方向プロファイルの相互関係にもとづいて発生す
   るレジスト膜厚の最大部と最小部とを再現した基本セル
   を少なくとも１個有する線幅管理パターン。
2. 【請求項２】 前記基本セルは、前記パターンを構成す
   る各レイヤーの代表パターンを含む請求項１記載の線幅
   管理パターン。
3. 【請求項３】 前記代表パターンは、前記各レイヤーに
   おいて前記チップ内に形成されるパターンの一部である
   請求項１または請求項２に記載の線幅管理パターン。
4. 【請求項４】 前記基本セルが複数個、規則的に配列さ
   れてなる請求項１ないし請求項３のいずれか１項に記載
   の線幅管理パターン。
5. 【請求項５】 請求項１ないし請求項４のいずれか１項
   に記載の線幅管理パターンに電子ビームを照射して得ら
   れる線幅の測定値にもとづき、前記チップ内に形成され
   たパターンの線幅を管理する線幅管理方法。
6. 【請求項６】 前記基本セルを、投影露光装置による１
   ショット分の基板上露光域の少なくとも隅部に配する請
   求項５記載の線幅管理方法。
7. 【請求項７】 前記チップ内に形成されたパターンがフ
   ォトレジスト・パターンである請求項５または請求項６
   に記載の線幅管理方法。
8. 【請求項８】 前記チップ内に形成されたパターンが回
   路パターンの少なくとも最上層のレイヤーに形成された
   パターンである請求項５または請求項６に記載の線幅管
   理方法。