JPH07142368A - フォトレジストチェックパターン - Google Patents
フォトレジストチェックパターンInfo
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Abstract
に対応するフォトレジスト膜に検査用パターンを形成す
ることによって露光が所望の精度で行われたか否かを確
認しやすくしたチェックパターンの提供。 【構成】半導体基板上に配線層等の機能領域を複数層に
わたり形成する際に、各形成工程において生ずる段差や
くぼみを含むように検査領域を形成し、検査用のチェッ
クパターンをそれぞれ工程毎に形成し、かつパターンを
導体配線層および層間膜等の形成と同時にフォトリソグ
ラフィーにより段差を横切るように形成し、段差の平面
形状は凹型とし、レジスト表面は略平坦とされ、チェッ
クパターンはICの設計ルールより厳しい寸法のものを
含む。
Description
回路装置(IC)に関し、特に多層配線層を備えるこの
種のICのフォトレジストチェックパターンに関する。
素子の高集積化に伴い、基板表面に絶縁膜を介して形成
される回路配線パターンの微細化および高集積度化が進
み、線幅0.5μm以下のパターンが要求されるに至っ
ている。
実現するに当たって基板表面の回路配線パターンの微細
化、高集積化についてもリソグラフィー工程においてフ
ォトレジスト膜に形成される遮光マスクの実像の解像度
を確保しなければならない。
化してきており、特にMOS型のダイナミックRAM
(DRAM)では、微細な面積で必要な蓄積容量を得る
ために、例えばシリコン基板上方にメモリ容量が配設さ
れるスタック型キャパシタセル構造等のように、蓄積電
極の構造を垂直方向に高く且つ複雑な形状としなければ
ならない。
れる縮小投影露光装置(ステッパー)の焦点深度(Dept
h of Focus;「DOF」という)にも限界があり、前記
のような微細パターンに充分なDOFを得ることは困難
になってきている。
れやショートといった解像不良箇所等の検査が高集積度
のICの製造プロセスにおいて極めて重要となってい
る。
の不良箇所の検出のために、フォトレジストチェックパ
ターンとして図3、図4に示すようなパターンを用いて
いた。図3、図4は高集積度のICのチェックパターン
の一例を示したものである。
上面図であり、また図4は、図3の矢線X−X’につい
ての縦断面図である。
の製造プロセスについて説明する。まず、半導体基板1
の表面に周知の方法によりフィールド酸化膜2を形成
し、その後、ゲート酸化膜3を熱酸化により形成する。
パターニングした後、層間膜5(ここで層間膜は、シリ
コン酸化膜やBPSG等の絶縁膜)を形成し、ついで、
第1ポリシリコン配線層6をパターニングし、さらに層
間膜7を形成する。
トレジスト9a,9b,9cをパターニングする。この
後に、フォトレジスト9a,9b,9cをマスクとして
アルミエッチングを行って第1アルミ配線層がパターニ
ングされる。
をエッチングによってパターニングする前の工程を表わ
している。
として3種類の高さの平面上にそれぞれフォトレジスト
パターン9a,9b,9cを形成し、すべての平面上で
フォトレジストが解像していることを確認し、解像不良
箇所の有無をチェックしていた。そして、すべての平面
上でフォトレジストパターン9a,9b,9cが形状良
く解像されていれば問題なしと判定されていた。なおフ
ォトレジストパターン9a,9b,9cのレジスト表面
は略平坦とされ、良好な解像度が得られる。
に使用されているパターンは複雑な形状をしており、例
えば図5に示すようなパターンが存在する場合もある。
線をもっている。例えば、フォトレジストの厚さがT1
の時の最低解像露光時間がE1となり、厚さがT2の時は
最低解像露光時間はE2となる。すなわち、厚さが薄い
T2の時の方が最低解像露光時間が長くなる。
布膜厚を平坦部でT1と決定して塗布した場合でも、局
所的にT2という膜厚が存在することになり、露光、現
像後に、T2の膜厚であった部分のみフォトレジストが
残ってしまう可能性が高くなる。
示すように、フォトレジスト9dと9eが短絡してしま
い、このままアルミ配線層のエッチングを行えば不良と
なってしまう。なお、図5は図7の矢線Y−Y’につい
ての断面図に対応している。
ンではこのような不具合をチェックすることは不可能で
あった。すなわち、従来のチェックパターンは、図3、
図4に示すように、チェックパターン9a,9b,9c
はレジスト平面の高さが揃っており、パターンの厚さが
異なるため、前述の通り、図6に示す感度曲線に従って
チェックパターン9a,9b,9cは互いに異なる振舞
を示し、これら3つの段差上のパターンが全て適正にパ
ターニングされるように、フォーカスや露光時間が設定
される。しかし、この場合、段差間の傾斜部のキレ具合
はわからない。
みを有する回路パターンにおいては、露光時に凹型のゲ
ート電極4の内側から光のハレーションが起こり、フォ
トレジストパターン9fを局所的に細らせたり、最悪の
場合には断線させてしまう。図9に図8の矢線Z−Z’
についての断面図を示す。
ンではチェックすることは不可能であった。
路パターンニングにおいて段差におけるパターン不良を
検出するための判定方法として、従来、例えば特開昭6
2−78818号公報には、前記従来例と同様にウェハ
上にパターニング判定領域を設け、ここに各製造工程で
形成される段差のうち少なくともレジストパターンの不
良が起きやすい段差を形成し、該段差を横切るようにチ
ェックパターンを形成する方法が開示されている。
公報に記載された回路パターニング判定方法では、露光
時において凹型の配線層の内側からの光のハレーション
により生じるフォトレジストパターンの不具合を検出す
ることは不可能であり、また特開昭62−78818号
公報においてはレジスト層の膜厚は略一定とされ、従っ
て該パターニング判定方法は、段差間におけるレジスト
膜厚差による感度特性の相違によって生じるレジストパ
ターンの不具合を検出するという問題の解決をするもの
ではない。
伴う多層配線層を含む高集積半導体回路装置において、
配線層にそれぞれ対応するフォトレジスト膜の露光・現
像が所望の精細度を保って行われたか否かを確認しやす
くし、且つ半導体基板上のすべてのパターンの良/不良
を判定することが可能な構成としたフォトレジストチェ
ックパターンを提供することにある。
め、本発明は、多数の不純物拡散領域を内部に含む半導
体基板と、前記半導体基板の表面に絶縁性の膜を介して
層状に形成された複数の導体配線層とを含み、前記基板
表面を基準にして前記絶縁性の膜及び前記配線層の少な
くとも一方で定義される複数の高さの表面部分を有する
半導体集積回路装置において、前記半導体集積回路装置
の各製造工程で形成される段差に対応して複数の段差を
備え、前記段差は平面形状が凹型に形成され、チェック
パターンが前記段差上を連続して少なくとも1段以上横
切り、且つレジスト表面を略平坦としたことを特徴とす
るフォトレジストチェックパターンを提供する。
ンの下地表面の平面形状を凹型に形成することを特徴と
している。
ジストパターンが段差上の凹部を連続して横切ることを
特徴とする。
幅及び間隔が基板上の半導体回路素子の設計ルールより
も厳しい寸法に形成されたチェックパターンを含んでい
る。
ターンを露光面の四隅に配設したことを特徴とするフォ
トレジストチェックパターンを提供する。
ト電極は平面形状が凹型にパターン形成される。
する。
図2は、図1の矢線A−A’の縦断面図である。
りフィールド酸化膜2を上面から見て、くし状の形状に
形成する(図1参照)。フィールド酸化膜厚は500n
mとした。
により形成する。
形成する際に、本実施例に係るチェックパターンにおい
ては、フォトレジストを、例えば図1の10cのような
複数のレジストパターンをパターニングする。
イン幅1μmのものを4本パターニングした。レジスト
パターンのスペース(間隔)はそれぞれ、0.3μm,
0.4μm,0.5μmとした。なお、本実施例におい
てチェックパターンと同一半導体基板上に形成される半
導体集積回路装置の設計ルールは、0.4μmルールを
用いている。
際、リソグラフィー工程で最も解像の厳しいポイント
は、フォトレジストチェックパターン10cとなる。こ
のため、例えばチェックパターン10cの解像状態を顕
微鏡により観察し、解像状態に問題がなければ、ICパ
ターン全てにおいて問題がないことが確認出来ることに
なる。
IE(反応性イオンエッチング)等により行い、フォト
レジストを剥離すると、ゲート電極4が形成される。ゲ
ート電極4の膜厚は300nmとした。
示すように、フィールド酸化膜とゲート電極が重畳する
段11と、フィールド酸化膜とゲート電極と第1ポリシ
リコン配線層とが重畳する段12にも、ゲート電極を形
成しておく。そして、図示の如く、下地を形成するゲー
ト電極は図1に示すように凹型に形成される。
リコン配線層6を形成する。この際、チェックパターン
として、フォトレジストを図1の10bのようにパター
ニングする。
アンド・スペースは、10cと同一とした。この場合
も、ゲート電極形成時と同様に、第1ポリシリコン配線
層パターニング時のリソグラフィー工程で最も解像の厳
しいポイントは、本実施例に係るフォトレジストチェッ
クパターン10bとなる。
解像状態を顕微鏡により観察し、解像状態が良好であれ
ば、ICのパターン全てにおいて問題がないことを確認
出来たことになる。
IE等により行いフォトレジストを剥離すると、第1ポ
リシリコン配線層6が形成される。第1ポリシリコン配
線層6は厚さ200nmとした。
膜とゲート電極と第1ポリシリコン配線層の段12にも
第1ポリシリコン配線層をパターニングしておく。
配線層8を堆積する。この際、チェックパターンにはフ
ォトレジストを図1の10aのようにパターニングす
る。フォトレジストのライン・アンド・スペースは、前
記10b,10cと同様とした。なお図2に示すよう
に、フォトレジストパターン10aのレジスト表面は略
平坦とされ、良好な解像度を保証している。
ン配線層の形成時と同様に、第1アルミ配線層のパター
ニング時のリソグラフィー工程で最も解像の厳しいポイ
ントは、フォトレジストチェックパターン10aとな
る。
解像状態が良好であれば、ICパターンの全てにおいて
問題がないことを確認出来たことになる。
IE等により行い、その後フォトレジストを剥離する
と、第1アルミ配線層8が形成される。第1アルミ配線
層8の膜厚は、600nmとした。
際、図2に示すように基板上部のフォトレジスト膜厚が
T1でフィールド酸化膜とゲート電極の段差部(傾斜
部)が膜厚T2となってしまった場合、図6に示したよ
うな現像が起こり、この段差部分でフォトレジストパタ
ーンが短絡してしまう。
ステッパーのフォーカスを合せなおし、本チェックパタ
ーンにて確認を行い、良好となる条件を見つけてから、
フォトリソグラフィー工程を行えばよい。
では、段差間を連続して横切り、レジスト表面が平坦な
パターンにより、従来チェックできなかった傾斜部の形
状が検出でき、段差部分でのフォトレジストの短絡等の
不良の発見が容易にできる利点を有している。
面上をフォトレジストが横切る場合、凹の内側から光の
ハレーションが起こり、フォトレジストパターンを局所
的に細くしたり断線させてしまう可能性があるが(図
8、図9参照)、本発明のチェックパターンでは、下地
表面に凹型を形成しているので、光のハレーションによ
る悪影響を容易に確認することが可能となる。
トの局所的な細りや断線が発生したならば、本チェック
パターンで確認しながら露光時間を短くするか、ステッ
パーのフォーカスを合わせ直す等の調整を行なう。この
ようにして良好な条件が決定された後、条件決定に用い
たウェハは、フォトレジストを剥離し、再度良好条件で
露光しパターニングされる。
見出来なかったリソグラフィー工程における段部におけ
るパターンの短絡と光ハレーションによるパターンの細
りの2種類の不具合を同時に確認することが可能とな
る。
ョット)内においても、縮小レンズの収差や露光面の傾
斜等により、均一にパターニング出来ない場合も発生す
る。このような不具合を発見させるためには、少くとも
露光面内の2ケ所(中央と隅)、好ましくは四隅に本発
明のチェックパターンを設ければよい。
チップ上の高低差のある複数個所に形成されたフォトレ
ジストチェックパターンを顕微鏡の同一視野内に入れて
その形状を確認することによって、エッチングによりパ
ターンを形成する前に予め半導体チップ表面全体が露光
の焦点深度内にあるか否かを容易に検査できるので、不
良が発生する割合を著しく減少させることが可能とな
り、集積度の高い半導体集積回路の歩留りを大きく向上
するものである。
凹型に形成され、フォトレジストチェックパターンは凹
部を横切るように形成されるため、露光時、両サイドか
らのハレーションによるパターンの細りや断線の状態を
検査することができる。
トチェックパターンとして複数のパターンが段部の凹部
を横切るように形成され、またパターンの線幅と間隔は
半導体集積回路の設計ルールに従うパターン中最も厳し
いものを含むため、チェックパターンの解像状態を顕微
鏡により観察しその解像状態が良好であれば、ICのパ
ターン全てにおいて問題がないことを確認出来ることに
なる。
に本発明に係るチェックパターンを設けることにより、
ステッパーによる1つの露光面内において縮小レンズの
収差や露光面の傾斜等により生じるパターニング不良を
検出することができる。
る。
る。
ン配線層の重なった段
Claims (6)
- 【請求項1】多数の不純物拡散領域を内部に含む半導体
基板と、前記半導体基板の表面に絶縁性の膜を介して層
状に形成された複数の導体配線層とを含み、前記基板表
面を基準にして前記絶縁性の膜及び前記配線層の少なく
とも一方で定義される複数の高さの表面部分を有する半
導体集積回路装置において、前記半導体集積回路装置の
各製造工程で形成される段差に対応して複数の段差を備
え、前記段差は平面形状が凹型に形成され、チェックパ
ターンが前記段差上を連続して少なくとも1段以上横切
り、且つレジスト表面を略平坦としたことを特徴とする
フォトレジストチェックパターン。 - 【請求項2】フォトレジストパターンの下地表面の平面
形状を凹型に形成することを特徴とする請求項1記載の
フォトレジストチェックパターン。 - 【請求項3】複数のパターンが前記段差の凹部を横切る
よう形成されることを特徴とする請求項1記載のフォト
レジストチェックパターン。 - 【請求項4】パターンの線幅及び間隔が基板上の半導体
回路素子の設計ルールよりも厳しい寸法に形成されたチ
ェックパターンを含むことを特徴とする請求項3記載の
フォトレジストチェックパターン。 - 【請求項5】チェックパターンを露光面の四隅に配設し
たことを特徴とする請求項1記載のフォトレジストチェ
ックパターン。 - 【請求項6】ゲート電極の平面形状を凹型にパターン形
成することを特徴とする請求項1記載のフォトレジスト
チェックパターン。
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