JPH07142368A - フォトレジストチェックパターン - Google Patents

フォトレジストチェックパターン

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JPH07142368A
JPH07142368A JP5308579A JP30857993A JPH07142368A JP H07142368 A JPH07142368 A JP H07142368A JP 5308579 A JP5308579 A JP 5308579A JP 30857993 A JP30857993 A JP 30857993A JP H07142368 A JPH07142368 A JP H07142368A
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Abstract

(57)【要約】 【目的】多層配線層を含む高集積ＩＣにおいて、配線層
に対応するフォトレジスト膜に検査用パターンを形成す
ることによって露光が所望の精度で行われたか否かを確
認しやすくしたチェックパターンの提供。 【構成】半導体基板上に配線層等の機能領域を複数層に
わたり形成する際に、各形成工程において生ずる段差や
くぼみを含むように検査領域を形成し、検査用のチェッ
クパターンをそれぞれ工程毎に形成し、かつパターンを
導体配線層および層間膜等の形成と同時にフォトリソグ
ラフィーにより段差を横切るように形成し、段差の平面
形状は凹型とし、レジスト表面は略平坦とされ、チェッ
クパターンはＩＣの設計ルールより厳しい寸法のものを
含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積度の半導体集積
回路装置（ＩＣ）に関し、特に多層配線層を備えるこの
種のＩＣのフォトレジストチェックパターンに関する。
【０００２】
【従来の技術】近時、半導体基板内に形成される半導体
素子の高集積化に伴い、基板表面に絶縁膜を介して形成
される回路配線パターンの微細化および高集積度化が進
み、線幅０．５μｍ以下のパターンが要求されるに至っ
ている。
【０００３】半導体基板内の素子の微細化、高集積化を
実現するに当たって基板表面の回路配線パターンの微細
化、高集積化についてもリソグラフィー工程においてフ
ォトレジスト膜に形成される遮光マスクの実像の解像度
を確保しなければならない。
【０００４】また、微細化に伴い素子も三次元的に複雑
化してきており、特にＭＯＳ型のダイナミックＲＡＭ
（ＤＲＡＭ）では、微細な面積で必要な蓄積容量を得る
ために、例えばシリコン基板上方にメモリ容量が配設さ
れるスタック型キャパシタセル構造等のように、蓄積電
極の構造を垂直方向に高く且つ複雑な形状としなければ
ならない。
【０００５】しかし、フォトレジストの露光に通常使わ
れる縮小投影露光装置（ステッパー）の焦点深度（Dept
h of Focus；「ＤＯＦ」という）にも限界があり、前記
のような微細パターンに充分なＤＯＦを得ることは困難
になってきている。
【０００６】このため、フォトレジストパターンの断切
れやショートといった解像不良箇所等の検査が高集積度
のＩＣの製造プロセスにおいて極めて重要となってい
る。
【０００７】従来、このようなフォトレジストパターン
の不良箇所の検出のために、フォトレジストチェックパ
ターンとして図３、図４に示すようなパターンを用いて
いた。図３、図４は高集積度のＩＣのチェックパターン
の一例を示したものである。
【０００８】図３はフォトレジストチェックパターンの
上面図であり、また図４は、図３の矢線Ｘ−Ｘ’につい
ての縦断面図である。
【０００９】図４を参照して、従来のチェックパターン
の製造プロセスについて説明する。まず、半導体基板１
の表面に周知の方法によりフィールド酸化膜２を形成
し、その後、ゲート酸化膜３を熱酸化により形成する。
【００１０】次に、ポリシリコンによるゲート電極４を
パターニングした後、層間膜５（ここで層間膜は、シリ
コン酸化膜やＢＰＳＧ等の絶縁膜）を形成し、ついで、
第１ポリシリコン配線層６をパターニングし、さらに層
間膜７を形成する。
【００１１】次に、第１アルミ配線層８を堆積し、フォ
トレジスト９ａ，９ｂ，９ｃをパターニングする。この
後に、フォトレジスト９ａ，９ｂ，９ｃをマスクとして
アルミエッチングを行って第１アルミ配線層がパターニ
ングされる。
【００１２】なお、図３、図４では、第１アルミ配線層
をエッチングによってパターニングする前の工程を表わ
している。
【００１３】従来例では、このようにチェックパターン
として３種類の高さの平面上にそれぞれフォトレジスト
パターン９ａ，９ｂ，９ｃを形成し、すべての平面上で
フォトレジストが解像していることを確認し、解像不良
箇所の有無をチェックしていた。そして、すべての平面
上でフォトレジストパターン９ａ，９ｂ，９ｃが形状良
く解像されていれば問題なしと判定されていた。なおフ
ォトレジストパターン９ａ，９ｂ，９ｃのレジスト表面
は略平坦とされ、良好な解像度が得られる。
【００１４】
【発明が解決しようとする課題】しかし、実際にＩＣ内
に使用されているパターンは複雑な形状をしており、例
えば図５に示すようなパターンが存在する場合もある。
【００１５】また、フォトレジストは図６に示す感度曲
線をもっている。例えば、フォトレジストの厚さがＴ1
の時の最低解像露光時間がＥ1となり、厚さがＴ2の時は
最低解像露光時間はＥ2となる。すなわち、厚さが薄い
Ｔ2の時の方が最低解像露光時間が長くなる。
【００１６】従って図５において、フォトレジストの塗
布膜厚を平坦部でＴ1と決定して塗布した場合でも、局
所的にＴ2という膜厚が存在することになり、露光、現
像後に、Ｔ2の膜厚であった部分のみフォトレジストが
残ってしまう可能性が高くなる。
【００１７】このような不具合が発生した場合、図７に
示すように、フォトレジスト９ｄと９ｅが短絡してしま
い、このままアルミ配線層のエッチングを行えば不良と
なってしまう。なお、図５は図７の矢線Ｙ−Ｙ’につい
ての断面図に対応している。
【００１８】図３、図４に示した従来のチェックパター
ンではこのような不具合をチェックすることは不可能で
あった。すなわち、従来のチェックパターンは、図３、
図４に示すように、チェックパターン９ａ，９ｂ，９ｃ
はレジスト平面の高さが揃っており、パターンの厚さが
異なるため、前述の通り、図６に示す感度曲線に従って
チェックパターン９ａ，９ｂ，９ｃは互いに異なる振舞
を示し、これら３つの段差上のパターンが全て適正にパ
ターニングされるように、フォーカスや露光時間が設定
される。しかし、この場合、段差間の傾斜部のキレ具合
はわからない。
【００１９】さらに、図８に示すような平面形状がくぼ
みを有する回路パターンにおいては、露光時に凹型のゲ
ート電極４の内側から光のハレーションが起こり、フォ
トレジストパターン９ｆを局所的に細らせたり、最悪の
場合には断線させてしまう。図９に図８の矢線Ｚ−Ｚ’
についての断面図を示す。
【００２０】このような不具合も従来のチェックパター
ンではチェックすることは不可能であった。
【００２１】なお、ウェハ上の微細パターンから成る回
路パターンニングにおいて段差におけるパターン不良を
検出するための判定方法として、従来、例えば特開昭６
２−７８８１８号公報には、前記従来例と同様にウェハ
上にパターニング判定領域を設け、ここに各製造工程で
形成される段差のうち少なくともレジストパターンの不
良が起きやすい段差を形成し、該段差を横切るようにチ
ェックパターンを形成する方法が開示されている。
【００２２】しかしながら、特開昭６２−７８８１８号
公報に記載された回路パターニング判定方法では、露光
時において凹型の配線層の内側からの光のハレーション
により生じるフォトレジストパターンの不具合を検出す
ることは不可能であり、また特開昭６２−７８８１８号
公報においてはレジスト層の膜厚は略一定とされ、従っ
て該パターニング判定方法は、段差間におけるレジスト
膜厚差による感度特性の相違によって生じるレジストパ
ターンの不具合を検出するという問題の解決をするもの
ではない。
【００２３】従って、本発明の目的は、段差やくぼみを
伴う多層配線層を含む高集積半導体回路装置において、
配線層にそれぞれ対応するフォトレジスト膜の露光・現
像が所望の精細度を保って行われたか否かを確認しやす
くし、且つ半導体基板上のすべてのパターンの良／不良
を判定することが可能な構成としたフォトレジストチェ
ックパターンを提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、多数の不純物拡散領域を内部に含む半導
体基板と、前記半導体基板の表面に絶縁性の膜を介して
層状に形成された複数の導体配線層とを含み、前記基板
表面を基準にして前記絶縁性の膜及び前記配線層の少な
くとも一方で定義される複数の高さの表面部分を有する
半導体集積回路装置において、前記半導体集積回路装置
の各製造工程で形成される段差に対応して複数の段差を
備え、前記段差は平面形状が凹型に形成され、チェック
パターンが前記段差上を連続して少なくとも１段以上横
切り、且つレジスト表面を略平坦としたことを特徴とす
るフォトレジストチェックパターンを提供する。
【００２５】本発明においては、フォトレジストパター
ンの下地表面の平面形状を凹型に形成することを特徴と
している。
【００２６】また、本発明においては、複数のフォトレ
ジストパターンが段差上の凹部を連続して横切ることを
特徴とする。
【００２７】さらに、本発明においては、パターンの線
幅及び間隔が基板上の半導体回路素子の設計ルールより
も厳しい寸法に形成されたチェックパターンを含んでい
る。
【００２８】そして、本発明は、好ましくはチェックパ
ターンを露光面の四隅に配設したことを特徴とするフォ
トレジストチェックパターンを提供する。
【００２９】また、本発明においては、好ましくはゲー
ト電極は平面形状が凹型にパターン形成される。
【００３０】
【実施例】次に、図面を参照して本発明の実施例を説明
する。
【００３１】
【実施例１】図１は本発明の一実施例の上面図を示し、
図２は、図１の矢線Ａ−Ａ’の縦断面図である。
【００３２】まず半導体基板１の表面に周知の方法によ
りフィールド酸化膜２を上面から見て、くし状の形状に
形成する（図１参照）。フィールド酸化膜厚は５００ｎ
ｍとした。
【００３３】その後ゲート酸化膜を、熱酸化（不図示）
により形成する。
【００３４】次に、ポリシリコンによるゲート電極４を
形成する際に、本実施例に係るチェックパターンにおい
ては、フォトレジストを、例えば図１の１０ｃのような
複数のレジストパターンをパターニングする。
【００３５】本実施例では、レジストパターンとしてラ
イン幅１μｍのものを４本パターニングした。レジスト
パターンのスペース（間隔）はそれぞれ、０．３μｍ，
０．４μｍ，０．５μｍとした。なお、本実施例におい
てチェックパターンと同一半導体基板上に形成される半
導体集積回路装置の設計ルールは、０．４μｍルールを
用いている。
【００３６】従って、ゲート電極４のパターニングの
際、リソグラフィー工程で最も解像の厳しいポイント
は、フォトレジストチェックパターン１０ｃとなる。こ
のため、例えばチェックパターン１０ｃの解像状態を顕
微鏡により観察し、解像状態に問題がなければ、ＩＣパ
ターン全てにおいて問題がないことが確認出来ることに
なる。
【００３７】この状態でポリシリコンのエッチングをＲ
ＩＥ（反応性イオンエッチング）等により行い、フォト
レジストを剥離すると、ゲート電極４が形成される。ゲ
ート電極４の膜厚は３００ｎｍとした。
【００３８】また、ゲート電極４を形成する際、図１に
示すように、フィールド酸化膜とゲート電極が重畳する
段１１と、フィールド酸化膜とゲート電極と第１ポリシ
リコン配線層とが重畳する段１２にも、ゲート電極を形
成しておく。そして、図示の如く、下地を形成するゲー
ト電極は図１に示すように凹型に形成される。
【００３９】次に、層間膜５を形成し、更に第１ポリシ
リコン配線層６を形成する。この際、チェックパターン
として、フォトレジストを図１の１０ｂのようにパター
ニングする。
【００４０】フォトレジストパターン１０ｂのライン・
アンド・スペースは、１０ｃと同一とした。この場合
も、ゲート電極形成時と同様に、第１ポリシリコン配線
層パターニング時のリソグラフィー工程で最も解像の厳
しいポイントは、本実施例に係るフォトレジストチェッ
クパターン１０ｂとなる。
【００４１】すなわち、このチェックパターン１０ｂの
解像状態を顕微鏡により観察し、解像状態が良好であれ
ば、ＩＣのパターン全てにおいて問題がないことを確認
出来たことになる。
【００４２】この状態でポリシリコンのエッチングをＲ
ＩＥ等により行いフォトレジストを剥離すると、第１ポ
リシリコン配線層６が形成される。第１ポリシリコン配
線層６は厚さ２００ｎｍとした。
【００４３】また、この際、図１に示すフィールド酸化
膜とゲート電極と第１ポリシリコン配線層の段１２にも
第１ポリシリコン配線層をパターニングしておく。
【００４４】次に層間膜７を形成し、その後第１アルミ
配線層８を堆積する。この際、チェックパターンにはフ
ォトレジストを図１の１０ａのようにパターニングす
る。フォトレジストのライン・アンド・スペースは、前
記１０ｂ，１０ｃと同様とした。なお図２に示すよう
に、フォトレジストパターン１０ａのレジスト表面は略
平坦とされ、良好な解像度を保証している。
【００４５】この場合もゲート電極及び第１ポリシリコ
ン配線層の形成時と同様に、第１アルミ配線層のパター
ニング時のリソグラフィー工程で最も解像の厳しいポイ
ントは、フォトレジストチェックパターン１０ａとな
る。
【００４６】すなわち、このチェックパターン１０ａの
解像状態が良好であれば、ＩＣパターンの全てにおいて
問題がないことを確認出来たことになる。
【００４７】この状態でアルミニウムのエッチングをＲ
ＩＥ等により行い、その後フォトレジストを剥離する
と、第１アルミ配線層８が形成される。第１アルミ配線
層８の膜厚は、６００ｎｍとした。
【００４８】例えば、第１アルミ配線層パターニングの
際、図２に示すように基板上部のフォトレジスト膜厚が
Ｔ1でフィールド酸化膜とゲート電極の段差部（傾斜
部）が膜厚Ｔ2となってしまった場合、図６に示したよ
うな現像が起こり、この段差部分でフォトレジストパタ
ーンが短絡してしまう。
【００４９】このような場合、露光時間を長くするか、
ステッパーのフォーカスを合せなおし、本チェックパタ
ーンにて確認を行い、良好となる条件を見つけてから、
フォトリソグラフィー工程を行えばよい。
【００５０】本発明のフォトレジストチェックパターン
では、段差間を連続して横切り、レジスト表面が平坦な
パターンにより、従来チェックできなかった傾斜部の形
状が検出でき、段差部分でのフォトレジストの短絡等の
不良の発見が容易にできる利点を有している。
【００５１】また、前述の通り、露光時に凹型の下地表
面上をフォトレジストが横切る場合、凹の内側から光の
ハレーションが起こり、フォトレジストパターンを局所
的に細くしたり断線させてしまう可能性があるが（図
８、図９参照）、本発明のチェックパターンでは、下地
表面に凹型を形成しているので、光のハレーションによ
る悪影響を容易に確認することが可能となる。
【００５２】もし光のハレーションによりフォトレジス
トの局所的な細りや断線が発生したならば、本チェック
パターンで確認しながら露光時間を短くするか、ステッ
パーのフォーカスを合わせ直す等の調整を行なう。この
ようにして良好な条件が決定された後、条件決定に用い
たウェハは、フォトレジストを剥離し、再度良好条件で
露光しパターニングされる。
【００５３】以上のように、従来のパターニングでは発
見出来なかったリソグラフィー工程における段部におけ
るパターンの短絡と光ハレーションによるパターンの細
りの２種類の不具合を同時に確認することが可能とな
る。
【００５４】また、ステッパーによる１つの露光面（シ
ョット）内においても、縮小レンズの収差や露光面の傾
斜等により、均一にパターニング出来ない場合も発生す
る。このような不具合を発見させるためには、少くとも
露光面内の２ケ所（中央と隅）、好ましくは四隅に本発
明のチェックパターンを設ければよい。
【００５５】
【発明の効果】以上説明したように、本発明は、半導体
チップ上の高低差のある複数個所に形成されたフォトレ
ジストチェックパターンを顕微鏡の同一視野内に入れて
その形状を確認することによって、エッチングによりパ
ターンを形成する前に予め半導体チップ表面全体が露光
の焦点深度内にあるか否かを容易に検査できるので、不
良が発生する割合を著しく減少させることが可能とな
り、集積度の高い半導体集積回路の歩留りを大きく向上
するものである。
【００５６】また、本発明によれば、段部は下地表面が
凹型に形成され、フォトレジストチェックパターンは凹
部を横切るように形成されるため、露光時、両サイドか
らのハレーションによるパターンの細りや断線の状態を
検査することができる。
【００５７】さらに、本発明においては、フォトレジス
トチェックパターンとして複数のパターンが段部の凹部
を横切るように形成され、またパターンの線幅と間隔は
半導体集積回路の設計ルールに従うパターン中最も厳し
いものを含むため、チェックパターンの解像状態を顕微
鏡により観察しその解像状態が良好であれば、ＩＣのパ
ターン全てにおいて問題がないことを確認出来ることに
なる。
【００５８】そして、本発明においては、露光面の四隅
に本発明に係るチェックパターンを設けることにより、
ステッパーによる１つの露光面内において縮小レンズの
収差や露光面の傾斜等により生じるパターニング不良を
検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す上面図である。
【図２】本発明の一実施例を示す縦断面図である。
【図３】従来例を示す上面図である。
【図４】従来例を示す縦断面図である。
【図５】半導体チップの縦断面図である。
【図６】フォトレジストの感度曲線を示すグラフであ
る。
【図７】不具合例を示す半導体チップの上面図である。
【図８】不具合例を示す半導体チップの上面図である。
【図９】不具合例を示す半導体チップの縦断面図であ
る。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ２ａ フィールド酸化膜段表面部 ３ ゲート酸化膜 ４ ゲート電極 ４ａ ゲート電極段表面部 ５ 層間膜 ６ 第１ポリシリコン配線層 ６ａ 第１ポリシリコン配線層段表面部 ７ 層間膜 ８ 第１アルミ配線層 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ フォトレジスト １０ａ，１０ｂ，１０ｃ フォトレジスト １１ フィールド酸化膜とゲート電極の重なった段 １２ フィールド酸化膜とゲート電極と第１ポリシリコ
ン配線層の重なった段

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】多数の不純物拡散領域を内部に含む半導体
    基板と、前記半導体基板の表面に絶縁性の膜を介して層
    状に形成された複数の導体配線層とを含み、前記基板表
    面を基準にして前記絶縁性の膜及び前記配線層の少なく
    とも一方で定義される複数の高さの表面部分を有する半
    導体集積回路装置において、前記半導体集積回路装置の
    各製造工程で形成される段差に対応して複数の段差を備
    え、前記段差は平面形状が凹型に形成され、チェックパ
    ターンが前記段差上を連続して少なくとも１段以上横切
    り、且つレジスト表面を略平坦としたことを特徴とする
    フォトレジストチェックパターン。
  2. 【請求項２】フォトレジストパターンの下地表面の平面
    形状を凹型に形成することを特徴とする請求項１記載の
    フォトレジストチェックパターン。
  3. 【請求項３】複数のパターンが前記段差の凹部を横切る
    よう形成されることを特徴とする請求項１記載のフォト
    レジストチェックパターン。
  4. 【請求項４】パターンの線幅及び間隔が基板上の半導体
    回路素子の設計ルールよりも厳しい寸法に形成されたチ
    ェックパターンを含むことを特徴とする請求項３記載の
    フォトレジストチェックパターン。
  5. 【請求項５】チェックパターンを露光面の四隅に配設し
    たことを特徴とする請求項１記載のフォトレジストチェ
    ックパターン。
  6. 【請求項６】ゲート電極の平面形状を凹型にパターン形
    成することを特徴とする請求項１記載のフォトレジスト
    チェックパターン。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259855A (ja) * 2004-03-10 2005-09-22 Nec Electronics Corp 断面形状検査用パターン及び半導体装置
JP2016506086A (ja) * 2013-01-23 2016-02-25 シーエスエムシー テクノロジーズ エフエイビー２ カンパニー リミテッド スクライビングスロットのストリップ幅を検査するための構造及び方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175525A1 (en) * 2002-02-28 2004-09-09 Scimed Life Systems, Inc. Catheter incorporating an improved polymer shaft
CN112614915B (zh) * 2020-12-29 2022-03-08 江苏宜兴德融科技有限公司 太阳能电池测试方法和太阳能电池测试中间结构
JP7291766B2 (ja) * 2021-11-22 2023-06-15 Ｔｏｗａ株式会社 検査システム、制御方法、電子部品の製造方法及び切断装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6278818A (ja) * 1985-10-01 1987-04-11 Oki Electric Ind Co Ltd 回路パタ−ニング判定方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137632A (en) * 1980-03-28 1981-10-27 Nec Corp Pattern forming
US4679942A (en) * 1984-02-24 1987-07-14 Nippon Kogaku K. K. Method of aligning a semiconductor substrate and a photomask
US4806457A (en) * 1986-04-10 1989-02-21 Nec Corporation Method of manufacturing integrated circuit semiconductor device
US4704027A (en) * 1986-06-19 1987-11-03 Compact Spindle Bearing Corporation Dark field alignment and alignment mark systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6278818A (ja) * 1985-10-01 1987-04-11 Oki Electric Ind Co Ltd 回路パタ−ニング判定方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259855A (ja) * 2004-03-10 2005-09-22 Nec Electronics Corp 断面形状検査用パターン及び半導体装置
JP4511220B2 (ja) * 2004-03-10 2010-07-28 ルネサスエレクトロニクス株式会社 断面形状検査用パターン及び半導体装置
JP2016506086A (ja) * 2013-01-23 2016-02-25 シーエスエムシー テクノロジーズ エフエイビー２ カンパニー リミテッド スクライビングスロットのストリップ幅を検査するための構造及び方法

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