JPH0745507A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0745507A JPH0745507A JP5191052A JP19105293A JPH0745507A JP H0745507 A JPH0745507 A JP H0745507A JP 5191052 A JP5191052 A JP 5191052A JP 19105293 A JP19105293 A JP 19105293A JP H0745507 A JPH0745507 A JP H0745507A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
リソグラフィー工程において、リソグラフィーアライメ
ント用パターンもしくはリソグラフィーモニタ用パター
ンなどのチェックパターンが精度よく形成されないこと
を防ぐ。 【構成】回路領域内に高低差があるとき配線106を形
成するリソグラフィー工程で同時に形成されるチェック
パターン106Aが、高低差の概ね中間の高さに位置す
るように支持台105を形成する。これにより、リソグ
ラフィー用パターンの形成精度が向上し、リソグラフィ
ー工程の精度を向上させることができる。
Description
リソグラフィーアライメント用パターンやリソグラフィ
ーモニター用パターンなどのチェックパターンを有する
半導体装置に関する。
ターンが形成されている。
ターンというのは、2つのリソグラフィー工程管の目合
せにおけるアライメントを測定するためのもので、ある
リソグラフィー工程で例えば所定寸法の短冊状パターン
を所定のピッチで配列した主尺(または副尺)パターン
を形成し、次のリソグラフィー工程で同様の副尺(また
は主尺)パターンを形成し、主尺パターンと副尺パター
ンとの重なり工合で目合せアライメント精度を測定する
ものである。
代表的なものに、解像度モニターパターンがある。これ
は、大きさの異なる円形状のパターン(コンタクト孔、
導電膜等)をっ形成したり、所定幅のストライプを所定
ピッチで配列して形成したりしたもので、これにより、
解像度をチェックすることができる。
7(b)は図7(a)のX−X線に添った断面の模式図
である。
それを囲むスクライブ線領域102とがあり、回路領域
101において所定のパターン、例えば配線106が最
も高い位置に形成される最高部103と最も低い位置に
形成される最低部104とがあり、リソグラフィー用パ
ターンもしくはその一部をなすチェックパターン106
A(配線106と同一工程、同一材料で形成される)が
スクライブ線領域102に形成されている。
キャパシタをメモリセルに有するDRAMについて説明
する。図8(a),(b),(c)はそれぞれDRAM
のスクライブ線領域におけるチェックパターン、回路領
域の最低部および最高部を示す断面図である。
ィールド酸化膜2を形成して素子形成領域を区画し、素
子形成領域表面にゲート酸化膜3を形成し、ゲート酸化
膜3を選択的に被覆してゲート電極4(ワード線を兼ね
る)を形成する。ゲート電極4およびフィールド酸化膜
2をマスクとするイオン注入を利用してソース・ドレイ
ン領域5を形成し、層間絶縁膜6を堆積し、メモリセル
のMOSトランジスタのソースドレイン領域5の一方に
達するコンタクト孔を形成し、キャパシタの下部電極
7,キャパシタ絶縁膜8,キャパシタの上部電極9(セ
ルプレート)を形成する。層間絶縁膜10を堆積し、メ
モリセルのMOSトランジスタのソース・ドレイン領域
5の他方に達するコンタクト孔を形成し、タングステン
シリサイド膜11を成膜し、パターニングしてビット線
を形成する。層間絶縁膜12を堆積し、図示しない必要
なコンタクト孔を形成し、Al−Si−Cu膜13を成
膜し、パターニングをして配線106を形成する。
パターンが各リソグラフィー工程に対応して形成される
が、ここでは配線106の形成時のチェックパターン1
06Aのみを示す。
路領域の高さはメモリセル部で最も高く、周辺回路領域
のソース・ドレイン領域上で最も低い。また、スクライ
ブ線領域には、特定のチェックパターンに着目すると、
そのパターンの形成に必要な導電膜もしくは層間絶縁膜
のみを残して、他のものは形成しないのが通常である。
ここでは、Al−Si−Cu膜のチェックパターン10
6Aが直接P型シリコン基体の表面に被着している例を
示す。
で、配線106及びチェックパターン106Aを形成す
るリソグラフィー工程においては、配線106が下地の
半導体基板表面の高低差にかかわらず、解像不良を起こ
さないようにするために、露光時の焦点を最高部103
と最低部104の概ね中間の高さに合わせるのが適切で
ある。そうするとチェックパターンが焦点深度外で形成
されてしまい、解像不良を起こすことによって初期の目
的を達し得ない状況がしばしば発生すという問題点があ
った。
おいて、所望の配線の線幅及び間隔が0.7μmで、フ
ォトレジスト膜の厚さが2.0μmの場合の光学的な焦
点深度は約2.0μmであるが、このうちの約1.0μ
mは縮小投影型露光装置のウェーハステージやレンジの
機械的位置の誤差で吸収されてしまい、残る1.0μm
だけが実際のウェーハ上の回路パターンの高低差に対し
ての余裕度となる。ところが、回路パターンの高低差は
約1.0μmとなる場合があり、このときは焦点位置の
余裕がほとんどない状態である。このときに回路パター
ンが最も低く形成される領域よりもさらに低い領域上に
形成したリソグラフィー用パターンは焦点深度外で形成
されるために解像不良を起こす。
ターンが解像不良を起こすと、後のリソグラフィー工程
においてそれをアライメントの基準として用いる場合に
適切なアライメント信号が得られず結果としてアライメ
ント不良が発生することになる。
グラフィーモニター用パターンが解像不良を起こすと、
解像度の適切なモニターが困難となり結果として解像度
不良に基づく不工合が発生することになる。
のある層間絶縁膜を選択的に被覆する配線と、前記配線
と同一のリソグラフィー工程で形成されるチェックパタ
ーンとを有する半導体装置において、前記チェックパタ
ーンが、前記層間絶縁膜、前記配線より下層の導電膜ま
たは前記層間絶縁膜より下層にある絶縁膜のうちの少な
くとも一つからなり前記層間絶縁膜の表面の高さの低い
部分と高い部分の中間の高さを有する支持台の表面を選
択的に被覆して設けられているというものである。
説明する。
平面模式図、図1(b)は図1(a)のX−X線に沿っ
た断面を示す模式図である。
それを囲むスクライブ線領域102とが形成されてい
て、回路領域101において、配線が最も高い位置に形
成される最高部103と最も低い位置に形成される最低
部104とがあり、リソグラフィー用パターンもしくは
その一部をなすチェックパターン106Aかスクライブ
線領域内の支持台105上に形成されている。支持台1
05の高さは、最高部103と最低部104との間の高
さを持っている。
よび導電膜をそれぞれ複数層選択的に形成して半導体装
置を形成する場合に、回路領域に導電膜のうちの一つを
所定形状にパターニングするとき、スクライブ線領域
に、その下地基板表面の高さの最高部と最低部の中間の
高さとなる支持台を前記一つの導電膜を形成する以前に
形成される絶縁膜および他の導電膜を組合せて形成しそ
の上にチェックパターンを前記一つの導電膜で形成する
ことによって実現できる。
RAMのスクライブ線領域におけるチェックパターン、
回路領域の最低部および最高部を示す断面図である。
層間絶縁膜6,10,タングステンシリサイド膜11,
層間絶縁膜12を積層した支持台が設けられその支持台
上にチェックパターン106A(Al−Si−Cu膜1
3)が形成されている。最高部(図2(c))よりキャ
パシタ(7,8,9)が設けられていない分だけ低く、
最低部よりフィールド酸化膜2の厚さの約1/2(例え
ば0.2μm)とタングステンシリサイド膜11の厚さ
(例えば0.5μm)の分だけ厚くなる。
Aを形成するリソグラフィー工程においては、配線10
6が高低差にかかわらず解像不良による不工合を起こさ
ないようにするために露光時の焦点を最高部103と最
低部104の概ね中間の高さの位置に合わせるので、そ
の焦点位置と概ね同じ高さに位置するチェックパターン
は最適な条件で露光形成されることになる。
ライメント用パターンが設計どおりに形成されるので後
のリソグラフィー工程においてそれをアライメントの基
準として用いる場合に適切なアライメント信号が得られ
アライメント精度が向上する。
グラフィーモニター用パターンも設計どおりに形成され
るので、解像度のモニターの精度が向上し、解像度不良
による欠陥部をリソグラフィー工程でつくりこまないよ
うにすることが容易になる。
平面模式図、図3(b)は図3(a)のX−X線に沿っ
た断面の模式図である。
段107を設けたものである。
つの階段を設けることができる。
ついて説明する。
02の端部に高さ1μmの段差があるとき厚さ0.5μ
mの配線材料膜203を形成した様子を示している。こ
の段差部においては最終的には配線材料が不要な場合に
はエッチングにより除去するのであるが、配線材料のエ
ッチング工程であるために通常は異方性エッチングを用
いる。
丁度除去するだけの異方性エッチングを施したときの様
子を示している。段差部には丁度段差と同じ高さまで段
差部に残った配線材料203aが存在している。
ングを施したときの様子を示している。100%のオー
バーエッチング、すなわち、図5(b)のときの2倍の
時間のエッチングを施してもまだ段差部には配線材料2
03bが残ってしまう。
程に進めると、例えばレジスト膜除去の工程の薬液中で
この配線材料がはがれて薬液中に浮遊するゴミとなり、
エッチング形成したばかりの配線上に再付着して配線間
短絡をひき起こすなどの問題が発生する。
上に分散させることが有効である。
mづつの2個所に分散させた場合を示している。
膜203の厚さ0.5μmを丁度除去するだけの異方性
エッチングを施したときの様子を示している。2個所の
段差部にはそれぞれ高さ0.5μmの配線材料膜203
c,203dが残っている。
のオーバーエッチングを施したときの様子を示してい
る。このときは段差部の配線材料はきれいに除去されて
いる。
酸化膜2,層間絶縁膜6,10,12,タングステンシ
リサイド膜11の厚さをそれぞれ0.4μm,0.3μ
m,0.6μm,0.5μmおよび0.5μmとする
と、全体で2.1μmの段差がつく(ただしゲート酸化
膜の厚さは無視)ところ階段をつけることにより高さが
せいぜい0.6μmの段差に押えることができるので、
前述した配線材料による不工合が発生しないようにする
のが容易となる。
をスクライブ線領域に設けたが、半導体チップの適当な
場所、例えば配線密度の小さいフィールド領域などに設
けてもよいことは当業者にとって明らかであろう。
内に高低差を有する配線を形成するリソグラフィー工程
で同時に形成されるリソグラフィーアライメント用パタ
ーンもしくはリソグラフィーモニター用パターンなどの
チェックパターンが、前記高低差の間の高さに位置する
ようにしたので、リソグラフィーアライメント用パター
ンもしくはリソグラフィーモニター用パターンが精度よ
く形成され、結果としてアライメント精度の向上や解像
度の向上がはかられ、リソグラフィー工程全体の精度を
向上させることができるという効果を有する。
ーンもしくはリソグラフィーモニター用パターンの高さ
を調整するために設ける支持台の端部における段差を2
個所以上に分散させるように階段を形成すると、段差部
に配線材料等が残ってしまうという不工合の発生を防止
することができる。
ターンもしくはリソグラフィーモニター用パターンをス
クライブ線領域内に設けると、回路領域における有効面
積を拡大し、効率の良いレイアウト設計が可能となり、
ひいては半導体装置のチップの縮小化によるチップ収率
を向上させ製造能力を上げることにも寄与させることも
できる。
(a))および断面模式図(図1(b))である。
ブ線領域(図2(a))、最低部(図2(b))および
最高部(図2(c))に分けて示す断面図である。
(a))および断面模式図(図3(b))である。
ブ線領域(図4(a))、最低部(図4(b))および
最高部(図4(c))に分けて示す断面図である。
(a)〜(c)に分図して示す工程順断面図である。
〜(c)に分図して示す工程順断面図である。
断面模式図(図7(b))である。
域(図8(a))、最低部(図8(b))および最高部
(図8(c))に分けて示す断面図である。
Claims (4)
- 【請求項1】 表面に高低差のある層間絶縁膜を選択的
に被覆する配線と、前記配線と同一のリソグラフィー工
程で形成されるチェックパターンとを有する半導体装置
において、前記チェックパターンが、前記層間絶縁膜、
前記配線より下層の導電膜または前記層間絶縁膜より下
層にある絶縁膜のうちの少なくとも一つからなり前記層
間絶縁膜の表面の高さの最も低い部分と最も高い部分の
間の高さを有する支持台の表面を選択的に被覆して設け
られていることを特徴とする半導体装置。 - 【請求項2】 前記支持台の端部が階段状になっている
請求項1記載の半導体装置。 - 【請求項3】 前記支持台が半導体チップの周辺部に設
けられている請求項1または2記載の半導体装置。 - 【請求項4】チェックパターンがリソグラフィーアライ
メント用パターンの主尺パターンまたは副尺パターンの
いずれか一方もしくはリソグラフィーモニターパターン
である請求項1,2または3記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191052A JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191052A JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745507A true JPH0745507A (ja) | 1995-02-14 |
JP3047688B2 JP3047688B2 (ja) | 2000-05-29 |
Family
ID=16268097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5191052A Expired - Fee Related JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3047688B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6153941A (en) * | 1998-09-02 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor registration measurement mark |
KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
-
1993
- 1993-08-02 JP JP5191052A patent/JP3047688B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
US6153941A (en) * | 1998-09-02 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor registration measurement mark |
Also Published As
Publication number | Publication date |
---|---|
JP3047688B2 (ja) | 2000-05-29 |
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