JPH0831950A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0831950A
JPH0831950A JP6158779A JP15877994A JPH0831950A JP H0831950 A JPH0831950 A JP H0831950A JP 6158779 A JP6158779 A JP 6158779A JP 15877994 A JP15877994 A JP 15877994A JP H0831950 A JPH0831950 A JP H0831950A
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Abstract

(57)【要約】 【目的】 本発明は、段差を低減させたデバイスを得る
ことを最も主要な特徴とする。 【構成】 半導体基板１３の表面に、第１の導電層１５
ａと第２の導電層１５ｂが互いに離されて形成されてい
る。層間絶縁膜２３中に、第１の導電層１５ａの表面を
露出させるための第１のコンタクトホール１０が設けら
れている。第１のコンタクトホール１０内に、第１の導
電層１５ａに接触するように、第１の配線層４が埋め込
まれている。第１の配線層４の表面の位置は、層間絶縁
膜２３の表面と同一か、またはそれ以下にされている。
第１の配線層４の表面を絶縁膜５が覆っている。層間絶
縁膜２３中に、第２の導電層１５ｂの表面を露出させる
ための第２のコンタクトホール９が設けられている。第
２のコンタクトホール９を通って、第２の導電層１５ｂ
に、第２の配線層６が接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、デバイスの段差を
低減することができるように改良された半導体装置に関
する。この発明は、また、重ね合わせ精度を向上するこ
とができるように改良された、半導体装置の製造方法に
関する。
【０００２】
【従来の技術】多層配線構造の半導体装置の場合には、
それぞれの配線層は、異なる絶縁層の上に形成される。
これらの配線のそれぞれは、絶縁層中に設けられたコン
タクトホールを通って、半導体基板の上に形成された導
電層に接続される。
【０００３】図１５は上述した多層配線構造を有する半
導体装置の一例である、従来のダイナミックランダムア
クセスメモリの平面図である。図１６は、図１５におけ
るＡ−Ａ線に沿う断面図である。
【０００４】これらの図を参照して、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）は半導体基板１３を備
える。半導体基板１３の主表面中に活性領域１１を他の
活性領域から電気的に分離するためのフィールド酸化膜
１２が設けられている。半導体基板１３の上にゲート絶
縁膜１４を介在させてゲート電極１が設けられている。
半導体基板１３の主表面中であって、ゲート電極１の両
側に、１対のソース／ドレイン層１５ａ，１５ｂが設け
られている。ゲート電極１を覆うように、半導体基板１
３の上に第１の層間絶縁膜２が設けられている。第１の
層間絶縁膜２中に、ソース／ドレイン層の一方１５ａの
表面を露出させるための第１のコンタクトホール１０が
設けられている。第１のコンタクトホール１０を通っ
て、ソース／ドレイン層の一方１５ａに電気的に接続さ
れるように埋め込みビット配線層４が第１の層間絶縁膜
２の上に設けられている。埋め込みビット配線層４の上
部は、第１の層間絶縁膜２の表面上に水平方向に張り出
している。埋め込みビット配線層４を覆うように、第１
の層間絶縁膜２の上に第２の層間絶縁膜５１が設けられ
ている。第１の層間絶縁膜２および第２の層間絶縁膜５
１を貫通するように、ソース／ドレイン層の他方１５ｂ
の表面を露出させるための第２のコンタクトホール９が
設けられている。第２のコンタクトホール９を通ってソ
ース／ドレイン層の他方１５ｂに接続されるように、第
２の層間絶縁膜５１の上にストレージノード配線６が設
けられている。ストレージノード配線６の表面を、キャ
パシタ絶縁膜１６が被覆している。キャパシタ絶縁膜１
６を介在させて、ストレージノード配線６の表面をセル
プレート電極１７が被覆している。
【０００５】次に、図１６に示すＤＲＡＭの製造方法に
ついて説明する。図１７を参照して、半導体基板１３の
主表面中に、活性領域１１を他の活性領域から分離する
ためのフィールド酸化膜１２を形成する。半導体基板１
３の上に、ゲート絶縁膜１４を介在させてゲート電極１
を形成する。半導体基板１３の主表面中であって、ゲー
ト電極１の両側に１対のソース／ドレイン層１５ａ，１
５ｂを、不純物注入により、形成する。ゲート電極１を
覆うように、半導体基板１３の上に第１の層間絶縁膜２
を形成する。
【０００６】図１８を参照して、第１の層間絶縁膜２の
上にフォトレジスト３を形成する。フォトレジスト３
を、ソース／ドレイン層の一方１５ａの上部分に開口部
３ａができるように、パターニングする。
【０００７】図１８と図１９を参照して、フォトレジス
ト３をマスクに用いて、第１の層間絶縁膜２をエッチン
グし、第１の層間絶縁膜２中にソース／ドレイン層の一
方１５ａの表面を露出させるための第１のコンタクトホ
ール１０を形成する。フォトレジスト３を除去する。
【０００８】図２０を参照して、第１のコンタクトホー
ル１０を通って、ソース／ドレイン層の一方１５ａに電
気的に接続される、埋め込みビット配線を形成するため
の、導電層１８を形成する。導電層１８の上に、埋め込
みビット線の形状に相当する形状を有するフォトレジス
ト１９を形成する。
【０００９】図２０と２１を参照して、フォトレジスト
１９をマスクにして導電層１８をパターニングし、埋め
込みビット配線層４を形成する。フォトレジスト１９を
除去する。図２２を参照して、埋め込みビット配線層４
を覆うように第１の層間絶縁膜の上に第２の層間絶縁膜
５１を形成する。第２の層間絶縁膜５１の上に、ポジ型
のフォトレジスト２０を形成する。フォトレジスト２０
の上にフォトマスク２１を重ね合わせる。フォトマスク
２１は、ソース／ドレイン層の他方１５ｂの上部分に光
を通過させる部分２１ａを有する。フォトマスク２１を
用いて、光２２をフォトレジスト２０に向けて選択的に
照射する。図２３を参照して、現像を行なうことによ
り、レジスト２０の露光部分を除去する。
【００１０】図２３と図２４を参照して、フォトレジス
ト２０をマスクにして、第２の層間絶縁膜５１と第１の
層間絶縁膜２をエッチングし、ソース／ドレイン層の他
方１５ｂの表面を露出させるための第２のコンタクトホ
ール９を形成する。その後、フォトレジスト２０を除去
する。
【００１１】図２５を参照して、第２のコンタクトホー
ル９を通って、ソース／ドレイン層の他方１５ｂに接続
されるように、第２の層間絶縁膜５１の上にストレージ
ノード配線６を形成する。ストレージノード配線６の表
面を、キャパシタ絶縁膜１６で被覆する。キャパシタ絶
縁膜１６を介在させて、ストレージノード配線６をセル
プレート電極１７で被覆すると、従来のＤＲＡＭが完成
する。
【００１２】
【発明が解決しようとする課題】従来の多層配線構造の
半導体装置は、以上のように製造されていたので、次の
ような問題点があった。
【００１３】すなわち、図２２と図２６を比較参照し
て、第２のコンタクトホールを形成するとき、フォトマ
スク２１の重ね合わせがずれたときに問題が生じる。
【００１４】フォトマスク２１の重ね合わせがずれる
と、図２６のように、フォトレジスト２０中に、開口部
がずれて形成される。このような状態で、第１の層間絶
縁膜２と第２の層間絶縁膜５１をエッチングし、第２の
コンタクトホール９を形成すると、図２７を参照して、
ゲート電極１の表面の一部および埋め込みビット配線層
４の表面の一部が露出し、フィールド酸化膜１２が削ら
れる。図２７と図２８を参照して、第２のコンタクトホ
ール９がずれて形成されると、ストレージノード配線６
をソース／ドレイン層の他方１５ｂに接続したとき、ス
トレージノード配線６がゲート電極１および埋め込みビ
ット配線層４にも電気的に接続されたり、フィールド酸
化膜が削られることにより、リークなどの原因となる。
ひいては、ＤＲＡＭの信頼性が低下する。したがって、
上述の方法では、重ね合わせの精度が非常に厳しく要求
されるという問題点があった。
【００１５】また、図１６を参照して、埋め込みビット
配線層４が第１の層間絶縁膜２の上にまで張り出してい
るので、段差が生じ、以後の配線のパターニングがしに
くくなるという問題点があった。
【００１６】それゆえに、この発明の目的は、層間絶縁
膜の薄膜化ができ、ひいてはデバイスの段差を低減する
ことができるように改良された半導体装置を提供するこ
とにある。
【００１７】この発明の他の目的は、層間絶縁膜の薄膜
化ができ、ひいてはデバイスの段差を低減することがで
きるように改良されたダイナミックランダムアクセスメ
モリを提供することにある。
【００１８】この発明のさらに他の目的は、重ね合わせ
の精度を向上させることができるように改良された、半
導体装置の製造方法を提供することにある。
【００１９】この発明のさらに他の目的は、微細加工に
おけるマージンを拡大することができるように改良され
た、半導体装置の製造方法を提供することにある。
【００２０】この発明のさらに他の目的は、重ね合わせ
の精度を向上させることができるように改良された、ダ
イナミックランダムアクセスメモリの製造方法を提供す
ることにある。
【００２１】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。上記半導体基
板の表面に、第１導電層と第２導電層が互いに離されて
形成されている。半導体基板の上に層間絶縁膜が形成さ
れている。上記層間絶縁膜中に、上記第１導電層の表面
を露出させるための第１のコンタクトホールが設けられ
ている。上記第１のコンタクトホール内に、上記第１の
導電層に接触するように第１の配線層が埋め込まれてい
る。上記第１の配線層の表面の位置は、上記層間絶縁膜
の表面と同一か、またはそれ以下にされている。上記第
１の配線層の表面を絶縁膜が覆っている。上記層間絶縁
膜中に、上記第２の導電層の表面を露出させるための第
２のコンタクトホールが設けられている。上記第２のコ
ンタクトホールを通って、上記第２の導電層に接触する
ように、上記層間絶縁膜の上に第２の配線層が設けられ
ている。
【００２２】この発明の第２の局面に従う半導体装置
は、半導体基板を備える。上記半導体基板の上にゲート
電極が設けられている。上記半導体基板の表面中であっ
て、上記ゲート電極の両側に１対のソース／ドレイン層
が設けられている。上記ゲート電極を覆うように、上記
半導体基板の上に層間絶縁膜が設けられている。上記層
間絶縁膜中に、上記ソース／ドレイン層の一方の表面を
露出させるための第１のコンタクトホールが設けられて
いる。上記第１のコンタクトホール内に、上記ソース／
ドレイン層の一方に電気的に接続されるように、埋め込
みビット配線層が埋め込まれている。上記埋め込みビッ
ト配線層の表面の位置は、上記層間絶縁膜の表面の位置
と同一か、またはそれ以下にされている。上記埋め込み
ビット配線層の表面を絶縁膜が覆っている。上記層間絶
縁膜中に、上記ソース／ドレイン層の他方の表面を露出
させるための第２のコンタクトホールが設けられてい
る。上記第２のコンタクトホールを通って、上記ソース
／ドレイン層の他方に接続されるように、上記層間絶縁
膜の上にストレージノード配線が設けられている。上記
ストレージノード電極の表面をキャパシタ絶縁膜が被覆
している。上記キャパシタ絶縁膜を介在させて、上記ス
トレージノード配線をセルプレート電極が被覆してい
る。
【００２３】この発明の第３の局面に従う半導体装置の
製造方法においては、まず、半導体基板の表面に、第１
の導電層と第２の導電層を互いに離して形成する。上記
半導体基板の上に層間絶縁膜を形成する。上記層間絶縁
膜中に、上記第１の導電層の表面を露出させるための第
１のコンタクトホールと、上記第２の導電層の表面を露
出させるための第２のコンタクトホールとを、同時に形
成する。上記第１および第２のコンタクトホール中に、
上記層間絶縁膜よりもエッチング速度の速い絶縁物を埋
め込む。上記第２のコンタクトホールの上をレジストで
覆い、上記第１のコンタクトホール中に埋め込まれてい
る上記絶縁物をエッチング除去する。上記レジストを除
去する。上記第１のコンタクトホールを通って、上記第
１の導電層に接続される第１の配線層を上記半導体基板
の上に形成する。上記第１の配線層を、その表面の位置
が上記層間絶縁膜の表面と同一かまたはそれ以下になる
までエッチバックし、それによって、上記第１のコンタ
クトホール内に埋め込まれた埋め込み第１配線層を形成
する。上記埋め込み第１配線層の表面を絶縁膜で被覆す
る。上記第２のコンタクトホール中に埋め込まれてい
る、上記絶縁物を除去する。上記第２のコンタクトホー
ルを通って、上記第２の導電層に接続される第２の配線
層を上記層間絶縁膜の上に形成する。
【００２４】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、第１の配線層の表面の位置が、層間絶縁膜の表面と
同一か、またはそれ以下にされているので、デバイスの
段差は低減される。
【００２５】この発明の第２の局面に従う半導体装置に
よれば、埋め込みビット配線層の表面の位置が、層間絶
縁膜の表面の位置と同一か、またはそれ以下にされてい
るので、ダイナミックランダムアクセスメモリの段差が
低減される。
【００２６】この発明の第３の局面に従う半導体装置の
製造方法によれば、層間絶縁膜中に、第１の導電層の表
面を露出させるための第１のコンタクトホールと、第２
の導電層の表面を露出させるための第２のコンタクトホ
ールとを同時に形成するので、第１のコンタクトホール
と第２のコンタクトホールの互いの位置がずれることは
ない。
【００２７】
【実施例】以下、この発明の実施例を図について説明す
る。
【００２８】実施例１ 図１は、実施例１に係るＤＲＡＭの断面図である。図１
を参照して、実施例１に係るＤＲＡＭは、半導体基板１
３を備える。半導体基板１３の表面中には、活性領域１
１を他の活性領域から分離するためのフィールド酸化膜
１２が設けられている。半導体基板１３の上に、ゲート
絶縁膜１４を介在させて、ゲート電極１が設けられてい
る。半導体基板１３の表面中であって、ゲート電極１の
両側に、導電層である、１対のソース／ドレイン層１５
ａ，１５ｂが設けられている。ゲート電極１を覆うよう
に、半導体基板１３の上に層間絶縁膜２３が設けられて
いる。層間絶縁膜２３中に、ソース／ドレイン層の一方
１５ａの表面を露出させるための第１のコンタクトホー
ル１０が設けられている。第１のコンタクトホール１０
内に、ソース／ドレイン層の一方１５ａに接触するよう
に、埋め込みビット配線層４が埋め込まれている。埋め
込みビット配線層４の表面の位置は、層間絶縁膜２３の
表面と同一にされている。埋め込みビット配線層４の表
面の位置は、層間絶縁膜２３の表面より下であってもよ
い。
【００２９】埋め込みビット配線層４は、第１のコンタ
クトホール１０の側壁面および底面を被覆するように設
けられたＴｉＮ膜８と、ＴｉＮ膜８の上に設けられた、
ポリシリコン膜またはタングステンシリサイド膜３８と
からなる。
【００３０】埋め込みビット配線層４の表面を絶縁膜５
が被覆している。絶縁膜５の膜厚は０．０５μｍ以上で
ある。膜厚が０．０５μｍ以下であると、電気的分離を
十分に行なえない。層間絶縁膜２３中には、また、ソー
ス／ドレイン層の他方１５ｂの表面を露出させるための
第２のコンタクトホール９が設けられている。第２のコ
ンタクトホール９を通って、ソース／ドレイン層の他方
１５ｂに接続されるように、層間絶縁膜２３の上にスト
レージノード配線６が設けられている。ストレージノー
ド配線６の表面を、キャパシタ絶縁膜１６が被覆してい
る。キャパシタ絶縁膜１６を介在させて、ストレージノ
ード配線６を覆うように、半導体基板１３の上にセルプ
レート電極１７が設けられている。
【００３１】実施例１に係るＤＲＡＭにおいては、埋め
込みビット配線層４の表面の位置が、層間絶縁膜２３の
表面の位置と同一か、またはそれより下にされているの
で、デバイスの段差が低減される。
【００３２】次に、図１に示すＤＲＡＭの製造方法につ
いて説明する。図２を参照して、半導体基板１３の表面
に、活性領域１１を他の活性領域から分離するためのフ
ィールド酸化膜１２を形成する。半導体基板１３の上
に、ゲート絶縁膜１４を介在させてゲート電極１を形成
する。半導体基板１の表面中であって、ゲート電極１の
両側に、１対のソース／ドレイン層１５ａ，１５ｂを形
成する。ゲート電極１を覆うように、半導体基板１３の
上に、層間絶縁膜２３を形成する。
【００３３】図３を参照して、層間絶縁膜２３の上に、
フォトレジスト２４を形成する。フォトレジスト２４中
であって、ソース／ドレイン層の一方１５ａの上部分か
つソース／ドレイン層の他方１５ｂの上部分に開口部９
ａ，１０ａを形成する。
【００３４】図３と図４を参照して、フォトレジスト２
４をマスクにして、層間絶縁膜２３をエッチングし、そ
れによって、ソース／ドレイン層の一方１５ａの表面を
露出させるための第１のコンタクトホール１０と、ソー
ス／ドレイン層の他方１５ｂの表面を露出させるための
第２のコンタクトホール９とを同時に形成する。その
後、レジスト２４を除去する。
【００３５】図５を参照して、層間絶縁膜２３よりもエ
ッチング速度の速い絶縁膜、たとえば、スピンコートが
可能な塗布型酸化膜（スピンオングラス等）７を、第１
のコンタクトホール１０および第２のコンタクトホール
９内に埋め込まれるように、半導体基板１３の上に形成
する。その後、絶縁膜７をエッチバックし、絶縁膜７の
表面の位置が、層間絶縁膜２３の表面の位置よりも下に
なるようにする。
【００３６】図６を参照して、層間絶縁膜２３の上に、
フォトレジスト２５を形成する。フォトレジスト２５
の、第１のコンタクトホール１０の上部分をパターニン
グし、開口部２５ａを形成する。
【００３７】図６と図７を参照して、フォトレジスト２
５をマスクにして、絶縁膜７を異方性または等方性ある
いは双方によりエッチング除去する。
【００３８】図８を参照して、第１のコンタクトホール
１０の側壁面および底面を被覆するように層間絶縁膜２
３の上に、コリメーションスパッタ法で、ＴｉＮをスパ
ッタし、ＴｉＮ膜８を形成する。その後、第１のコンタ
クトホール１０内に埋め込まれるように、ＴｉＮ膜８の
上に、ポリシリコン膜またはタングステンシリサイド膜
４８を、ＣＶＤ法で、形成する。
【００３９】図８と図９を参照して、ポリシリコン膜ま
たはタングステンシリサイド膜４８およびＴｉＮ膜８
を、エッチバックまたは化学的・機械的研磨法等により
研磨することにより、第１のコンタクトホール１０内に
埋め込まれた埋め込みビット配線層４を形成する。エッ
チバックまたはＣＭＰ法等による研磨の条件は、埋め込
みビット配線層４の表面の位置が、層間絶縁膜２３の表
面と同一かまたはそれ以下になるように選ばれる。
【００４０】図１０を参照して、埋め込みビット配線層
４の表面に接触するように、半導体基板の上に第２の絶
縁膜２７を形成する。
【００４１】図１１を参照して、第２の絶縁膜２７の上
であって、埋め込みビット配線層４の上部分のみに、レ
ジスト２８を形成する。図１１と図１２を参照して、レ
ジスト２８をマスクにして、第２の絶縁膜２７をパター
ニングし、かつ、絶縁膜７を除去する。絶縁膜７のエッ
チング速度は、層間絶縁膜２３のそれよりも速いので、
このときのエッチング時、層間絶縁膜２３はエッチング
されない。絶縁膜７の除去により、ソース／ドレイン領
域の他方１５ｂの表面が露出する。
【００４２】図１３を参照して、第２のコンタクトホー
ル９内に埋め込まれるように、半導体基板１３の上にポ
リシリコン膜を形成し、これをパターニングして、スト
レージノード配線６を形成する。その後、ストレージノ
ード配線６の表面を、キャパシタ絶縁膜１６で被覆す
る。キャパシタ絶縁膜１６を介在させて、ストレージノ
ード配線６を被覆するように、セルプレート電極１７を
形成すると、ＤＲＡＭが完成する。
【００４３】本実施例によれば、図３と図４を参照し
て、レジスト膜２４中に、第１のコンタクトホール１０
を形成するための開口部１０ａと第２のコンタクトホー
ルを形成するための開口部９ａを同時に形成するので、
第１のコンタクトホールと第２のコンタクトホールの互
いの位置がずれることはない。また、フォトマスクをレ
ジストに重ねる工程が１回減り、トータルの重ね合わせ
の精度は、従来法に比べて、向上する。その結果、微細
加工におけるマージンが拡大する。また、図４を参照し
て、第１のコンタクトホール１０と第２のコンタクトホ
ール９を同時に形成するので、層間絶縁膜を１層形成す
れば十分である。そのため、トータルの層間絶縁膜の膜
厚を、従来よりも薄くすることができ、ひいては、デバ
イスの段差を低減させることができる。
【００４４】実施例２ 実施例１においては、半導体装置の例として、ＤＲＡＭ
を例示したが、この発明はこれに限られるものでなく、
本発明を図１４に示すようなバイポーラトランジスタに
適用することもできる。
【００４５】図１と図１４を比較参照して、一方のスト
レージノード配線６がコレクタ電極２９に相当し、埋め
込みビット配線層４がベース電極３０に相当し、他方の
ストレージノード配線６がエミッタ電極３１に相当す
る。このようなバイポーラトランジスタに、本発明を適
用しても、層間絶縁膜の膜厚を、薄くでき、ひいてはデ
バイスの段差を低減することができる。
【００４６】また、図１４に示すバイポーラトランジス
タの形成は、図２〜図１３に示す方法に準じて行なえ
る。その結果、コレクタ電極２９を形成するためのコン
タクトホール２９ａ、ベース電極３０を形成するための
コンタクトホール３０ａ、エミッタ電極３１を形成する
ためのコンタクトホール３１ａを形成するにあたって、
これらを同時に形成するので、トータルの重ね合わせ精
度を従来法に比べて向上させることができる。
【００４７】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、第１の配線層の表面の
位置が、層間絶縁膜の表面と同一か、またはそれ以下に
されているので、デバイスの段差を低減することができ
る。
【００４８】この発明の第２の局面に従う半導体装置に
よれば、埋め込みビット配線層の表面の位置が、層間絶
縁膜の表面と同一か、またはそれ以下にされているの
で、段差が低減されたＤＲＡＭとなる。
【００４９】この発明の第３の局面に従う半導体装置の
製造方法によれば、第１の導電層の表面を露出させるた
めの第１のコンタクトホールと、第２の導電層の表面を
露出させるための第２のコンタクトホールとを同時に形
成するので、第１のコンタクトホールと第２のコンタク
トホールの互いの位置がずれることはない。また、フォ
トマスクをレジストに重ねる工程が１回減り、トータル
の重ね合わせ精度を、従来の方法に比べて向上させるこ
とができる。その結果、微細加工におけるマージンを拡
大させることができる。
【図面の簡単な説明】
【図１】 実施例１に係るＤＲＡＭの断面図である。
【図２】 実施例１に係るＤＲＡＭの製造方法の順序の
第１の工程における半導体装置の断面図である。
【図３】 実施例１に係るＤＲＡＭの製造方法の順序の
第２の工程における半導体装置の断面図である。
【図４】 実施例１に係るＤＲＡＭの製造方法の順序の
第３の工程における半導体装置の断面図である。
【図５】 実施例１に係るＤＲＡＭの製造方法の順序の
第４の工程における半導体装置の断面図である。
【図６】 実施例１に係るＤＲＡＭの製造方法の順序の
第５の工程における半導体装置の断面図である。
【図７】 実施例１に係るＤＲＡＭの製造方法の順序の
第６の工程における半導体装置の断面図である。
【図８】 実施例１に係るＤＲＡＭの製造方法の順序の
第７の工程における半導体装置の断面図である。
【図９】 実施例１に係るＤＲＡＭの製造方法の順序の
第８の工程における半導体装置の断面図である。
【図１０】 実施例１に係るＤＲＡＭの製造方法の順序
の第９の工程における半導体装置の断面図である。
【図１１】 実施例１に係るＤＲＡＭの製造方法の順序
の第１０の工程における半導体装置の断面図である。
【図１２】 実施例１に係るＤＲＡＭの製造方法の順序
の第１１の工程における半導体装置の断面図である。
【図１３】 実施例１に係るＤＲＡＭの製造方法の順序
の第１２の工程における半導体装置の断面図である。
【図１４】 実施例２に係る半導体装置の断面図であ
る。
【図１５】 従来のＤＲＡＭの平面図である。
【図１６】 図１５におけるＡ−Ａ線に沿う断面図であ
る。
【図１７】 従来のＤＲＡＭの製造方法の順序の第１の
工程における半導体装置の断面図である。
【図１８】 従来のＤＲＡＭの製造方法の順序の第２の
工程における半導体装置の断面図である。
【図１９】 従来のＤＲＡＭの製造方法の順序の第３の
工程における半導体装置の断面図である。
【図２０】 従来のＤＲＡＭの製造方法の順序の第４の
工程における半導体装置の断面図である。
【図２１】 従来のＤＲＡＭの製造方法の順序の第５の
工程における半導体装置の断面図である。
【図２２】 従来のＤＲＡＭの製造方法の順序の第６の
工程における半導体装置の断面図である。
【図２３】 従来のＤＲＡＭの製造方法の順序の第７の
工程における半導体装置の断面図である。
【図２４】 従来のＤＲＡＭの製造方法の順序の第８の
工程における半導体装置の断面図である。
【図２５】 従来のＤＲＡＭの製造方法の問題点を示す
第１の図である。
【図２６】 従来のＤＲＡＭの製造方法の問題点を示す
第２の図である。
【図２７】 従来のＤＲＡＭの製造方法の問題点を示す
第３の図である。
【図２８】 図２７の構造に対して配線層を付加した図
である。
【符号の説明】
４ 埋め込みビット配線層、６ ストレージノード配
線、９ 第２のコンタクトホール、１０ 第１のコンタ
クトホール、１３ 半導体基板、１５ ソース／ドレイ
ン層、２３ 層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 27/10 ３２５ Ｐ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面に互いに離されて形成された第１
    導電層と第２導電層と、 前記半導体基板の上に形成された層間絶縁膜と、を備
    え、 前記層間絶縁膜中には、前記第１導電層の表面を露出さ
    せるための第１のコンタクトホールが設けられており、 当該装置は、また、前記第１のコンタクトホール内に前
    記第１の導電層に接触するように埋め込まれた第１の配
    線層、を備え、 前記第１の配線層の表面の位置は、前記層間絶縁膜の表
    面と同一か、またはそれ以下にされており、 当該装置は、さらに、 前記第１の配線層の表面を覆う絶縁膜と、 前記層間絶縁膜中に設けられ、前記第２導電層の表面を
    露出させるための第２のコンタクトホールと、 前記第２のコンタクトホールを通って、前記第２の導電
    層に接触するように、前記層間絶縁膜の上に設けられた
    第２の配線層と、を備えた半導体装置。
  2. 【請求項２】 前記絶縁膜の膜厚は０．０５μｍ以上で
    ある、請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体装置は、バイポーラトランジ
    スタを含む、請求項１に記載の半導体装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板の上に設けられたゲート電極と、 前記半導体基板の表面中であって、前記ゲート電極の両
    側に設けられた１対のソース／ドレイン層と、 前記ゲート電極を覆うように前記半導体基板の上に設け
    られた層間絶縁膜と、を備え、 前記層間絶縁膜中には、前記ソース／ドレイン層の一方
    の表面を露出させるための第１のコンタクトホールが設
    けられており、 当該装置はまた、前記第１のコンタクトホール内に、前
    記ソース／ドレイン層の一方に電気的に接続されるよう
    に埋め込まれた埋め込みビット配線層を備え、 前記埋め込みビット配線層の表面の位置は、前記層間絶
    縁膜の表面の位置と同一か、またはそれ以下にされてお
    り、 当該装置は、さらに、前記埋め込みビット配線層の表面
    を覆う絶縁膜と、 前記層間絶縁膜中に設けられ、前記ソース／ドレイン層
    の他方の表面を露出させるための第２のコンタクトホー
    ルと、 前記第２のコンタクトホールを通って、前記ソース／ド
    レイン層の他方に接続されるように、前記層間絶縁膜の
    上に設けられたストレージノード配線と、 前記ストレージノード配線の表面を被覆するキャパシタ
    絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
    ド配線を被覆するセルプレート電極と、を備えた半導体
    装置。
  5. 【請求項５】 半導体基板の表面に、第１の導電層と第
    ２の導電層を互いに離して形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜中に前記第１の導電層の表面を露出させ
    るための第１のコンタクトホールと、前記第２の導電層
    の表面を露出させるための第２のコンタクトホールとを
    同時に形成する工程と、 前記第１および第２のコンタクトホール中に、前記層間
    絶縁膜よりもエッチング速度の速い絶縁物を埋め込む工
    程と、 前記第２のコンタクトホールの上をレジストで覆い、前
    記第１のコンタクトホール中に埋め込まれている前記絶
    縁物をエッチング除去する工程と、 前記レジストを除去する工程と、 前記第１のコンタクトホールを通って、前記第１の導電
    層に接続される第１の配線層を前記半導体基板の上に形
    成する工程と、 前記第１の配線層を、その表面の位置が前記層間絶縁膜
    の表面と同一かまたはそれ以下になるまで削り、それに
    よって、前記第１のコンタクトホール内に埋め込まれた
    埋め込み第１配線層を形成する工程と、 前記埋め込み第１配線層の表面を絶縁膜で被覆する工程
    と、 前記第２のコンタクトホール中に埋め込まれている前記
    絶縁物を除去する工程と、 前記第２のコンタクトホールを通って前記第２の導電層
    に接続される第２の配線層を前記層間絶縁膜の上に形成
    する工程と、を備えた半導体装置の製造方法。
  6. 【請求項６】 前記第１の配線層を形成する工程は、 前記第１のコンタクトホールの側壁および底面を被覆す
    るように、前記半導体基板の上にＴｉＮ膜を形成する工
    程と、 前記ＴｉＮ膜の上に、ポリシリコン膜またはＷＳｉ膜を
    形成する工程と、を含む、請求項５に記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記ＴｉＮ膜の形成は、コリメーション
    スパッタ法により、ＴｉＮをスパッタすることにより行
    なわれる、請求項６に記載の、半導体装置の製造方法。
  8. 【請求項８】 前記第１の配線層をエッチバックまたは
    化学的・機械的研磨法によって削る、請求項５に記載
    の、半導体装置の製造方法。
  9. 【請求項９】 前記層間絶縁膜よりもエッチング速度の
    速い絶縁物は、スピンコートが可能な塗布型酸化膜によ
    って形成される、請求項５に記載の半導体装置製造方
    法。
  10. 【請求項１０】 前記絶縁物はスピンオングラス膜を含
    む、請求項９に記載の半導体装置の製造方法。
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DE19509198A DE19509198C2 (de) 1994-07-11 1995-03-14 Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur
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US08/870,233 US5776825A (en) 1994-07-11 1997-06-05 Method for forming a semiconductor device having reduced stepped portions
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087693A (en) * 1994-07-11 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with reduced stepped portions
JPH0936325A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
KR0179806B1 (ko) * 1995-12-30 1999-03-20 문정환 반도체 메모리셀 제조방법
US5595929A (en) * 1996-01-16 1997-01-21 Vanguard International Semiconductor Corporation Method for fabricating a dram cell with a cup shaped storage node
US5780337A (en) * 1996-09-23 1998-07-14 United Microelectronics Corporation Method of fabricating a bit line of a dynamic random access memory
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
JPH10125865A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 半導体装置、半導体記憶装置、およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
US5869866A (en) 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions
TW402809B (en) * 1997-10-18 2000-08-21 United Microelectronics Corp The manufacture method of electrical charge storage structure
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100263905B1 (ko) * 1998-05-18 2000-09-01 윤종용 식각 장벽막 패턴을 이용한 콘택홀의 제조방법
TW382144B (en) * 1998-06-17 2000-02-11 United Microeletronics Corp Method for simultaneous forming bit line contact and node contact
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6720604B1 (en) * 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
EP1071130A3 (en) * 1999-07-14 2005-09-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device interconnection structure comprising additional capacitors
WO2001043176A1 (en) * 1999-12-08 2001-06-14 Samsung Electronics Co., Ltd. Semiconductor device having a self-aligned contact structure and methods of forming the same
US8009477B2 (en) * 2008-07-30 2011-08-30 Qimonda Ag Integrated circuit and method of forming an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
US5275972A (en) * 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2601022B2 (ja) * 1990-11-30 1997-04-16 日本電気株式会社 半導体装置の製造方法
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device

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