KR960006036A - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR960006036A
KR960006036A KR1019950019678A KR19950019678A KR960006036A KR 960006036 A KR960006036 A KR 960006036A KR 1019950019678 A KR1019950019678 A KR 1019950019678A KR 19950019678 A KR19950019678 A KR 19950019678A KR 960006036 A KR960006036 A KR 960006036A
Authority
KR
South Korea
Prior art keywords
contact hole
insulating film
interlayer insulating
layer
wiring layer
Prior art date
Application number
KR1019950019678A
Other languages
English (en)
Other versions
KR100188822B1 (ko
Inventor
도시후미 수가나와
에이이찌 이시가와
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR960006036A publication Critical patent/KR960006036A/ko
Application granted granted Critical
Publication of KR100188822B1 publication Critical patent/KR100188822B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 단차를 저감시킨 디바이스를 얻는 것을 가장 주요한 특징으로 한다.
반도체기판(13)의 표면에 제1의 도전층(15a)와 제2의 도전층(15b)가 서로 떨어져서 형성되어 있다.층간정연막(23)중에, 제1의 도전층(15a)의 표면을 노출시키기 위한 제1의 콘택트홀(10)이 설치되어 있다제1의 콘택트홀(10)내에 제1의 도전층(15a)에 접촉하도록, 제1의 배선층(4)가 매입되어 있다. 제1의 배선층(4)의 표면의 위치는 층간절연막(23)의 표면과 동일하든가 또는 그 이하로 되있다.제1의 배선층(4)의 표면을 절연막(5)가 덮고 있다. 층간절연막(23)에 제2의 도전층(15b)의 표면을 노출시키기 위한 제2의 콘택트홀(9)가 설치되어 있다. 제2의 코택트홀(9)를 지나 제2의 도전층(15b)에 제2의 배선층(6)이 접속되어 있다.

Description

반도체장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실시예 1에 관한 DRAM의 단면도.
제2도는 제2도는 실시예 2에 관한 DRAM의 제조방법의 순서의 제1공정에 있어서의 반도체장치의 단면도.
제3도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제2공정에서의 반도체 장치의 단면도.
제4도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제3공정에서의 반도체 장치의 단면도.
제5도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제4공정에 있어서의 반도체 장치의 단면도.
제6도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제5공정에 있어서의 반도체 장치의 단면도.
제7도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제6공정에 있어서의 반도체 장치의 단면도.
제8도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제7공정에 있어서의 반도체 장치의 단면도.
제9도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제8공정에 있어서의 반도체 장치의 단면도.
제10도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제9공정에 있어서의 반도체 장치의 단면도.
제11도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제10공정에 있어서의 반도체 장치의 단면도.
제12도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제11공정에 있어서의 반도체 장치의 단면도.
제13도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제12공정에 있어서의 반도체 장치의 단면도.

Claims (10)

  1. 반도체기판과, 상기 반도체기판의 표면에 서로 덜어져서 형성된 제1도전층과 제2도전층과, 상기 반도체기판의 위에 형성된 층간절연막과를 구비하고, 상기 층간절연막 중에는, 상기 제1도전층의 표면을 노출시키기위한 제1의 콘택트홀이 설치되어 있고, 해당장지는, 또 상기 제1의 콘택트홀내에 상기 제1의 도전층에 접촉하도록 매입된 제1의 배선층을 구비하고, 상기 제1의 배선층의 표면의 위치는 상기 층간절연막의 표면과 동일하든가 또는 그 이하로 되어 있고, 해당장치는 또한, 상기 제1의 배선층의 표면을 덮는 절연막과, 상기 층간절연막중에 설치되어, 상기 제2도전층의 표면을 노출시키기 위한 제2의 콘택트홀과, 상기 제2의 콘택트홀을 지나서, 상기 제2의 도전층에 접촉하도록, 상기 층간절연층의 위에 설치된 제2의 배선층과를 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연막의 막두께는 0.05㎛이상인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 반도체장치는 바이플라 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  4. 반도체기판과, 상기 반도체기판의 위에 설치된 게이트전극과, 상기 반도체기판의 표면중에 있어서, 상기 게이트전극의 양측에 설치된 한쌍의 소스/드레인층과, 상기 게이트전극을 덮도록 상기 반도체기판의 위에 설치된 층간절연막과를 구비하고, 상기 층간절연막중에는 상기 소스/드레인층이 한편의 표면을 노출시키기 위한 제1의 콘택트홀이 설치되어 있고, 해당장치는 또 상기 제1의 콘택트홀내에 상기 소스/드레인층의 한편에 전기적으로 접속되도록 매입된 매입비트배선층을 구비하고, 상기 매입비트배선층의 표면의 위치는, 상기층간절연막의 표면의 위치와 동일하든가 또는 그 이하로 되어 있고, 해당장치는 또한, 상기 매입비트배선층의 표면을 덮는 절연막과, 상기 층간절연중에 설치되어, 상기 소스/드레인층의 타편의 표면을 노출시키기 위한 제2의 콘택트홀과, 상기 제2의 콘택트홀을 지나서, 상기 소스/드레인층의 타편에 접속되도록, 상기 층간절연막의 위에 설치된 스토레이지노드 배선과, 상기 스토레이지노드 배선의 표면을 피복하는 커패시터 절연막과, 상기 커패시터 절연각을 개재시켜서 상기 스토레이지노드 배선을 피복하는 셀플레이트전극과를 구비한 것을 특징으로 하는 반도체장치.
  5. 반도체기판의 표면에 제1도전층과 제2도전층을 서로 떨어지게 하여 형성하는 공정과, 상기 반도체기판의 위에 층간절연막을 형성하는 공정과, 상기 층간절연막중에 상기 제1의 도전충의 표면을 노출시키기 위한제1의 콘택홀과. 상기 제2의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀을 동시에 형성하는 공정과, 상기 제1 및 제2의 콘택트홀 중에, 상기 층간절연막보다도 에칭속도가 빠른 절연물을 매입하는 공정과, 상기 제2의 콘택트홀의 위를 레지스트로 덮고, 상기 제1의 콘택트홀중에 매입되어 있는 상기 절연물을 에칭제거하는 공정과, 상기 레지스트를 제거하는 공정과, 상기 제1의 콘택트홀을 지나서, 상기 제1의 도전층에 접속되는 제1의 배선층을 상기 반도체기판의 위에 형성되는 공정과, 상기 제1의 배선층을 그 표면의 위치가 상기 층간절연으 표면과 동일하든가 또는 그 이하로 될때까지 깎고, 그것에 의해 상기 제1의 콘택트홀내에 매입된 매입 제1배선층을 형성하는 공정과, 상기 매입 제1재선층의 표면을 절연막으로 피복하는 공정과, 상기 제2의 콘택트홀중에 매입되어 있는 상기 절연물을 제거하는 공정과, 상기 제2의 콘택트홀을 지나서 상기 제2의 도전층에 접속되는 제2의 배선층을 상기 층간절연막의 위에 형성하는 공정과를 구비한 것을 특징으로 하는 반도체장치의제조방법.
  6. 제5항에 있어서, 상기제1의 배선층을 형성하는 공정과, 상기 제1의 콘택츠트홀의 측벽 및 저면을 피복하도록, 상기 반도체기판의 위에 TiN막을 형성하는 공정과, 상기 TiN막상에, 폴리실리콘막 또는 WSi막을 형성하는 공정과를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 TiN막의 형성은 카로메이션 스패터법에 의해 TiN를 스패터하므로서 행하여지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 제1의 배선층을 에치백 또는 화학적·기계적 연마법에 으해 깎는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 층간절연막보다도 애칭속도의 빠른 절연물은 스핀코트가 가능한 도포형 산화막에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 절연물은 스핀온글라스막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※참고사항:최초출원 내용에 의하여 공개되는 것임.
KR1019950019678A 1994-07-11 1995-07-05 반도체장치 및 그의 제조방법 KR100188822B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-158779 1994-07-11
JP15877994A JP3520114B2 (ja) 1994-07-11 1994-07-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR960006036A true KR960006036A (ko) 1996-02-23
KR100188822B1 KR100188822B1 (ko) 1999-06-01

Family

ID=15679154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950019678A KR100188822B1 (ko) 1994-07-11 1995-07-05 반도체장치 및 그의 제조방법

Country Status (4)

Country Link
US (2) US5539231A (ko)
JP (1) JP3520114B2 (ko)
KR (1) KR100188822B1 (ko)
DE (1) DE19509198C2 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087693A (en) * 1994-07-11 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with reduced stepped portions
JPH0936325A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
KR0179806B1 (ko) 1995-12-30 1999-03-20 문정환 반도체 메모리셀 제조방법
US5595929A (en) * 1996-01-16 1997-01-21 Vanguard International Semiconductor Corporation Method for fabricating a dram cell with a cup shaped storage node
US5780337A (en) * 1996-09-23 1998-07-14 United Microelectronics Corporation Method of fabricating a bit line of a dynamic random access memory
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
JPH10125865A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 半導体装置、半導体記憶装置、およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
US5869866A (en) 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
TW402809B (en) * 1997-10-18 2000-08-21 United Microelectronics Corp The manufacture method of electrical charge storage structure
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100263905B1 (ko) * 1998-05-18 2000-09-01 윤종용 식각 장벽막 패턴을 이용한 콘택홀의 제조방법
TW382144B (en) * 1998-06-17 2000-02-11 United Microeletronics Corp Method for simultaneous forming bit line contact and node contact
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6720604B1 (en) * 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
EP1071130A3 (en) * 1999-07-14 2005-09-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device interconnection structure comprising additional capacitors
EP1169731B1 (en) * 1999-12-08 2009-02-25 Samsung Electronics Co., Ltd. Methods of forming semiconductor device having a self-aligned contact structure
US8009477B2 (en) * 2008-07-30 2011-08-30 Qimonda Ag Integrated circuit and method of forming an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
US5275972A (en) * 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2601022B2 (ja) * 1990-11-30 1997-04-16 日本電気株式会社 半導体装置の製造方法
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device

Also Published As

Publication number Publication date
JPH0831950A (ja) 1996-02-02
DE19509198A1 (de) 1996-01-18
DE19509198C2 (de) 1998-07-09
US5539231A (en) 1996-07-23
JP3520114B2 (ja) 2004-04-19
US5776825A (en) 1998-07-07
KR100188822B1 (ko) 1999-06-01

Similar Documents

Publication Publication Date Title
KR960006036A (ko) 반도체장치 및 그의 제조방법
KR960030423A (ko) 반도체 기억장치 및 그 제조방법
KR960030331A (ko) 다층배선의 형성방법
US5874330A (en) Method for fabricating semiconductor device
KR920005349A (ko) 반도체 장치 및 그 제조방법
KR970054486A (ko) 반도체 소자와 그 제조 방법
KR950034516A (ko) 반도체 소자 및 그 제조방법
KR970013369A (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
US6091097A (en) Semiconductor device and a method of manufacturing the same
KR940012614A (ko) 고집적 반도체 접속장치 및 그 제조방법
KR100475715B1 (ko) Mml반도체소자 제조방법
KR910020903A (ko) 적층형캐패시터셀의 구조 및 제조방법
KR970052336A (ko) 반도체소자의 콘택홀 형성방법
KR100295661B1 (ko) 디램의 커패시터 제조방법
KR0166030B1 (ko) 반도체 소자의 캐패시터 제조방법
KR910007415B1 (ko) 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
KR870001655A (ko) 반도체장치의 제조방법
KR0166039B1 (ko) 반도체소자의 캐패시터 제조방법
KR940012572A (ko) 반도체 장치에서의 콘택트 형성방법
KR960002827A (ko) 반도체 소자의 캐패시터 제조방법
KR970053575A (ko) 반도체 소자의 다층금속배선 형성방법
KR970053572A (ko) 반도체 소자의 다층금속배선 형성방법
KR920003521A (ko) 적층형 캐패시터 셀의 구조 및 제조방법
KR960006001A (ko) 반도체소자의 캐패시터 제조방법
KR950034778A (ko) 반도체소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070110

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee