KR970052336A - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

Info

Publication number
KR970052336A
KR970052336A KR1019950054968A KR19950054968A KR970052336A KR 970052336 A KR970052336 A KR 970052336A KR 1019950054968 A KR1019950054968 A KR 1019950054968A KR 19950054968 A KR19950054968 A KR 19950054968A KR 970052336 A KR970052336 A KR 970052336A
Authority
KR
South Korea
Prior art keywords
forming
peripheral circuit
mask
circuit region
contact hole
Prior art date
Application number
KR1019950054968A
Other languages
English (en)
Other versions
KR100367495B1 (ko
Inventor
김정호
김진웅
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950054968A priority Critical patent/KR100367495B1/ko
Publication of KR970052336A publication Critical patent/KR970052336A/ko
Application granted granted Critical
Publication of KR100367495B1 publication Critical patent/KR100367495B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 콘택홀 제조방법에 관한 것으로서, 장벽 질화막을 콘택홀 식각의 식각 장벽으로 이용하는 SAC에서 서로 구조가 다른 셀 영역과 주변회로 영역의 콘택홀을 동시에 형성할 때, 셀 영역에서는 소오스/드레인 접합을 노출시키고, 주변회로 영역에서는 게이트전극과 중첩되어 있는 마스크 산화막 패턴의 상측을 노출시키기 위한 일차 콘택 식각 공정으로서 층간절연막과 장벽 질화막을 콘택 식각 마스크를 사용하여 식각하여 콘택홀을 형성한 후, 상기 콘택홀의 측벽에 절연 스페이서를 형성하고, 상기 주변회로 영역의 마스크 산화막 패턴을 식각하는 후속 식각공정을 진행하여 셀 영역에서 도전배선의 단란이 일어나지 않도록하여 셀영역과 주변회로 영역에 동시에 콘택홀을 형성하였으므로, 공정이 간단하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있으며, 추가적인 레티클이나 식각 마스크의 형성이 불필요하여 제조 단가를 절감할 수 있다.

Description

반도체소자의 콘택홀 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도.

Claims (5)

  1. 반도체기판상에 게이트 산화막을 형성하는 공정과, 상기 게이트산화막상에 서로 중첩되어 있는 게이트전극과 마스크 절연막 패턴을 형성하는 공정과, 상기 구조의 전표면에 식각장벽층을 형성하는 공정과, 상기 식각 장벽층상에 상기 식각 장벽층과는 식각선택비차가 있는 물질로 층간절연막을 형성하는 공정과, 상기 층간절연막상에 콘택 식각 마스크인 감광막패턴을 형성하되, 주변회로 영역에서는 반도체기판의 상측에 노출되도록 하고 주변회로 영역에서는 게이트전극의 상측이 노출되도록 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 층간절연막과 식각 장벽층을 순차적으로 제거하여 셀 영역에서는 반도체기판을 노출시키고 주변회로 영역에서는 마스크 산화막 패턴을 노출시키는 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 콘택홀의 측벽에 상기 마스크 절연막 및 반도체기판과는 식각선택비차가 있는 물질로 절연막 스페이서를 형성하는 공정과, 상기 절연 스페이서에 의해 노출되어 있는 주변회로 영역에서의 마스크 절연막을 제거하여 주변회로 영역의 게이트전극을 노출시키는 콘택홀을 형성하는 공정을 구비하는 반도체소자의 콘택홀 제조방법.
  2. 제1항에 있어서, 상기 마스크 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 제조방법.
  3. 제1항에 있어서, 상기 식각 장벽층을 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 제조방법.
  4. 제1항에 있어서, 상기 층간절연막을 BPSG 또는 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 제조방법.
  5. 제1항에 있어서, 상기 절연 스페이서를 CVD 방법으로 형성되는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950054968A 1995-12-22 1995-12-22 반도체소자의콘택홀형성방법 KR100367495B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950054968A KR100367495B1 (ko) 1995-12-22 1995-12-22 반도체소자의콘택홀형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950054968A KR100367495B1 (ko) 1995-12-22 1995-12-22 반도체소자의콘택홀형성방법

Publications (2)

Publication Number Publication Date
KR970052336A true KR970052336A (ko) 1997-07-29
KR100367495B1 KR100367495B1 (ko) 2003-03-06

Family

ID=37491155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950054968A KR100367495B1 (ko) 1995-12-22 1995-12-22 반도체소자의콘택홀형성방법

Country Status (1)

Country Link
KR (1) KR100367495B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100367077B1 (ko) * 1999-01-22 2003-01-08 닛본 덴기 가부시끼가이샤 반도체장치 제조방법
KR100461335B1 (ko) * 1997-12-31 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100461336B1 (ko) * 1997-12-27 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100581065B1 (ko) * 2005-03-10 2006-05-22 이석전 열매체 조성물 및 이를 이용한 열해로
KR100814257B1 (ko) * 2001-12-27 2008-03-17 동부일렉트로닉스 주식회사 반도체 소자 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160653A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 半導体装置の製造方法
JPH05175457A (ja) * 1991-12-25 1993-07-13 Nec Kyushu Ltd 半導体装置の製造方法
JPH065714A (ja) * 1992-06-22 1994-01-14 Sony Corp 多層配線構造およびその製造方法
US5405791A (en) * 1994-10-04 1995-04-11 Micron Semiconductor, Inc. Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461336B1 (ko) * 1997-12-27 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100461335B1 (ko) * 1997-12-31 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100367077B1 (ko) * 1999-01-22 2003-01-08 닛본 덴기 가부시끼가이샤 반도체장치 제조방법
KR100814257B1 (ko) * 2001-12-27 2008-03-17 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR100581065B1 (ko) * 2005-03-10 2006-05-22 이석전 열매체 조성물 및 이를 이용한 열해로

Also Published As

Publication number Publication date
KR100367495B1 (ko) 2003-03-06

Similar Documents

Publication Publication Date Title
KR100278273B1 (ko) 반도체장치의콘택홀형성방법
KR950021083A (ko) 반도체 장치 및 그 제조방법
KR960005870A (ko) 반도체 소자의 금속 배선 형성방법
KR940012650A (ko) 반도체 소자의 콘택제조방법
KR940016687A (ko) 반도체 접속장치 및 그 제조방법
KR960039222A (ko) 반도체장치 및 그 제조방법
KR970052336A (ko) 반도체소자의 콘택홀 형성방법
KR100907883B1 (ko) 반도체 장치의 콘택 형성 방법
KR940012572A (ko) 반도체 장치에서의 콘택트 형성방법
KR970018745A (ko) 반도체 장치의 커패시터 제조방법
KR980005474A (ko) 반도체 소자 제조방법
KR960012324A (ko) 반도체소자의 게이트전극 콘택 및 그 제조방법
KR960019730A (ko) 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법
KR970052231A (ko) 반도체 소자의 콘택홀 형성방법
KR960043103A (ko) 반도체소자의 소자분리절연막 형성방법
KR980005481A (ko) 반도체 소자의 콘텍홀 형성방법
KR970053575A (ko) 반도체 소자의 다층금속배선 형성방법
KR970003466A (ko) 반도체소자의 콘택홀 형성방법
KR970053572A (ko) 반도체 소자의 다층금속배선 형성방법
KR980005466A (ko) 반도체 장치의 금속배선 형성방법
KR960035810A (ko) 반도체 소자의 콘택 형성방법
KR970030355A (ko) 고신뢰성 비아콘택 형성을 위한 금속층간 절연막 형성방법
KR970063729A (ko) 반도체 장치의 커패시터 제조 방법
KR970018216A (ko) 반도체 장치의 평탄화 방법
KR950030338A (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee