KR100907883B1 - 반도체 장치의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 단차를 갖는 하부 구조물을 부분적으로 노출시키는 콘택을 형성하기 위한 방법에 관한 것이다. 절연막 패턴을 상부에 갖는 제1게이트 전극과 금속 실리사이드막 패턴을 상부에 갖는 제2게이트 전극을 포함하는 기판을 마련하고, 상기 제1게이트 전극의 절연막 패턴의 일부를 제거한다. 상기 절연막 패턴의 일부가 제거된 제1게이트 전극과 상기 제2게이트 전극 및 기판 상에 식각 저지막을 연속적으로 형성한 후, 상기 식각 저지막 상에 층간 절연막을 형성한다. 그리고, 상기 층간 절연막을 부분적으로 제거하여 상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 기판 상에 형성시킨 식각 저지막을 노출시키는 층간 절연막 패턴을 형성한 후, 상기 층간 절연막 패턴에 의해 노출된 식각 저지막을 제거한다. 이와 같이, 상기 방법에 의하면 상기 단차를 갖는 부위에서의 콘택을 용이하게 형성할 수 있다.

Description

반도체 장치의 콘택 형성 방법{method for forming a contact in a semiconductor device}
도 1은 종래의 방법에 따라 형성된 반도체 장치의 콘택을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서, 보다 상세하게는 단차를 갖는 하부 구조물을 부분적으로 노출시키는 콘택(contact)을 형성하기 위한 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응함으로써, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
그리고, 상기 반도체 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 상기 비휘발성 메모리 장치의 예로서는 플레시 메모리 장치, 맥램(McRAM) 장치 등을 들 수 있다.
상기 맥램 장치는 전력 소모가 적고, 제조 비용도 낮고, 정보 처리 속도도 빠르게 때문에 최근에 각광 받고 있다. 상기 맥램 장치는 하나에 셀 내에 게이트 전극과 플레시 게이트 전극이 형성된 특징을 갖는다.
상기 맥램 장치와 같은 반도체 장치의 콘택을 형성하는 방법은 다음과 같다.
도 1은 종래의 방법에 따라 형성된 반도체 장치의 콘택을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10) 상에 플레시 게이트 전극으로서 제1게이트 전극(12)을 형성하고, 통상의 게이트 전극으로서 제1게이트 전극(12)과 접한 제1영역(14) 및 제1게이트 전극(12)과 이격된 제2영역(16)을 포함하는 제2게이트 전극을 형성한다. 그리고, 상기 기판(10)의 표면과, 상기 제2게이트 전극의 표면 일부를 셀리사데이션(salicidation) 반응을 통하여 실리사이드막으로 형성한다. 이어서, 상기 결과물 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 부분적으로 제거하여 콘택(20a, 20b)을 갖는 층간 절연막 패턴(18)을 형성한다.
이와 같이, 상기 콘택(20a, 20b)을 갖는 층간 절연막 패턴(18)을 형성함으로서 상기 제1게이트 전극(12)의 표면, 기판(10)의 표면 및 제2게이트 전극의 제 2 영역(16)의 표면이 노출된다.
여기서, 상기 제1게이트 전극(12), 기판(10)의 표면 및 제2게이트 전극의 제 1 영역(14) 및 제 2 영역(16)은 서로 다른 높이 즉, 단차를 갖는다. 때문에, 상기 콘택(20a, 20b)의 형성이 용이하지 않은 단점을 갖는다. 즉, 상기 제1게이트 전극(12)의 표면을 노출시키기 위한 콘택(20a)을 타겟으로 설정할 경우 상기 기판(10)의 표면과 제2게이트 전극의 제 2 영역(16)을 노출시키기 위한 콘택(20b)이 오픈되지 않는 상황이 발생하는 것이다.
또한, 상기 기판(10)의 표면과 제2게이트 전극의 제 2 영역(16)을 노출시키기 위한 콘택(20b)을 타겟으로 설정할 경우 상기 제1게이트 전극(12)을 노출시키기 위한 콘택(20a)은 오버 식각(over etch)이 이루어짐으로서 상기 제1게이트 전극(12)을 손상시키는 상황이 발생하는 것이다.
이와 같이, 종래의 방법을 통하여 단차를 갖는 구조물을 노출시키는 콘택을 형성할 경우 전술한 바와 같은 문제점을 갖는다.
본 발명의 목적은, 단차를 갖는 구조물을 노출시키는 콘택을 안정적으로 형성하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 방법은, 절연막 패턴을 상부에 갖는 제1게이트 전극과 상기 제1게이트 전극과 접한 제1영역 및 제1게이트 전극과 이격된 제2영역을 포함하는 금속 실리사이드막 패턴을 상부에 갖는 제2게이트 전극을 포함하는 기판을 마련하는 단계와, 상기 제1게이트 전극의 일부가 노출되도록 절연막 패턴을 제거하는 단계와, 상기 일부가 노출된 제1게이트 전극과 상기 제2게이트 전극 및 기판 상에 식각 저지막을 연속적으로 형성하는 단계와, 상기 식각 저지막 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 부분적으로 제거하여 상기 제1게이트 전극, 상기 제2게이트 전극의 제2영역 및 상기 기판 상에 형성시킨 식각 저지막을 노출시키는 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막 패턴에 의해 노출된 식각 저지막을 제거하는 단계를 포함한다.
이때, 상기 식각 저지막은 절연막이고, 상기 층간 절연막은 산화막으로서, 콘택을 형성하기 위한 상기 층간 절연막의 부분적 제거는 상기 층간 절연막과 상기 식각 저지막의 식각 선택비를 이용한 건식 식각에 의해 수행된다.
이와 같이, 본 발명에 의하면, 식각 저지막을 형성한 후, 식각 선택비를 갖는 건식 식각을 통하여 콘택을 형성하기 때문에 단차를 갖는 구조물에서의 콘택 형성에 적절하게 적용할 수 있다.
따라서, 최근의 미세 패턴을 갖는 반도체 장치의 제조에 본 발명의 방법을 적극적으로 적용할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 기판(30) 상에 플레시 게이트 전극으로서 제1게이트 전극(31)을 형성한 후, 통상의 게이트 전극으로서 제1게이트 전극(31)과 접한 제1영역(34) 및 제1게이트 전극(31)과 이격된 제2영역(36)을 포함하는 제2게이트 전극을 형성한다.
상기 제1게이트 전극(31)은 도전막 패턴(31a)과 절연막 패턴(31b)을 포함하고, 그것의 측벽에는 스페이서(32)를 갖는다. 여기서, 상기 도전막 패턴(31a)은 폴 리 실리콘막인 것이 바람직하고, 절연막 패턴(31b)과 스페이서(32)는 질화막인 것이 바람직하다.
상기 제 1 영역(34) 및 제 2 영역(36)을 포함하는 제2게이트 전극은 도전막 패턴(34a, 36a)과 실리사이드막 패턴(34b, 36b)을 포함하고, 그것의 측벽에는 스페이서(35)를 갖는다. 여기서, 상기 도전막 패턴(34a, 36a)은 폴리 실리콘막인 것이 바람직하고, 상기 실리사이드막 패턴(34b, 36b)은 상기 폴리 실리콘막 상에 금속막을 형성한 후, 살리사데이션 반응을 통하여 형성하는 것이 바람직하다. 그리고, 제2게이트 전극의 스페이서(35) 또한 질화막인 것이 바람직하다.
또한, 상기 살리사데이션 반응을 실시할 때 노출된 기판(30) 표면 또한 실리사이드막(30a)으로 형성된다.
도 2b를 참조하면, 포토레지스트 패턴과 같은 마스크층(36)을 식각 마스크로 사용하는 식각을 실시하여 상기 제1게이트 전극(31)의 절연막 패턴(31b)의 일부를 제거한다.
이에 따라, 상기 제1게이트 전극(31)의 도전막 패턴(31a)의 일부가 노출된다. 여기서, 상기 노출된 도전막 패턴(31a)은 후속되는 공정에 의해 형성되는 콘택과 전기적으로 연결되는 부분이다. 즉, 전기적인 연결을 위하여 상기 도전막 패턴(31a)의 일부를 노출시키는 것이다.
도 2c를 참조하면, 상기 마스크층(36)을 제거한 후, 상기 절연막 패턴(31a)의 일부가 제거된 제1게이트 전극(31)과 상기 제 1 영역(34) 및 제 2 영역(36)을 포함하는 제2게이트 전극 및 기판(30) 상에 식각 저지막(50)을 연속적으로 형성한다. 이때, 상기 식각 저지막(50)은 절연막인 것이 바람직하다.
그리고, 상기 식각 저지막(50) 상에 층간 절연막을 형성한다. 상기 층간 절연막은 산화막인 것이 바람직하다.
이어서, 상기 층간 절연막을 부분적으로 제거하여 콘택(42a, 42b)을 갖는 층간 절연막 패턴(40)을 형성한다. 상기 층간 절연막 패턴(40)의 형성은 통상적인 사진 식각 공정에 의해 달성된다. 그리고, 상기 층간 절연막 패턴(40)의 형성은 상기 층간 절연막과 식각 저지막(50)의 식각 선택비를 이용한 건식 식각에 의해 달성된다.
이와 같이, 상기 층간 절연막 패턴(40)을 형성함으로서 상기 제1게이트 전극(31), 상기 제2게이트 전극의 제 2 영역(36) 및 기판(30) 상에 형성시킨 식각 저지막(50)이 노출된다. 이때, 상기 식각이 이루어지는 부분은 단차를 갖는다.
즉, 상기 제1게이트 전극(31), 제2게이트 전극의 제 2 영역(36) 및 기판(30)의 높이가 서로 다른 것이다. 그러나, 상기 콘택(42a, 42b)을 형성하여도 상기 제1게이트 전극(31), 제2게이트 전극의 제 2 영역(36) 및 기판(30)에는 영향이 가해지지 않는다.
이는, 상기 식각 저지막(50)에 의해 상기 상기 제1게이트 전극(31), 제2게이트 전극의 제 2 영역(36) 및 기판(30)이 보호되기 때문이다. 즉, 상기 제1게이트 전극(31)의 표면을 노출시키기 위한 콘택(42a)을 타겟으로 설정할 경우 상기 기판(30)의 표면과 제2게이트 전극의 제 2 영역(36)을 노출시키기 위한 콘택(42b)이 오픈되게 된다.
또한, 상기 기판(30)의 표면과 제2게이트 전극의 제 2 영역(36)을 노출시키기 위한 콘택(42b)을 타겟으로 설정할 경우 상기 제1게이트 전극(31)을 노출시키기 위한 콘택(42a)은 오버 식각이 이루어지지 않는다.
따라서, 상기 콘택(42a, 42b)을 원하는 부위까지 정확하게 형성할 수 있다.
도 2d를 참조하면, 상기 콘택(42a, 42b)에 의해 노출된 부위의 식각 저지막(50)을 제거된다. 이에 따라, 상기 제1게이트 전극(31)의 도전막 패턴(31b)과, 상기 기판(30)의 표면 즉, 실리사이드막(30a)의 형성된 부위 및 제2게이트 전극의 제 2 영역(36)의 실리사이드막 패턴(34b)이 노출된다.
따라서, 원하는 부위를 정확하게 노출시키고, 노출된 부위가 거의 영향을 받지 않는 콘택을 갖는 층간 절연막 패턴을 용이하게 형성할 수 있다.
이어서, 상기 층간 절연막 패턴(40)의 콘택(42a, 42b)에 전기적 연결을 위한 금속 배선을 형성하는 공정을 실시한다.
이와 같이, 본 발명에 의하면, 식각 저지막을 형성함으로서 콘택을 형성하기 위한 부위가 단차를 갖더라도 상기 단차에 의해 영향을 감소시킬 수 있다.
따라서, 상기 단차를 갖는 부위에서의 콘택을 용이하게 형성할 수 있다. 때문에, 본 발명의 방법은 최근의 미세 패턴을 갖는 반도체 장치의 제조에 적극적으로 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (4)

  1. 절연막 패턴을 상부에 갖는 제1게이트 전극과, 상기 제1게이트 전극과 접한 제1영역 및 제1게이트 전극과 이격된 제2영역을 포함하는 금속 실리사이드막 패턴을 상부에 갖는 제2게이트 전극을 포함하는 기판을 마련하는 단계;
    상기 제1게이트 전극의 일부가 노출되도록 절연막 패턴을 제거하는 단계;
    상기 일부가 노출된 제1게이트 전극과 상기 제2게이트 전극 및 기판 상에 식각 저지막을 연속적으로 형성하는 단계;
    상기 식각 저지막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 부분적으로 제거하여 상기 제1게이트 전극, 상기 제2게이트 전극의 제2영역 및 상기 기판 상에 형성시킨 식각 저지막을 노출시키는 층간 절연막 패턴을 형성하는 단계; 및
    상기 층간 절연막 패턴에 의해 노출된 식각 저지막을 제거하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  2. 제1항에 있어서, 상기 식각 저지막은 절연막인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제1항에 있어서, 상기 층간 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제1항에 있어서, 상기 층간 절연막의 부분적 제거는 상기 층간 절연막과 상기 식각 저지막의 식각 선택비를 이용한 건식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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