KR19990053222A - 반도체 소자의 미세한 전도막 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 연결을 위하여 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법에 관한 것으로서, 기판 상부로 제1전도막과 희생막을 차례로 형성하는 제1단계; 상기 제1전도막의 제1영역이 노출되도록 상기 희생막을 선택식각하여 상기 희생막 패턴을 형성하는 제2단계; 상기 희생막 패턴 측면에 절연막 스페이서를 형성하는 제3단계; 상기 희생막 패턴을 제거하여 상기 제1전도막의 제2영역을 노출시키는 제4단계; 상기 노출된 제1전도막의 제1 및 제2영역에 선택적으로 제2전도막을 형성하는 제5단계; 및 상기 절연막 스페이서를 제거하는 제6단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 전기적 연결을 위하여 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법에 관한 것이다.
우선, 일반적인 반도체 소자의 패턴 형성은, 리소그라피 공정으로 이루어지는데, 이러한 리소그라피(lithography)공정은 포토마스크를 사용한 일련의 포토리소그라피 공정을 거쳐 형성되는 식각마스크 패턴을 사용하여 식각공정을 진행함으로써 이루어진다. 전술한 일련의 포토리소그라피 공정은 HMDS도포, 포토레지스트막의 회전 도포, 소프트 베이크 공정, 노광, 노광후 베이크 공정, 현상의 공정 단계를 포함한다. 그리고, 식각공정은, 식각후의 프로파일에 따라 등방성 프로파일을 얻을 수 있는 등방성(等方性)식각과 비등방성 프로파일을 얻을 수 있는 비등방성(比等方性)식각으로 나누어진다. 등방성 식각이라 함은 거의 화학적 반응을 이용하는 기술로써, 식각반응이 모든 방향으로 동일하게 진행되는 것을 말한다. 이에 반해서, 비등방성 식각은 어떤 특정 방향으로만 식각반응이 일어나는 경우로써, 이때에는 등방성 식각과는 달리 물리적 반응과 화학적 반응이 동시에 일어나게 된다. 여기서 등방성 프로파일을 얻기 위하여 등방성 특성을 나타내는 습식식각이 사용되고, 비등방성 프로파일을 얻기 위하여 비등방성 특성을 나타내는 건식식각이 사용된다.
잘 알려진 바와 같이, 소자가 고집적화되어 감에 따라 적층형 구조의 소자 형성 방법이 성행하고 있으며, 이에 따른 여러 가지 문제점이 대두되고 있다. 일예로 소자가 고집적화됨에 따라 소자 제조를 위한 최소 선폭이 급격히 작아지고 있고 식각패턴 불량이 유발된다. 그리고, 노광 장비의 한계로 인하여 최소 선폭을 얻기 위한 리소그라피 공정 진행시, 초점심도 불량 및 노광 불량 등의 문제점이 나타난다.
따라서 이러한 문제점을 극복할 수 있는 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소자의 고집적화에 따른 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 미세한 전도막 패턴 형성 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 간단한 설명
11 : 실리콘 기판
12 : Ti/TiN
13 : 폴리실리콘막
14 : 산화막 및 산화막 스페이서
15 : 상부 전도막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 기판 상부로 제1전도막과 희생막을 차례로 형성하는 제1단계; 상기 제1전도막의 제1영역이 노출되도록 상기 희생막을 선택식각하여 상기 희생막 패턴을 형성하는 제2단계; 상기 희생막 패턴 측면에 절연막 스페이서를 형성하는 제3단계; 상기 희생막 패턴을 제거하여 상기 제1전도막의 제2영역을 노출시키는 제4단계; 상기 노출된 제1전도막의 제1 및 제2영역에 선택적으로 제2전도막을 형성하는 제5단계; 및 상기 절연막 스페이서를 제거하고, 상기 제2전도막을 식각마스크 패턴으로 사용하여 상기 제1전도막을 선택식각하는 제6단계를 포함하여 이루어진다.
본 발명은, 전도성을 지니고 금속막 증착공정의 대상이 될 수 있는 물질을 실리콘 기판 상부에 하부 전도층으로 증착한 후, 폴리실리콘막을 증착하여 통상적인 노광 및 식각공정을 실시하여 폴리실리콘막 패턴을 형성한다. 형성된 폴리실리콘막 패턴 위에 절연막을 소정이 두께로 증착하고, 이를 전면식각하여 상기 폴리실리콘막 패턴 측면에 절연막 스페이서를 만든다. 그리고, 폴리실리콘막 패턴을 제거하여 노출되는 하부 전도층을 이용하여 전도막을 선택적으로 형성함으로써, 즉, 미세 패턴을 위한 리소그라피 공정을 진행하지 않고, 선택적으로 전도막을 형성함으로써, 미세한 전도막 패턴 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 미세한 전도막 패턴 형성 방법을 나타내는 공정 단면도이다.
먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 하부 전도막으로 Ti/TiN막(12)을 형성한다. 그리고, 폴리실리콘막(13)을 형성하고, 리소그라피 공정을 실시하여 제1크기로 오픈되는 폴리실리콘막(13) 패턴을 형성하여 제1크기로 Ti/TiN막(12)을 노출시킨다. 여기서 폴리실리콘막(13) 패턴의 선폭은 상기 제1크기 보다 상대적으로 작은 제2크기를 갖도록 한다. 그리고 이러한 폴리실리콘막(13) 패턴과 식각 선택비를 갖는 산화막(14)을 전체 구조 상부에 형성한다. 경우에 따라 하부 전도막을 Ti막, TiN막으로 형성할 수도 있다.
다음으로, 도1b에 도시된 바와 같이, 상기 산화막(14)을 전면식각하여 폴리실리콘막(13)패턴의 측면에 산화막 스페이서(14)를 형성하여 제1크기로 노출되는 Ti/TiN막(12)을 제3크기로 노출시킨다.
다음으로, 도1c에 도시된 바와 같이, 폴리실리콘막(13) 패턴을 제거하는데, 측면의 산화막 스페이서(14)는 폴리실리콘막(13)과 선택식각비를 가지므로 어느 정도 식각되더라도 상당 부분 잔류되어 있어야 한다. 전술한 공정 진행 후에, 제2크기 및 제3크기로 노출되는 Ti/TiN막(12)상부에 선택적으로 상부 전도막(15)을 형성한다. 여기서 형성되는 상부 전도막(15)의 높이는 산화막 스페이서(14)보다 높지 않아야 함에 유의한다. 또한, 제2크기는 전술한 리소그라피 공정시 결정되는 것에 반하여 제3크기는 산화막 스페이서(14)를 형성하는 과정에서 식각 조건에 따라 변할 수 있음에 유의한다. 참고로, 본 발명에서는 제2크기 : 제3크기가 1 : 1의 비를 갖도록 형성한다.
다음으로, 도1d에 도시된 바와 같이, 산화막 스페이서(14)를 제거한 후, 상부 전도막(15)을 식각마스크로 하여 노출되는 Ti/TiN막(12)을 식각하여 실리콘 기판(11)을 노출시킨다. 이러한 Ti/TiN막(12)의 식각공정은 염소계 가스를 사용하여 이루어진다.
전술한 바와 같이, 제1전도막 상부에 제1임계선폭을 갖는 희생막 패턴을 형성한 후, 희생막 패턴 측면에 스페이서를 형성하는데, 스페이서는 희생막 패턴과 다른 식각비를 갖는다. 그리고, 희생막 패턴을 제거하여 노출되는 제1전도막 상부에 제2전도막을 선택적으로 형성함으로서, 종래 노광 장비의 한계로 재현하기 어려운 미세한 전도막 패턴을 쉽게 얻을 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다. 즉, 제1임계선폭을 재현할 수 있는 리소그라피 공정 기술을 사용하여도, 상기 제1임계선폭으로 노출되는 하부층 상부에 다른 전도막을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 소자의 금속 패턴 공정시, 제1전도막 상부에 제1임계선폭을 갖는 희생막 패턴을 형성한 후, 희생막 패턴 측면으로 희생막 패턴과 식각 선택비를 갖는 스페이서를 형성하고, 희생막 패턴을 제거하여 노출되는 제1전도막 상부에 제2전도막을 선택적으로 형성함으로서, 종래 노광 장비의 한계로 재현하기 어려운 미세한 전도막 패턴을 쉽게 얻을 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.
Claims (7)
- 기판 상부로 제1전도막과 희생막을 차례로 형성하는 제1단계;상기 제1전도막의 제1영역이 노출되도록 상기 희생막을 선택식각하여 상기 희생막 패턴을 형성하는 제2단계;상기 희생막 패턴 측면에 절연막 스페이서를 형성하는 제3단계;상기 희생막 패턴을 제거하여 상기 제1전도막의 제2영역을 노출시키는 제4단계;상기 노출된 제1전도막의 제1 및 제2영역에 선택적으로 제2전도막을 형성하는 제5단계; 및상기 절연막 스페이서를 제거하고, 상기 제2전도막을 식각마스크 패턴으로 사용하여 상기 제1전도막을 선택식각하는 제6단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제2단계에서 상기 희생막 패턴에 의하여 노출되는 제1영역이 상기 제4단계에서 노출되는 제2영역보다 크게 형성되도록 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제2전도막이 상기 제1전도막과 다른 식각비를 갖는 막인 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제4단계를 진행하는 동안에 상기 절연막 스페이서가 잔류하도록 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 제1전도막은Ti막, TiN막, Ti/TiN막중 적어도 어느 하나를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 희생막이 폴리실리콘막인 반도체 소자 제조 방법.
- 제1항 또는 제4항에 있어서,상기 절연막 스페이서는 산화막인 반도체 소자 제조 방법.
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