KR100281269B1 - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

Info

Publication number
KR100281269B1
KR100281269B1 KR1019940012819A KR19940012819A KR100281269B1 KR 100281269 B1 KR100281269 B1 KR 100281269B1 KR 1019940012819 A KR1019940012819 A KR 1019940012819A KR 19940012819 A KR19940012819 A KR 19940012819A KR 100281269 B1 KR100281269 B1 KR 100281269B1
Authority
KR
South Korea
Prior art keywords
gate electrode
mask
forming
etching
film
Prior art date
Application number
KR1019940012819A
Other languages
English (en)
Other versions
KR960002554A (ko
Inventor
이호석
손곤
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019940012819A priority Critical patent/KR100281269B1/ko
Publication of KR960002554A publication Critical patent/KR960002554A/ko
Application granted granted Critical
Publication of KR100281269B1 publication Critical patent/KR100281269B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 종래기술에서 감광막을 이용한 리소그래피 공정으로 초고집적소자에서 필요로하는 미세선폭의 게이트전극을 형성할 수 없는 문제점을 해결하기위하여, 게이트 전극용 다결정실리콘막의 상부에 다결정실리콘막을 증착하고 게이트전극 마스크를 이용한 등방성식각을 빠르게 실시함으로써 쿼터 마이크로미터 이하의 다결정실리콘막패턴을 형성한 다음, 상기 다결정실리콘막패턴을 이용한 마스크 공정으로 미세선폭의 게이트전극을 형성함으로써 반도체소자의 생산성 및 신뢰성을 향상시키고 반도체소자의 초고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 게이트전극 형성방법
제1a도 내지 제1c도는 종래기술에 의한 반도체소자의 게이트전극 형성공정을 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 실시예에 의한 반도체소자의 게이트 전극 형성공정을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1, 11 : 게이트산화막 2, 12 : 게이트산화막패턴
3, 13 : 다결정실리콘막 4, 14 : 게이트전극
5 : 감광막 7, 15 : 층간절연막
7', 15' : 층간절연막패턴 9, 19 : 게이트전극 마스크
17 : 다결정실리콘막 17' : 다결정실리콘막패턴
20, 40 : 반도체기판
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 게이트전극 상부에 형성하는 산화막의 상부에 다결정실리콘막을 증착하고 그 상부에 게이트전극 마스크를 형성한 다음, 상기 게이트전극 마스크를 이용하여 상기 다결정실리콘막을 식각가스를 이용한 등방성식각을 실시함으로써 쿼터 마이크로미터 이하의 미세선폭을 갖는 게이트전극을 형성하는 기술이다.
일반적으로, 종래의 리소그래피 기술로 형성하는 최소선폭의 크기는 0.3 ㎛를 그 한계로 보고 있으며 그 이하의 크기를 갖는 미세선폭은 엑스레이 (X-ray) 또는 이빔 (E-beam) 장치를 사용하여만 형성할 수 있어 생산단가를 상승시킴으로써 반도체소자의 생산성을 저하시키는 문제점을 발생시킨다.
이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1c도는 종래기술에 의한 반도체소자의 게이트전극 형성공정을 도시한 단면도이다.
제1a도는 반도체기판(20) 상부에 게이트산화막(1), 게이트전극용 다결정실리콘막(3) 및 층간절연막(7)을 순차적으로 증착한 다음, 그 상부에 감광막(5)을 도포한 것을 도시한 단면도로서, 상기 층간절연막(7)은 산화막으로 형성한 것이다.
제1b도는 노광마스크(도시안됨)을 이용하여 상기 감광막(5)을 식각하여 감광막패턴, 즉 게이트전극 마스크(9)를 형성한 것을 도시한 단면도로서, 상기 게이트전극 마스크(9)는 리소그래피 기술에 의하여 최소선폭으로 형성한 것이다.
제1c도는 상기 게이트전극 마스크(9)를 이용한 마스크 공정으로 층간절연막패턴(7'), 다결정실리콘막패턴, 즉 게이트전극(4)과 게이트산화막패턴(2)을 형성한 다음, 상기 게이트전극 마스크(9)을 제거함으로써 게이트전극을 형성한 것을 도시한 단면도이다.
상기한 종래기술에 의하면, 감광막을 이용하여 게이트전극을 형성하는데 리소그래피 공정으로 형성할 수 있는 최소선폭보다 작은 선폭을 필요로하는 256 M DRAM 와 같은 초고집적소자에서의 미세선폭을 형성할 수가 없기때문에 별도의 장비와 공정을 이용하여 상기 미세선폭을 형성함으로써 생산단가를 상승시켜 반도체소자의 생산성을 저하시킨다.
따라서, 본 발명은 종래의 리소그래피 기술의 한계성을 극복하기위하여, 게이트전극용 다결정실리콘막 상부에 산화막 및 다결정실리콘막을 순차적으로 증착하고 그 상부에 게이트전극 마스크를 형성한 다음, 식각가스를 이용한 등방성식각을 실시하여 쿼터 마이크로 미터 이하의 미세선폭을 갖는 게이트전극을 형성하는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 게이트산화막, 게이트전극용 다결정실리콘막, 층간절연막 및 다결정실리콘막을 순차적으로 증착하고 그 상부에 게이트전극 마스크를 형성하는 공정과, 상기 게이트전극 마스크를 이용하여 건식방법으로 상기 다결정실리콘막을 식각함으로써 다결정실리콘막패턴을 형성하고 상기 게이트전극 마스크를 제거하는 공정과, 상기 식각공정으로 형성된 쿼터 마이크로미터 이하의 다결정실리콘막패턴을 마스크로하여 상기 층간절연막을 식각함으로써 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴을 마스크 및 식각장벽으로하여 전면식각공정을 실시함으로써 게이트전극 및 게이트산화막패턴을 형성하는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명의 실시예로서 반도체소자의 게이트전극 형성공정을 도시한 단면도이다.
제2a도는 반도체기판(40) 상부에 게이트산화막(11), 게이트전극용 다결정실리콘막(13), 층간절연막(15) 및 다결정실리콘막(17)을 일정두께 증착한 다음, 그 상부에 게이트전극 마스크(19)를 형성한 것을 도시한 단면도로서, 상기 게이트전극 마스크(19)은 종래의 리소그래피 기술에의하여 최소선폭으로 형성된 것이다.
제2b도는 상기 게이트전극 마스크(19)를 이용하여 상기 다결정실리콘막(17)을 등방성식각함으로써 다결정실리콘막패턴(17')을 형성하고 상기 게이트전극 마스크(19)를 제거한 것을 도시한 단면도로서, 상기 식각공정은 SF6나 Cl2/SF6가스를 기본으로한 화학가스를 사용하여 빠르게 실시함으로써 쿼터 마이크로미터, 즉 0.25㎛ 이하의 다결정실리콘막패턴(17')을 형성하고 산소플라즈마를 사용하여 상기 게이트전극 마스크(19)를 제거한 것을 도시한 것이다.
제2c도는 상기 다결정실리콘막패턴(17')과 산화막(15)과의 식각선택비를 이용한 건식방법으로 상기 층간절연막(15)을 식각하여 산화막패턴, 즉 층간절연막패턴(15')을 형성하고 상기 층간절연막패턴(15')을 마스크 및 식각장벽으로 사용하여 전면식각을 실시함으로써 상기 게이트전극용 다결정실리콘막패턴, 즉 게이트전극(14) 및 게이트산화막패턴(12)을 순차적으로 형성한 것을 도시한 단면도이다.
상기한 본 발명에 의하면, 별도의 장비 또는 공정기술없이 식각가스를 이용한 건식방법으로 초고집적화된 반도체소자의 게이트전극을 형성함으로써 반도체소자의 신뢰성 및 생산성을 향상시킬 수 있다.

Claims (4)

  1. 반도체소자의 게이트전극 형성방법에 있어서, 반도체기판 상부에 게이트산화막, 게이트전극용 다결정실리콘막, 층간절연막 및 다결정실리콘막을 순차적으로 증착하고 그 상부에 게이트전극 마스크를 형성하는 공정과, 상기 게이트전극 마스크를 이용하여 건식방법으로 상기 다결정실리콘막을 식각함으로써 다결정실리콘막패턴을 형성하고 상기 게이트전극 마스크를 제거하는 공정과, 상기 식각공정으로 형성된 쿼터 마이크로미터 이하의 다결정실리콘막패턴을 마스크로하여 상기 층간절연막을 식각함으로써 층간절연막패턴을 형성하는 공정과, 상기 층간절연막패턴을 마스크 및 식각장벽으로하여 전면식각공정을 실시함으로써 게이트전극 및 게이트산화막패턴을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제1항에 있어서, 상기 게이트전극 마스크는 산소플라즈마를 사용하여 제거하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제1항에 있어서, 상기 건식방법은 SF6나 Cl2/SF6가스를 기본으로한 화학가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제1항에 있어서, 상기 층간절연막 식각공정은 상기 층간절연막을 형성하는 산화막과 상기 다결정실리콘막패턴의 식각선택비 차를 이용하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
KR1019940012819A 1994-06-08 1994-06-08 반도체소자의 게이트전극 형성방법 KR100281269B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940012819A KR100281269B1 (ko) 1994-06-08 1994-06-08 반도체소자의 게이트전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940012819A KR100281269B1 (ko) 1994-06-08 1994-06-08 반도체소자의 게이트전극 형성방법

Publications (2)

Publication Number Publication Date
KR960002554A KR960002554A (ko) 1996-01-26
KR100281269B1 true KR100281269B1 (ko) 2001-03-02

Family

ID=66686147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012819A KR100281269B1 (ko) 1994-06-08 1994-06-08 반도체소자의 게이트전극 형성방법

Country Status (1)

Country Link
KR (1) KR100281269B1 (ko)

Also Published As

Publication number Publication date
KR960002554A (ko) 1996-01-26

Similar Documents

Publication Publication Date Title
US6579757B2 (en) Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized
JPH11330245A (ja) 半導体装置のコンタクト形成方法
JP2505359B2 (ja) 半導体装置のコンタクトホ―ル形成方法
KR100458360B1 (ko) 고체디바이스에서높은에스팩트의콘택홀에칭방법
KR0183764B1 (ko) 랜딩 패드 형성방법
US5902133A (en) Method of forming a narrow polysilicon gate with i-line lithography
KR100281269B1 (ko) 반도체소자의 게이트전극 형성방법
JPH04275436A (ja) Ｓｏｉｍｏｓトランジスタ
KR0131718B1 (ko) 반도체소자의 게이트전극 형성방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
KR0140733B1 (ko) 반도체소자의 미세콘택 형성방법
KR100466026B1 (ko) 고집적 반도체 소자의 도전체 패턴 제조 방법
KR0155787B1 (ko) 반도체 메모리장치의 매몰접촉창 형성방법
KR0166039B1 (ko) 반도체소자의 캐패시터 제조방법
KR0166030B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0166491B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100218338B1 (ko) 실린더형 캐패시터 제조방법
JP3532352B2 (ja) 半導体装置の製造方法
KR0122508B1 (ko) 미세콘택홀 형성방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR0137566B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100357174B1 (ko) 반도체소자의 캐패시터 제조방법
KR100447258B1 (ko) 반도체소자의캐패시터형성방법
KR100780616B1 (ko) 반도체 소자의 제조 방법
KR100308499B1 (ko) 반도체소자의캐패시터제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19940608

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19990211

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19940608

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20001025

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20001116

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20001117

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20031017

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20041018

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20051019

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20061026

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20071025

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20081027

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20101009