JPH04275436A - Ｓｏｉｍｏｓトランジスタ - Google Patents
ＳｏｉｍｏｓトランジスタInfo
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- JPH04275436A JPH04275436A JP3702391A JP3702391A JPH04275436A JP H04275436 A JPH04275436 A JP H04275436A JP 3702391 A JP3702391 A JP 3702391A JP 3702391 A JP3702391 A JP 3702391A JP H04275436 A JPH04275436 A JP H04275436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層上に作製したＳ
ＯＩデバイス用配線の形成方法に関する。
ＯＩデバイス用配線の形成方法に関する。
【０００２】
【従来の技術】従来、絶縁基板上に作製したＳＯＩデバ
イス用の配線の形成は、以下のように行なわれていた。 図７は従来技術により作製した能動ＳＯＩデバイスのド
レインに接続する配線を模式的に示した断面図である。
イス用の配線の形成は、以下のように行なわれていた。 図７は従来技術により作製した能動ＳＯＩデバイスのド
レインに接続する配線を模式的に示した断面図である。
【０００３】まず、シリコン基板１上に、絶縁膜２を形
成し、その上にビームアニール等の方法で単結晶シリコ
ン膜を全面に形成した後、アイランド分離法により、シ
リコン膜をＭＯＳ型トランジスタの素子領域に分離する
。次に、ゲート絶縁膜４と半導体膜を順次形成し、フォ
トレジストを用いた露光工程と半導体膜のドライエッチ
ング工程により、前記半導体膜をゲート電極５に加工し
た後、パッシベーション用の絶縁膜６を基板表面に形成
して、ＭＯＳ型トランジスタを形成する。
成し、その上にビームアニール等の方法で単結晶シリコ
ン膜を全面に形成した後、アイランド分離法により、シ
リコン膜をＭＯＳ型トランジスタの素子領域に分離する
。次に、ゲート絶縁膜４と半導体膜を順次形成し、フォ
トレジストを用いた露光工程と半導体膜のドライエッチ
ング工程により、前記半導体膜をゲート電極５に加工し
た後、パッシベーション用の絶縁膜６を基板表面に形成
して、ＭＯＳ型トランジスタを形成する。
【０００４】次に、フォトレジストを用いた露光工程と
絶縁膜のドライエッチング工程により、ＭＯＳ型トラン
ジスタの電極層に達するコンタクト・ホール７を形成す
る。その後、金属膜をＣＶＤ法等で堆積し、金属膜で前
記ホール７を埋め込み、かつ基板表面を覆う。その後こ
の金属膜を配線８を形成していた。
絶縁膜のドライエッチング工程により、ＭＯＳ型トラン
ジスタの電極層に達するコンタクト・ホール７を形成す
る。その後、金属膜をＣＶＤ法等で堆積し、金属膜で前
記ホール７を埋め込み、かつ基板表面を覆う。その後こ
の金属膜を配線８を形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＳＯＩデバイスにおいては、デバイスサイズが小さくな
ると、デバイスの電極層と金属配線の接触面積は小さく
なり、接触部の抵抗が大きくなり、その結果、デバイス
の動作時のオン電流が低下し、特性は悪化する。
ＳＯＩデバイスにおいては、デバイスサイズが小さくな
ると、デバイスの電極層と金属配線の接触面積は小さく
なり、接触部の抵抗が大きくなり、その結果、デバイス
の動作時のオン電流が低下し、特性は悪化する。
【０００６】
【課題を解決するための手段】本発明によれば、少なく
とも表面が絶縁体である基板上に形成されたＳＯＩＭＯ
Ｓトランジスタにおいて、ソース拡散層、ドレイン拡散
層、ゲート電極のうち少なくとも一つを貫いてコンタク
トホールが形成され、コンタクトホール内に金属が埋め
込まれ、金属とコンタクトホール側壁が接触しているこ
とを特徴とするＳＯＩＭＯＳトランジスタが得られる。
とも表面が絶縁体である基板上に形成されたＳＯＩＭＯ
Ｓトランジスタにおいて、ソース拡散層、ドレイン拡散
層、ゲート電極のうち少なくとも一つを貫いてコンタク
トホールが形成され、コンタクトホール内に金属が埋め
込まれ、金属とコンタクトホール側壁が接触しているこ
とを特徴とするＳＯＩＭＯＳトランジスタが得られる。
【０００７】また本発明によれば少なくとも表面が絶縁
体層である基板上に形成されたＳＯＩＭＯＳトランジス
タにおいて、ソース又はドレイン拡散層の少なくとも一
方の拡散層とその下の絶縁体層に凹部を設け、配線金属
がこの凹部で前記拡散層と接触することを特徴とするＳ
ＯＩＭＯＳトランジスタが得られる。
体層である基板上に形成されたＳＯＩＭＯＳトランジス
タにおいて、ソース又はドレイン拡散層の少なくとも一
方の拡散層とその下の絶縁体層に凹部を設け、配線金属
がこの凹部で前記拡散層と接触することを特徴とするＳ
ＯＩＭＯＳトランジスタが得られる。
【０００８】また本発明によれば、少なくとも表面が絶
縁体である基板上に形成されたＳＯＩＭＯＳトランジス
タにおいて、ソース又はドレイン拡散層の少なくとも一
方の拡散層の上に拡散層と接して半導体薄膜パターンが
形成され、この半導体薄膜と下の拡散層とを貫いてコン
タクト層が形成され、コンタクトホール内に配線金属が
埋め込まれ、配線金属とコンタクトホールの側壁が接触
していることを特徴とするＳＯＩＭＯＳトランジスタが
得られる。
縁体である基板上に形成されたＳＯＩＭＯＳトランジス
タにおいて、ソース又はドレイン拡散層の少なくとも一
方の拡散層の上に拡散層と接して半導体薄膜パターンが
形成され、この半導体薄膜と下の拡散層とを貫いてコン
タクト層が形成され、コンタクトホール内に配線金属が
埋め込まれ、配線金属とコンタクトホールの側壁が接触
していることを特徴とするＳＯＩＭＯＳトランジスタが
得られる。
【０００９】
【実施例】以下、本発明について実施例を図面を用いて
説明する。本実施例では、絶縁膜としてシリコン酸化膜
を、半導体膜として単結晶シリコン膜を、金属膜として
タングステン膜を用いた。また、本実施例では主にＭＯ
Ｓトランジスタのドレイン拡散層と配線の接触部につい
て主に説明する。
説明する。本実施例では、絶縁膜としてシリコン酸化膜
を、半導体膜として単結晶シリコン膜を、金属膜として
タングステン膜を用いた。また、本実施例では主にＭＯ
Ｓトランジスタのドレイン拡散層と配線の接触部につい
て主に説明する。
【００１０】（実施例１）図１は本願第１の発明の一実
施例のＳＯＩＭＯＳトランジスタの配線形成例を模式的
に示した断面図である。以下、製造工程順に説明する。
施例のＳＯＩＭＯＳトランジスタの配線形成例を模式的
に示した断面図である。以下、製造工程順に説明する。
【００１１】まず、シリコン基板１上に熱酸化により膜
厚１．０μｍのシリコン酸化膜２を形成した後、ＣＶＤ
法により膜厚０．２μｍの多結晶シリコン膜を形成し、
その後レーザ・ビーム等を用いた半導体膜の再結晶化法
により前述の多結晶シリコン膜を単結晶化する。次に、
アイランド分離法により、単結晶シリコン膜半導体膜を
ＭＯＳトランジスタの素子領域に分離する。次に、熱酸
化により膜厚０．０３μｍのゲート酸化膜４を形成した
後、膜厚０．４μｍのポリシリコン膜を形成し、フォト
リソグラフィ工程により、ゲート電極５を形成する。次
いで不純物を導入してドレイン拡散層９、ソース拡散層
３を作製する。その後、パッシベーション用の膜厚１．
０μｍのシリコン酸化膜６を基板表面に形成する。次に
、ドレイン９上に、深さ１．０μｍのコンタクトホール
７を形成する。そのあと続けてシリコンのドライエッチ
ング工程により、絶縁膜２の表面に達するまでエッチン
グする。その後、タングステン膜をブランケット・ＣＶ
Ｄ法で堆積し、コンタクトホール７の埋め込み、および
基板表面上への膜厚１μｍのタングステン膜の形成を行
う。最後に、タングステンの異方性エッチングにより試
料表面上のタングステン膜を配線状パターン８に加工す
る。この結果、図１に示したような、ＳＯＩデバイス用
配線が作製される。
厚１．０μｍのシリコン酸化膜２を形成した後、ＣＶＤ
法により膜厚０．２μｍの多結晶シリコン膜を形成し、
その後レーザ・ビーム等を用いた半導体膜の再結晶化法
により前述の多結晶シリコン膜を単結晶化する。次に、
アイランド分離法により、単結晶シリコン膜半導体膜を
ＭＯＳトランジスタの素子領域に分離する。次に、熱酸
化により膜厚０．０３μｍのゲート酸化膜４を形成した
後、膜厚０．４μｍのポリシリコン膜を形成し、フォト
リソグラフィ工程により、ゲート電極５を形成する。次
いで不純物を導入してドレイン拡散層９、ソース拡散層
３を作製する。その後、パッシベーション用の膜厚１．
０μｍのシリコン酸化膜６を基板表面に形成する。次に
、ドレイン９上に、深さ１．０μｍのコンタクトホール
７を形成する。そのあと続けてシリコンのドライエッチ
ング工程により、絶縁膜２の表面に達するまでエッチン
グする。その後、タングステン膜をブランケット・ＣＶ
Ｄ法で堆積し、コンタクトホール７の埋め込み、および
基板表面上への膜厚１μｍのタングステン膜の形成を行
う。最後に、タングステンの異方性エッチングにより試
料表面上のタングステン膜を配線状パターン８に加工す
る。この結果、図１に示したような、ＳＯＩデバイス用
配線が作製される。
【００１２】このように形成した配線は、ＭＯＳ型トラ
ンジスタのドレイン層を貫くコンタクトホールにより露
出した、ドレイン層の側壁において、ドレイン層に接触
する。このため、マスク上のコンタクトホールサイズを
ａ２ μｍ２ とすると、接触面積は、０．８ａμｍ２
となる。このため、図２に示すように、コンタクトホ
ールの径が０．８μｍ以下になった場合には、接触面積
が従来より大きくなる。
ンジスタのドレイン層を貫くコンタクトホールにより露
出した、ドレイン層の側壁において、ドレイン層に接触
する。このため、マスク上のコンタクトホールサイズを
ａ２ μｍ２ とすると、接触面積は、０．８ａμｍ２
となる。このため、図２に示すように、コンタクトホ
ールの径が０．８μｍ以下になった場合には、接触面積
が従来より大きくなる。
【００１３】本実施例においては、絶縁膜としてシリコ
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン層の膜厚を０．２μｍとしたが、これは
例えば、サブミクロン・オーダーの他の膜厚であっても
構わない。さらに、本実施例では、ドレイン部の接続を
例にして説明したが、ＭＯＳ型トランジスタのゲート電
極やソース拡散層と金属配線を接続する場合にも適用で
きる。
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン層の膜厚を０．２μｍとしたが、これは
例えば、サブミクロン・オーダーの他の膜厚であっても
構わない。さらに、本実施例では、ドレイン部の接続を
例にして説明したが、ＭＯＳ型トランジスタのゲート電
極やソース拡散層と金属配線を接続する場合にも適用で
きる。
【００１４】（実施例２）図３は本願第２の発明の一実
施例のＳＯＩＭＯＳトランジスタの配線形成例を模式的
に示した断面図である。以下、製造工程順に説明する。
施例のＳＯＩＭＯＳトランジスタの配線形成例を模式的
に示した断面図である。以下、製造工程順に説明する。
【００１５】まず、シリコン基板１上に熱酸化により膜
厚１．０μｍのシリコン酸化膜２を形成する。その後、
後に形成するＭＯＳ型トランジスタのコンタクト・ホー
ルの位置に相当するシリコン酸化膜２の表面に、ドライ
エッチング工程により、深さが０．２μｍ、サイズが後
工程で形成するコンタクト・ホ−ルのサイズよりドレイ
ン層９の厚さと同じ０．２μｍ分だけ一回り大きな凹部
１０を形成する。次に、ＣＶＤ法により膜厚０．２μｍ
の多結晶シリコン膜を形成し、その後レーザ・ビーム等
を用いた半導体膜の再結晶化法により前述の多結晶シリ
コン膜を単結晶化する。次に、アイランド分離法により
、単結晶シリコン膜半導体膜をＭＯＳトランジスタの素
子領域に分離する。次に、熱酸化により膜厚０．０３μ
ｍのゲート酸化膜４を形成し、次に膜厚０．４μｍのポ
リシリコン膜を形成し、フォトリソグラフィ工程により
ゲート電極５を形成する。次いで不純物を導入してドレ
イン拡散層９、ソース拡散層３を作製する。その後、パ
ッシベーション用の膜厚１．０μｍのシリコン酸化膜６
を基板表面に形成する。次に、ドレイン９上に、コンタ
クト・ホール７を形成する。その後、タングステン膜を
ブランケット・ＣＶＤ法で堆積し、コンタクトホール７
の埋め込み、および基板表面上への膜厚１μｍのタング
ステン膜の形成を行う。最後に、タングステン膜を異方
性エッチングして試料表面上のタングステン膜を配線状
パターン８に加工する。この結果、図３に示したような
、ＳＯＩデバイス用配線が作製される。
厚１．０μｍのシリコン酸化膜２を形成する。その後、
後に形成するＭＯＳ型トランジスタのコンタクト・ホー
ルの位置に相当するシリコン酸化膜２の表面に、ドライ
エッチング工程により、深さが０．２μｍ、サイズが後
工程で形成するコンタクト・ホ−ルのサイズよりドレイ
ン層９の厚さと同じ０．２μｍ分だけ一回り大きな凹部
１０を形成する。次に、ＣＶＤ法により膜厚０．２μｍ
の多結晶シリコン膜を形成し、その後レーザ・ビーム等
を用いた半導体膜の再結晶化法により前述の多結晶シリ
コン膜を単結晶化する。次に、アイランド分離法により
、単結晶シリコン膜半導体膜をＭＯＳトランジスタの素
子領域に分離する。次に、熱酸化により膜厚０．０３μ
ｍのゲート酸化膜４を形成し、次に膜厚０．４μｍのポ
リシリコン膜を形成し、フォトリソグラフィ工程により
ゲート電極５を形成する。次いで不純物を導入してドレ
イン拡散層９、ソース拡散層３を作製する。その後、パ
ッシベーション用の膜厚１．０μｍのシリコン酸化膜６
を基板表面に形成する。次に、ドレイン９上に、コンタ
クト・ホール７を形成する。その後、タングステン膜を
ブランケット・ＣＶＤ法で堆積し、コンタクトホール７
の埋め込み、および基板表面上への膜厚１μｍのタング
ステン膜の形成を行う。最後に、タングステン膜を異方
性エッチングして試料表面上のタングステン膜を配線状
パターン８に加工する。この結果、図３に示したような
、ＳＯＩデバイス用配線が作製される。
【００１６】このように形成した配線のＭＯＳ型トラン
ジスタのドレイン拡散層との接触部分は、段差１０によ
り凹状にくぼんだドレイン拡散層９の表面積になる。こ
のため、例えばマスク上のコンタクトホールサイズをａ
２ μｍ２ とすると、接触面積はａ２ ＋０．８ａμ
ｍ２ となる。このため、図４に示すように、微細な径
を有するコンタクトホールの場合でも、従来より大きな
接触面積を得ることができる。
ジスタのドレイン拡散層との接触部分は、段差１０によ
り凹状にくぼんだドレイン拡散層９の表面積になる。こ
のため、例えばマスク上のコンタクトホールサイズをａ
２ μｍ２ とすると、接触面積はａ２ ＋０．８ａμ
ｍ２ となる。このため、図４に示すように、微細な径
を有するコンタクトホールの場合でも、従来より大きな
接触面積を得ることができる。
【００１７】本実施例においては、絶縁膜としてシリコ
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン拡散層の膜厚を０．２μｍとしたが、こ
れは例えば、サブミクロン・オーダーの他の膜厚であっ
ても構わない。さらに、本実施例ではドレイン部の接続
を例にして説明したが、ソースあるいはソース、ドレイ
ンの両方と金属配線を接続する場合にも適用できる。
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン拡散層の膜厚を０．２μｍとしたが、こ
れは例えば、サブミクロン・オーダーの他の膜厚であっ
ても構わない。さらに、本実施例ではドレイン部の接続
を例にして説明したが、ソースあるいはソース、ドレイ
ンの両方と金属配線を接続する場合にも適用できる。
【００１８】（実施例３）図５は本願第３発明の一実施
例のＳＯＩＭＯＳトランジスタの配線形成例を模式的に
示した断面図である。以下、製造工程順に説明する。
例のＳＯＩＭＯＳトランジスタの配線形成例を模式的に
示した断面図である。以下、製造工程順に説明する。
【００１９】まず、シリコン基板１上に熱酸化により膜
厚１．０μｍのシリコン酸化膜２を形成した後、ＣＶＤ
法により膜厚０．２μｍの多結晶シリコン膜を形成し、
その後レーザ・ビーム等を用いた半導体膜の再結晶化法
により前述の多結晶シリコン膜を単結晶化する。次にア
イランド分離法により、単結晶シリコン膜半導体膜をＭ
ＯＳトランジスタの素子領域に分離する。次に、熱酸化
により膜厚０．０３μｍのゲート酸化膜４を形成した後
フォトリソグラフィ工程で、ドレイン拡散層９となる領
域上のゲート酸化膜４をエッチングする。次に不純物を
高濃度にドープした膜厚０．４μｍのポリシリコン膜を
形成する。このポリシリコン膜をドライエッチング工程
により、ゲート電極５として形成する際に、同時にＭＯ
Ｓトランジスタのドレインへの配線接触部分を覆い隠す
シリコン膜パターン１０に加工する。次いで不純物を導
入してドレイン拡散層９、ソース拡散層３を作製する。 その後、パッシベーション用の膜厚１．０μｍのシリコ
ン酸化膜６を基板表面に形成する。次に、ドレイン９上
に、深さ１．０μｍのコンタクトホール７をドライエッ
チング工程で形成し、続けてシリコンのドライエッチン
グ工程により、コンタクトホール７の下のポリシリコン
膜１０、ドレイン拡散層９を除去する。その後、タング
ステン膜をブランケット・ＣＶＤ法で堆積し、コンタク
トホール７の埋め込み、および基板表面上への膜厚１μ
ｍのタングステン膜の形成を行う。最後に、タングステ
ンの異方性エッチングにより試料表面上のタングステン
膜を配線状パターン８に加工する。この結果、図５に示
したようなＳＯＩデバイス用配線が作製される。
厚１．０μｍのシリコン酸化膜２を形成した後、ＣＶＤ
法により膜厚０．２μｍの多結晶シリコン膜を形成し、
その後レーザ・ビーム等を用いた半導体膜の再結晶化法
により前述の多結晶シリコン膜を単結晶化する。次にア
イランド分離法により、単結晶シリコン膜半導体膜をＭ
ＯＳトランジスタの素子領域に分離する。次に、熱酸化
により膜厚０．０３μｍのゲート酸化膜４を形成した後
フォトリソグラフィ工程で、ドレイン拡散層９となる領
域上のゲート酸化膜４をエッチングする。次に不純物を
高濃度にドープした膜厚０．４μｍのポリシリコン膜を
形成する。このポリシリコン膜をドライエッチング工程
により、ゲート電極５として形成する際に、同時にＭＯ
Ｓトランジスタのドレインへの配線接触部分を覆い隠す
シリコン膜パターン１０に加工する。次いで不純物を導
入してドレイン拡散層９、ソース拡散層３を作製する。 その後、パッシベーション用の膜厚１．０μｍのシリコ
ン酸化膜６を基板表面に形成する。次に、ドレイン９上
に、深さ１．０μｍのコンタクトホール７をドライエッ
チング工程で形成し、続けてシリコンのドライエッチン
グ工程により、コンタクトホール７の下のポリシリコン
膜１０、ドレイン拡散層９を除去する。その後、タング
ステン膜をブランケット・ＣＶＤ法で堆積し、コンタク
トホール７の埋め込み、および基板表面上への膜厚１μ
ｍのタングステン膜の形成を行う。最後に、タングステ
ンの異方性エッチングにより試料表面上のタングステン
膜を配線状パターン８に加工する。この結果、図５に示
したようなＳＯＩデバイス用配線が作製される。
【００２０】このように形成した配線のドレイン拡散層
との接触部分は、コンタクトホールにより露出した、ポ
リシリコン膜１０およびドレイン拡散層９の側壁になる
。このため、例えばマスク上のコンタクトホールサイズ
をａ２ μｍ２ とすると、接触面積は、２．４ａμｍ
２ となる。このため図６に示すように、微細な径を有
するコンタクトホールの場合には、従来より大きな接触
面積を得ることができる。
との接触部分は、コンタクトホールにより露出した、ポ
リシリコン膜１０およびドレイン拡散層９の側壁になる
。このため、例えばマスク上のコンタクトホールサイズ
をａ２ μｍ２ とすると、接触面積は、２．４ａμｍ
２ となる。このため図６に示すように、微細な径を有
するコンタクトホールの場合には、従来より大きな接触
面積を得ることができる。
【００２１】本実施例においては、絶縁膜としてシリコ
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン層の膜厚を０．２μｍとしたが、これは
例えば、サブミクロン・オーダーの他の膜厚であっても
構わない。さらに、本実施例では、ドレイン部の接続を
例にして説明したが、本発明は、ソースあるいはソース
、ドレインの両方と金属配線を接続する場合にも適用で
きる。
ン酸化膜を、半導体膜として単結晶シリコン膜を、金属
膜としてタングステン膜を用いたが、シリコン窒化膜等
の他の種類の絶縁膜、多結晶シリコン膜やゲルマニウム
膜等の他の種類の半導体膜、アルミニウム膜等の他の種
類の金属膜を用いても構わない。また、本実施例におい
ては、ドレイン層の膜厚を０．２μｍとしたが、これは
例えば、サブミクロン・オーダーの他の膜厚であっても
構わない。さらに、本実施例では、ドレイン部の接続を
例にして説明したが、本発明は、ソースあるいはソース
、ドレインの両方と金属配線を接続する場合にも適用で
きる。
【００２２】
【発明の効果】本発明によれば、デバイスサイズが小さ
くなっても従来に比べ、金属配線とトランジスタの電極
層の接触面積が大きくなるので、コンタクト抵抗が小さ
くなり、その結果、デバイスの動作時のオン電流が増加
し、デバイスの特性が向上する。
くなっても従来に比べ、金属配線とトランジスタの電極
層の接触面積が大きくなるので、コンタクト抵抗が小さ
くなり、その結果、デバイスの動作時のオン電流が増加
し、デバイスの特性が向上する。
【図１】本発願第１の実施例により作製したＳＯＩデバ
イス用配線の形成を模式的に示した断面模式図である。
イス用配線の形成を模式的に示した断面模式図である。
【図２】配線とトランジスタの電極層の接触面積を、本
願第１の発明の実施例と従来例において比較した図であ
る。
願第１の発明の実施例と従来例において比較した図であ
る。
【図３】本願第２の発明の実施例により作製したＳＯＩ
デバイス用配線の形成を模式的に示した断面模式図であ
る。
デバイス用配線の形成を模式的に示した断面模式図であ
る。
【図４】配線とトランジスタの電極層の接触面積を、本
願第２の発明の実施例と従来例において比較した図であ
る。
願第２の発明の実施例と従来例において比較した図であ
る。
【図５】本願第３の発明の実施例により作製したＳＯＩ
デバイス用配線の形成を模式的に示した断面模式図であ
る。
デバイス用配線の形成を模式的に示した断面模式図であ
る。
【図６】配線とトランジスタの電極層の接触面積を、本
願第３の発明の実施例において比較した図である。
願第３の発明の実施例において比較した図である。
【図７】従来技術により作製したＳＯＩデバイス用配線
の形成を模式的に示した断面模式図である。
の形成を模式的に示した断面模式図である。
１ シリコン基板
２ シリコン酸化膜
３ ソース拡散層
４ ゲート酸化膜
５ ゲート電極
６ シリコン酸化膜
７ コンタクトホール
８ タングステン配線層
９ ドレイン拡散層
１０ 凹部
Claims (3)
- 【請求項１】 少なくとも表面が絶縁体である基板上
に形成されたＳＯＩＭＯＳトランジスタにおいて、ソー
ス拡散層、ドレイン拡散層、ゲート電極のうち少なくと
も一つを貫いてコンタクトホールが形成され、コンタク
トホール内に金属が埋め込まれ、金属とコンタクトホー
ルの側壁が接触していることを特徴とするＳＯＩＭＯＳ
トランジスタ。 - 【請求項２】 少なくとも表面が絶縁体層である基板
上に形成されたＳＯＩＭＯＳトランジスタにおいて、ソ
ース又はドレイン拡散層の少なくとも一方の拡散層とそ
の下の絶縁体層に凹部を設け、配線金属がこの凹部で前
記拡散層と接触することを特徴とするＳＯＩＭＯＳトラ
ンジスタ。 - 【請求項３】 少なくとも表面が絶縁体である基板上
に形成されたＳＯＩＭＯＳトランジスタにおいて、ソー
ス又はドレイン拡散層の少なくとも一方の拡散層の上に
、拡散層と接して半導体薄膜パターンが形成され、この
半導体薄膜と下の拡散層とを貫いてコンタクト層が形成
され、コンタクトホール内に配線金属が埋め込まれ、配
線金属とコンタクトホールの側壁が接触していることを
特徴とするＳＯＩＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3702391A JPH04275436A (ja) | 1991-03-04 | 1991-03-04 | Ｓｏｉｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3702391A JPH04275436A (ja) | 1991-03-04 | 1991-03-04 | Ｓｏｉｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04275436A true JPH04275436A (ja) | 1992-10-01 |
Family
ID=12486054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3702391A Pending JPH04275436A (ja) | 1991-03-04 | 1991-03-04 | Ｓｏｉｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04275436A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
| JP2006074038A (ja) * | 2004-09-03 | 2006-03-16 | Seiko Epson Corp | 有機半導体層を含む電界効果トランジスタ |
| JP2006278623A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Epson Imaging Devices Corp | 薄膜トランジスタ、電気光学装置、電子機器 |
| JP2007134732A (ja) * | 2006-12-21 | 2007-05-31 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2012209603A (ja) * | 2003-11-21 | 2012-10-25 | Agere Systems Inc | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
| JP5490314B2 (ja) * | 2011-04-18 | 2014-05-14 | シャープ株式会社 | 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法 |
| JP2014232870A (ja) * | 2013-05-02 | 2014-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-03-04 JP JP3702391A patent/JPH04275436A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
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| JP4735129B2 (ja) * | 2004-09-03 | 2011-07-27 | セイコーエプソン株式会社 | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| JP2006278623A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Epson Imaging Devices Corp | 薄膜トランジスタ、電気光学装置、電子機器 |
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| JP5490314B2 (ja) * | 2011-04-18 | 2014-05-14 | シャープ株式会社 | 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法 |
| JPWO2012144165A1 (ja) * | 2011-04-18 | 2014-07-28 | シャープ株式会社 | 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法 |
| JP2014232870A (ja) * | 2013-05-02 | 2014-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022164769A (ja) * | 2013-05-02 | 2022-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |