JPH05235340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05235340A JPH05235340A JP3678892A JP3678892A JPH05235340A JP H05235340 A JPH05235340 A JP H05235340A JP 3678892 A JP3678892 A JP 3678892A JP 3678892 A JP3678892 A JP 3678892A JP H05235340 A JPH05235340 A JP H05235340A
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- JP
- Japan
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- film
- insulating film
- semiconductor
- sio
- sidewall
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 本発明は，半導体装置において，サイドウォ
ールを形成する方法に関し，凹部に埋め込まれた多結晶
シリコン膜の回りにサイドウォールを形成することを目
的とする。 【構成】 半導体基板１上に形成された導体または半導
体４の凸部の回りに絶縁膜２からなるサイドウォール５
を形成するに際して, 半導体基板１上に絶縁膜２を形成
する工程と, 該絶縁膜２に凹部３を形成する工程と, 該
凹部３に導体または半導体４を埋め込む工程と, 該絶縁
膜２を他の物質と反応させて体積を膨張する工程と, 該
絶縁膜２を異方性エッチングして該絶縁膜２の回りにサ
イドウォール５を形成する工程とを含むように，また，
前記絶縁膜２を他の物質と反応させて, 体積を膨張する
に際して, 該導体または半導体４上に膨張した絶縁膜２
の厚さを, 該絶縁膜２の厚さとほぼ等しくするように構
成する。
ールを形成する方法に関し，凹部に埋め込まれた多結晶
シリコン膜の回りにサイドウォールを形成することを目
的とする。 【構成】 半導体基板１上に形成された導体または半導
体４の凸部の回りに絶縁膜２からなるサイドウォール５
を形成するに際して, 半導体基板１上に絶縁膜２を形成
する工程と, 該絶縁膜２に凹部３を形成する工程と, 該
凹部３に導体または半導体４を埋め込む工程と, 該絶縁
膜２を他の物質と反応させて体積を膨張する工程と, 該
絶縁膜２を異方性エッチングして該絶縁膜２の回りにサ
イドウォール５を形成する工程とを含むように，また，
前記絶縁膜２を他の物質と反応させて, 体積を膨張する
に際して, 該導体または半導体４上に膨張した絶縁膜２
の厚さを, 該絶縁膜２の厚さとほぼ等しくするように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は微細な半導体素子で用い
られるサイドウォールを形成する方法に関する。
られるサイドウォールを形成する方法に関する。
【０００２】高度情報処理社会はますます発達してお
り，より大容量，より高速なコンピュータの存在が必要
となる。この為にはコンピュータの基本部品である集積
回路素子の大容量化，高速化，延いては，これら集積回
路素子の基板要素であるトランジスタの高集積化，超微
細化が望まれている。
り，より大容量，より高速なコンピュータの存在が必要
となる。この為にはコンピュータの基本部品である集積
回路素子の大容量化，高速化，延いては，これら集積回
路素子の基板要素であるトランジスタの高集積化，超微
細化が望まれている。
【０００３】本発明は，こうした要求にもとずき，絶縁
膜等の凹部に埋め込まれたポリSi膜の回りにサイドウォ
ールを形成する方法を提案する。
膜等の凹部に埋め込まれたポリSi膜の回りにサイドウォ
ールを形成する方法を提案する。
【０００４】
【従来の技術】図４は従来例の説明図である。図におい
て，22はSi基板, 23はポリSi膜, 24はSiO2膜, 25はサイ
ドウォールである。
て，22はSi基板, 23はポリSi膜, 24はSiO2膜, 25はサイ
ドウォールである。
【０００５】従来，サイドウォールの形成は良く知られ
ているように，図４に工程順模式断面図で示したように
して形成される。即ち，図４（ａ）に示すように，Si基
板22上に凸部あるいは突起として形成された電極配線用
のポリSi膜23あるいは金属膜にサイドウォールを形成す
るために, 先ず, 図４（ｂ）に示すように，ＣＶＤ法等
でSiO2膜24を被覆する。
ているように，図４に工程順模式断面図で示したように
して形成される。即ち，図４（ａ）に示すように，Si基
板22上に凸部あるいは突起として形成された電極配線用
のポリSi膜23あるいは金属膜にサイドウォールを形成す
るために, 先ず, 図４（ｂ）に示すように，ＣＶＤ法等
でSiO2膜24を被覆する。
【０００６】そして，SiO2膜のエッチバック，あるいは
異方性ドライエッチングにより，図４（ｃ）に示すよう
なサイドウォール25を形成する。
異方性ドライエッチングにより，図４（ｃ）に示すよう
なサイドウォール25を形成する。
【０００７】
【発明が解決しようとする課題】しかし，図２（ｃ）に
示すような，孔に埋め込まれたポリSi膜の回りにサイド
ウォールを形成しようとする場合，一旦，ポリSi膜の回
りの物質を除去してから，改めてサイドウォールを形成
する必要があった。
示すような，孔に埋め込まれたポリSi膜の回りにサイド
ウォールを形成しようとする場合，一旦，ポリSi膜の回
りの物質を除去してから，改めてサイドウォールを形成
する必要があった。
【０００８】従って，本発明は上記欠点を解消し，凹部
の孔に埋め込まれたポリSi膜の回りにサイドウォールを
形成することを目的として提供されるものである。
の孔に埋め込まれたポリSi膜の回りにサイドウォールを
形成することを目的として提供されるものである。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は絶縁膜，
３は凹部，４は導体あるいは半導体, ５はサイドウォー
ルである。
図である。図において，１は半導体基板，２は絶縁膜，
３は凹部，４は導体あるいは半導体, ５はサイドウォー
ルである。
【００１０】図１に問題点を解決するための手段を工程
順模式断面図で示す。図１により本発明を説明する。半
導体基板１上に形成された導体あるいは半導体４の凸部
の回りに絶縁膜２からなるサイドウォール５を形成する
に際して,先ず，図１（ａ）に示すように，半導体基板
１上の十分厚い絶縁膜２に基板１まで達するか，或い
は，途中までの凹部３を形成する。
順模式断面図で示す。図１により本発明を説明する。半
導体基板１上に形成された導体あるいは半導体４の凸部
の回りに絶縁膜２からなるサイドウォール５を形成する
に際して,先ず，図１（ａ）に示すように，半導体基板
１上の十分厚い絶縁膜２に基板１まで達するか，或い
は，途中までの凹部３を形成する。
【００１１】次に，図１（ｂ）に示すように，ＣＶＤ法
等で，絶縁膜２の凹部３に，エッチバック法，或いは，
選択成長法で導体，或いは金属膜４を埋め込む。図１
（ｃ）に示すように，絶縁膜２を酸素等と反応させて，
導体，あるいは半導体を酸化物として，その体積を膨張
させ，導体，或いは半導体４上に絶縁物２を形成する。
等で，絶縁膜２の凹部３に，エッチバック法，或いは，
選択成長法で導体，或いは金属膜４を埋め込む。図１
（ｃ）に示すように，絶縁膜２を酸素等と反応させて，
導体，あるいは半導体を酸化物として，その体積を膨張
させ，導体，或いは半導体４上に絶縁物２を形成する。
【００１２】図１（ｄ）に示すように，絶縁膜２を異方
性エッチングして，絶縁膜２の回りにサイドウォール５
を形成する。これらの工程を行うことにより，絶縁膜等
の孔や窪みなど凹部に埋め込まれたポリSi膜等の電極膜
の回りにサイドウォールを形成できる。
性エッチングして，絶縁膜２の回りにサイドウォール５
を形成する。これらの工程を行うことにより，絶縁膜等
の孔や窪みなど凹部に埋め込まれたポリSi膜等の電極膜
の回りにサイドウォールを形成できる。
【００１３】
【作用】従来は，凹部に埋め込まれていたポリSi膜等の
電極膜の回りにサイドウォールを付けようとすると，一
旦は，ポリSi膜の回りの物質を除去して，ポリSi膜を露
出する必要があったが，本発明により，回りの物質を除
去する必要がなくなり，プロセスが短縮される。
電極膜の回りにサイドウォールを付けようとすると，一
旦は，ポリSi膜の回りの物質を除去して，ポリSi膜を露
出する必要があったが，本発明により，回りの物質を除
去する必要がなくなり，プロセスが短縮される。
【００１４】
【実施例】図２, 図３は本発明の一実施例の工程順模式
断面図である。図において，６はSi基板またはＳＯＩ基
板，７はパッドSiO2膜，８は Si3N4膜，９は第１のSiO2
膜，10は孔, 11はソース・ドレイン電極用ポリSi膜, 12
は第１の熱SiO2膜，13は第１のサイドウォールSiO2膜，
14は第２のSiO2膜，15はフィールドSiO2膜, 16は第２の
SiO2膜，17は第２のサイドウォールSiO2膜，18はゲート
電極用ポリSi膜, 19はＰＳＧ膜，20はソース・ドレイン
用拡散層, 21はソース・ドレイン電極である。
断面図である。図において，６はSi基板またはＳＯＩ基
板，７はパッドSiO2膜，８は Si3N4膜，９は第１のSiO2
膜，10は孔, 11はソース・ドレイン電極用ポリSi膜, 12
は第１の熱SiO2膜，13は第１のサイドウォールSiO2膜，
14は第２のSiO2膜，15はフィールドSiO2膜, 16は第２の
SiO2膜，17は第２のサイドウォールSiO2膜，18はゲート
電極用ポリSi膜, 19はＰＳＧ膜，20はソース・ドレイン
用拡散層, 21はソース・ドレイン電極である。
【００１５】本発明の一実施例として, ＭＯＳＦＥＴの
製作に利用した例を図２，図３により説明する。先ず，
図２（ａ）に示すように，ｐ型10ΩcmのSi基板あるいは
ＳＯＩ基板６上にパッドSiO2膜７を熱拡散法により 300
Åの厚さに形成する。
製作に利用した例を図２，図３により説明する。先ず，
図２（ａ）に示すように，ｐ型10ΩcmのSi基板あるいは
ＳＯＩ基板６上にパッドSiO2膜７を熱拡散法により 300
Åの厚さに形成する。
【００１６】次に，ＣＶＤ法で， Si3N4膜８を 1,000Å
の厚さに形成する。続いて, ＣＶＤ法で，第１のSiO2膜
９を１μｍの厚さに形成する。図２（ｂ）に示すよう
に，Si基板６まで達するソース・ドレイン領域形成用の
孔10を開口する。
の厚さに形成する。続いて, ＣＶＤ法で，第１のSiO2膜
９を１μｍの厚さに形成する。図２（ｂ）に示すよう
に，Si基板６まで達するソース・ドレイン領域形成用の
孔10を開口する。
【００１７】図２（ｃ）に示すように，ＣＶＤ法によ
り，孔10の中にソース・ドレイン電極用ポリSi膜11を
１.2μｍの厚さに埋め込む。方法はSi基板６上全面にポ
リSi膜11を被覆後, エッチバックするか，ポリッシング
するか, 或いはまた, Si基板６上にポリSi膜11を選択成
長する。
り，孔10の中にソース・ドレイン電極用ポリSi膜11を
１.2μｍの厚さに埋め込む。方法はSi基板６上全面にポ
リSi膜11を被覆後, エッチバックするか，ポリッシング
するか, 或いはまた, Si基板６上にポリSi膜11を選択成
長する。
【００１８】図２（ｄ）に示すように，酸素(O2)雰囲気
中において熱処理し，ポリSi膜11を酸化し, ポリSi膜11
上に第１の熱SiO2膜12を１μｍの厚さに形成するが, そ
の厚さはほぼ第１のSiO2膜９の厚さに匹敵する厚さとす
る。
中において熱処理し，ポリSi膜11を酸化し, ポリSi膜11
上に第１の熱SiO2膜12を１μｍの厚さに形成するが, そ
の厚さはほぼ第１のSiO2膜９の厚さに匹敵する厚さとす
る。
【００１９】この時，ポリSi膜11の厚さは約 0.5μｍと
なる。この場合に, ポリSi膜11を更に酸化すると, ポリ
Si膜11上に形成した第１の熱SiO2膜12を次の異方性エッ
チングの後も残すことができる。
なる。この場合に, ポリSi膜11を更に酸化すると, ポリ
Si膜11上に形成した第１の熱SiO2膜12を次の異方性エッ
チングの後も残すことができる。
【００２０】図２（ｅ）に示すように，第１の熱SiO2膜
12を異方性ドライエッチングして，ポリSi膜11の周囲に
第１のサイドウォールSiO2膜13を形成する。この後，図
３（ｆ）に示すように，Si基板６全面に第２のSiO2膜を
被覆し，エッチバック，或いは異方性のドライエッチン
グを行う。
12を異方性ドライエッチングして，ポリSi膜11の周囲に
第１のサイドウォールSiO2膜13を形成する。この後，図
３（ｆ）に示すように，Si基板６全面に第２のSiO2膜を
被覆し，エッチバック，或いは異方性のドライエッチン
グを行う。
【００２１】次に，図３（ｇ）に示すように，第２のSi
O2膜14をマスクとして Si3N4膜８の不要部分をエッチン
グ除去し，熱酸化を行ってＭＯＳＦＥＴの領域を画定す
るフィールドSiO2膜15, 及び第２の熱SiO2膜16を形成す
る。
O2膜14をマスクとして Si3N4膜８の不要部分をエッチン
グ除去し，熱酸化を行ってＭＯＳＦＥＴの領域を画定す
るフィールドSiO2膜15, 及び第２の熱SiO2膜16を形成す
る。
【００２２】続いて, 図３（ｈ）に示すように，第２の
熱SiO2膜16を異邦性ドライエッチングして, 第２のサイ
ドウォールSiO2膜17を形成し, 図３（ｉ）に示すよう
に，ソースドレイン電極用ポリSi膜11の間の開口部に,
ゲート電極用ポリSi膜18を埋め込む。
熱SiO2膜16を異邦性ドライエッチングして, 第２のサイ
ドウォールSiO2膜17を形成し, 図３（ｉ）に示すよう
に，ソースドレイン電極用ポリSi膜11の間の開口部に,
ゲート電極用ポリSi膜18を埋め込む。
【００２３】図３（ｊ）に示すように，通常のＭＯＳＦ
ＥＴの工程と同様に，Si基板６全面にカバー用ＰＳＧ膜
19を被覆し, ソース・ドレイン電極用のスルーホールを
開口し, ソース・ドレイン用の不純物を注入し, 活性化
アニールによりソース・ドレイン拡散層20を形成し，最
後にソース・ドレイン電極用のアルミニウムをスバッタ
法で被覆し，パターニングを行いソース・ドレイン電極
21を形成して, ＭＯＳＦＥＴを完成する。
ＥＴの工程と同様に，Si基板６全面にカバー用ＰＳＧ膜
19を被覆し, ソース・ドレイン電極用のスルーホールを
開口し, ソース・ドレイン用の不純物を注入し, 活性化
アニールによりソース・ドレイン拡散層20を形成し，最
後にソース・ドレイン電極用のアルミニウムをスバッタ
法で被覆し，パターニングを行いソース・ドレイン電極
21を形成して, ＭＯＳＦＥＴを完成する。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
従来は，凹部に埋め込まれていたポリSi膜等の電極膜の
回りにサイドウォールを付けようとすると，一旦は，ポ
リSi膜の回りの物質を除去して，ポリSi膜を露出する必
要があったが，本発明により，ポリSi膜周囲の物質を除
去する必要がなくなり，プロセス工程が短縮される。
従来は，凹部に埋め込まれていたポリSi膜等の電極膜の
回りにサイドウォールを付けようとすると，一旦は，ポ
リSi膜の回りの物質を除去して，ポリSi膜を露出する必
要があったが，本発明により，ポリSi膜周囲の物質を除
去する必要がなくなり，プロセス工程が短縮される。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の説明図（その１）
【図３】 本発明の一実施例の説明図（その２）
【図４】 従来例の説明図
１ 半導体基板 ２ 絶縁膜 ３ 凹部 ４ 導体あるいは半導体 ５ サイドウォール ６ Si基板またはＳＯＩ基板 ７ パッドSiO2膜 ８ Si3N4膜 ９ 第１のSiO2膜 10 孔 11 ソース・ドレイン電極用ポリSi膜 12 第１の熱SiO2膜 13 第１のサイドウォールSiO2膜 14 第２のSiO2膜 15 フィールドSiO2膜 16 第２のSiO2膜 17 第２のサイドウォールSiO2膜 18 ゲート電極用ポリSi膜 19 ＰＳＧ膜 20 ソース・ドレイン用拡散層 21 ソース・ドレイン電極
Claims (2)
- 【請求項１】 半導体基板(1) 上に形成された導体また
は半導体(4) の凸部の回りに絶縁膜(2) からなるサイド
ウォール(5) を形成するに際して, 半導体基板(1) 上に絶縁膜(2) を形成する工程と, 該絶縁膜(2) に凹部(3) を形成する工程と, 該凹部(3) に導体または半導体(4) を埋め込む工程と, 該絶縁膜(2) を他の物質と反応させて体積を膨張する工
程と, 該絶縁膜(2) を異方性エッチングして該絶縁膜(2) の回
りにサイドウォール(5) を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜(2) を他の物質と反応させ
て, 体積を膨張するに際して, 該導体または半導体(4)
上に膨張した絶縁膜(2) の厚さを, 該絶縁膜(2) の厚さ
とほぼ等しくすることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3678892A JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3678892A JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235340A true JPH05235340A (ja) | 1993-09-10 |
Family
ID=12479531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3678892A Withdrawn JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235340A (ja) |
-
1992
- 1992-02-25 JP JP3678892A patent/JPH05235340A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |