JPS58102558A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58102558A JPS58102558A JP20228581A JP20228581A JPS58102558A JP S58102558 A JPS58102558 A JP S58102558A JP 20228581 A JP20228581 A JP 20228581A JP 20228581 A JP20228581 A JP 20228581A JP S58102558 A JPS58102558 A JP S58102558A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はバイポーラ型の半導体装置の製造方法の改良に
関するものである。
関するものである。
（２） 技術の背景
バイポーラ型のＩＣ，ＬＳＩ等の半導体装置においては
、該装置の動作の高速化および高密度化の要求がなされ
ている。
、該装置の動作の高速化および高密度化の要求がなされ
ている。
（８）従来技術と問題点
このような要求を満たす従来のバイポーラ型の半導体装
置の製造方法として、アドバンスト・ポリシリコン・セ
ルファフィン法（ＡＰＳＡ法）が用いられている。
置の製造方法として、アドバンスト・ポリシリコン・セ
ルファフィン法（ＡＰＳＡ法）が用いられている。
このようなＡＰＳＡ法を用いた従来のバイポーラ型の半
導体装ｔ１１およびその製造方法について第１図より第
６図までを用いて説明する。
導体装ｔ１１およびその製造方法について第１図より第
６図までを用いて説明する。
まず第１図に示すようにＰ型の８１４板ｌに所定パター
ンでＮ５の不純物の拡散により埋込−２を形成したのち
、該基板とにＮ型のＳ１工ビタキシヤ〜！＃１８全形ｈ
ｇ、後、Ｐ型の素子間分離領域４を拡散により形成し、
ペース形成予定領域Ａおよびコレクタ接続形成領域Ｂ）
−にフォトリングラフィ技術により窒化シリコン１１５
Ａ、５Ｂｔ−選択的に形成し、該電化シリコン膜５Ａ、
６Ｂをマスクとしてフィールドシリコン酸化ｆｉ６Ａ、
６Ｂ、６Ｃを熱酸化により形成する。
ンでＮ５の不純物の拡散により埋込−２を形成したのち
、該基板とにＮ型のＳ１工ビタキシヤ〜！＃１８全形ｈ
ｇ、後、Ｐ型の素子間分離領域４を拡散により形成し、
ペース形成予定領域Ａおよびコレクタ接続形成領域Ｂ）
−にフォトリングラフィ技術により窒化シリコン１１５
Ａ、５Ｂｔ−選択的に形成し、該電化シリコン膜５Ａ、
６Ｂをマスクとしてフィールドシリコン酸化ｆｉ６Ａ、
６Ｂ、６Ｃを熱酸化により形成する。
その後第２図のようにフォトリングラフィ法。
プラズマエツチング法を用いてベース領域Ａ内のエミッ
タ形成予定領域Ｃ上にＳｉ３Ｎ４膜７をバターニングす
る。
タ形成予定領域Ｃ上にＳｉ３Ｎ４膜７をバターニングす
る。
その後第８図に示すように基板上に全面にポリＳｉ、１
ｌ１８をＣＶＤ法で形成したのち、該基板上にバターニ
ングせる５ｉ３Ｎ４１１１９Ａ、 ９Ｂ、 ９ＣをＣ
ＶＤ法、フォトリソグラフィ法、プラズマエツチング法
を用いて形成後、該バターニングせる５ｉａＮ４膜９Ａ
、９Ｂ、９Ｃをマスクとして前ｄ己ポリ５ＩＷＩＪ４８
を選択的に酸化して５ｉ３Ｎ４１ｓ７上およびフィール
ド酸化膜６Ａ、６Ｂ、６Ｃ，！に所定パターンの５ｉｎ
ＩＡｌｉｉｌ ＬＯＡ、 ＩＯＢ、 １０Ｃ，ＩＯＤを
形成する。
ｌ１８をＣＶＤ法で形成したのち、該基板上にバターニ
ングせる５ｉ３Ｎ４１１１９Ａ、 ９Ｂ、 ９ＣをＣ
ＶＤ法、フォトリソグラフィ法、プラズマエツチング法
を用いて形成後、該バターニングせる５ｉａＮ４膜９Ａ
、９Ｂ、９Ｃをマスクとして前ｄ己ポリ５ＩＷＩＪ４８
を選択的に酸化して５ｉ３Ｎ４１ｓ７上およびフィール
ド酸化膜６Ａ、６Ｂ、６Ｃ，！に所定パターンの５ｉｎ
ＩＡｌｉｉｌ ＬＯＡ、 ＩＯＢ、 １０Ｃ，ＩＯＤを
形成する。
次に第４図に示すようにポリシリコンの選択酸化に使っ
たシリコン窒化膜９Ａ、９Ｂ、９Ｃを除去し、フィール
ド酸化膜６Ａ、６Ｂ、６Ｃ！および前述したボ１Ｊｓｉ
ｌｌｌを選択的に酸化して得られたＳｉｎ、膜１０Ａ、
ＩＯＢ、ＩＯｃ、ＩＯＤおよび該基板上に形成したホト
レジスト１ｌｌ（図示せず）をマスクとしてコレクタ接
続領域１２及び外部ペース領域１１に選択的にリン及び
ポロンを導入する。
たシリコン窒化膜９Ａ、９Ｂ、９Ｃを除去し、フィール
ド酸化膜６Ａ、６Ｂ、６Ｃ！および前述したボ１Ｊｓｉ
ｌｌｌを選択的に酸化して得られたＳｉｎ、膜１０Ａ、
ＩＯＢ、ＩＯｃ、ＩＯＤおよび該基板上に形成したホト
レジスト１ｌｌ（図示せず）をマスクとしてコレクタ接
続領域１２及び外部ペース領域１１に選択的にリン及び
ポロンを導入する。
次ニバターニングせるホトレジスト膜（図示せず）をマ
スクとして用いて第４図に示した５ｉａＮ４ＩＩＩＴ上
の５ｉ０２ ｗＩ４１０ Ｂｆｆ”） スマｚ７＋ ７
り法により除去した後、第５図のように熱酸化により酸
化ａｌ１１Ｂを形成する。次いで第６図のように、Ｓｉ
８Ｎ４膜７ｈよりＢをイオン注入して内部ペース領域１
４を形成す令７、更に５ｊ−３Ｎ４１ｉ１［７をプラズ
マエツチング法で除去し、その箇所にＰをイオン注入し
て第６図に示すＮ型のエミッタ領域１６を形成する。そ
の後練基板にドープしたポリ’Ｓ１膜を形成してエミッ
タ領域接続用電極１６を形成して半導体装置を形成して
いた。しかしこのような方法で形成された半導体装置は
エミツタ窓となるシリコン電化１１１７にのポリシリコ
ン膜を完全に除去するために、ポリシリコンを選択酸化
するシリコン窒化膜はマスクの位置合せ精度等を含め、
大きめに形成しなければならない。このため外部ペース
の引き出しのポリシリコン電極とエミツタ窓とが自己整
合されず、ペース領域を小さくするのが蟻シ＜ペース、
コレクタ容量の減少による高速化及び半導体装置の高集
積化の大きな障害となっている。
スクとして用いて第４図に示した５ｉａＮ４ＩＩＩＴ上
の５ｉ０２ ｗＩ４１０ Ｂｆｆ”） スマｚ７＋ ７
り法により除去した後、第５図のように熱酸化により酸
化ａｌ１１Ｂを形成する。次いで第６図のように、Ｓｉ
８Ｎ４膜７ｈよりＢをイオン注入して内部ペース領域１
４を形成す令７、更に５ｊ−３Ｎ４１ｉ１［７をプラズ
マエツチング法で除去し、その箇所にＰをイオン注入し
て第６図に示すＮ型のエミッタ領域１６を形成する。そ
の後練基板にドープしたポリ’Ｓ１膜を形成してエミッ
タ領域接続用電極１６を形成して半導体装置を形成して
いた。しかしこのような方法で形成された半導体装置は
エミツタ窓となるシリコン電化１１１７にのポリシリコ
ン膜を完全に除去するために、ポリシリコンを選択酸化
するシリコン窒化膜はマスクの位置合せ精度等を含め、
大きめに形成しなければならない。このため外部ペース
の引き出しのポリシリコン電極とエミツタ窓とが自己整
合されず、ペース領域を小さくするのが蟻シ＜ペース、
コレクタ容量の減少による高速化及び半導体装置の高集
積化の大きな障害となっている。
（４）発明の目的
本発明は上述した欠点を除去し、前述した外部ペース領
域とエミッタ領域とを自己整合によって形成しもってペ
ース領域の寸法を小さくして高速度及び高集積度の半導
体装置を得るような半導体装置及びその製造方法の提供
を目的とするものでおる。またＩＩＩ紀エミッタ領域上
成上領域接続用配線を埋設して形成し、形成される装置
の平坦化を図らんとするものである。
域とエミッタ領域とを自己整合によって形成しもってペ
ース領域の寸法を小さくして高速度及び高集積度の半導
体装置を得るような半導体装置及びその製造方法の提供
を目的とするものでおる。またＩＩＩ紀エミッタ領域上
成上領域接続用配線を埋設して形成し、形成される装置
の平坦化を図らんとするものである。
（５） 発明の構成
かかる目的全達成するための半導体ｙＭｔＩｔは、形ｆ
ｔＥ−１べきトランジスタの少なくともペース形成予定
領域が窓開きされた二酸化シリコン膜を有するシリコン
基板に窒化シリコン膜が形成され、少なくとも該ベース
形成予定領域上の前記窒化シリコン護が部分的に除去さ
れ＃記ペーヌ形成予定領域内の前記窒化シリコン膜が残
されている部分にエミッタ領域接続用電極の導電体が埋
設されて形成され、該エミッタ領域接続用ｗＬ他の周辺
部にドープトポリシリコン族が外部ベース電極として前
記除去された窒化Ｖリコン膜の箇所に埋設されて形成さ
れていることを特徴とするものである。
ｔＥ−１べきトランジスタの少なくともペース形成予定
領域が窓開きされた二酸化シリコン膜を有するシリコン
基板に窒化シリコン膜が形成され、少なくとも該ベース
形成予定領域上の前記窒化シリコン護が部分的に除去さ
れ＃記ペーヌ形成予定領域内の前記窒化シリコン膜が残
されている部分にエミッタ領域接続用電極の導電体が埋
設されて形成され、該エミッタ領域接続用ｗＬ他の周辺
部にドープトポリシリコン族が外部ベース電極として前
記除去された窒化Ｖリコン膜の箇所に埋設されて形成さ
れていることを特徴とするものである。
また前記半導体装置の製造方法は、トフンジスタのベー
ス形成予定領域上が窓開きされた二酸化Ｖリコン膜を有
するシリコン基板上に窒化シリコン膜を形成する工程、
前記窒化シリコン調を少なくともエミッタ領域上にパタ
ーニングして形成する工１１．該バターニングせる窒化
シリコン膜をマスクとしベース形成予定領域に不純物を
導入して外部ベースを形成する工程、該基板上にポリシ
リコン膜を形成したのち研磨して前記パターニングせる
窒化ンリコン膜の周辺部へ埋設する工程、該ポリシリコ
ン族に不純物を導入する工程、該ポリシリコン族の表面
を酸化する工程、少なくともエミッタ形成予定領域との
窒化ｊ／シリコン調除去しエミッタ領域接続用電極窓を
形成する工程、前記エミッタ領域接続用電極窓の周辺部
のボＩＪＳｉｌｌｌを酸化する工程、窓開きしたエミッ
タ領域接続用電極窓より不純物を導入して内部ベース領
域およびエミッタ領域を形成する工程、該基板上に金属
電極膜およびドープトポリＳ１膜のいずれかを形成した
のち少なくとも前記エミッタ領域接続用電極窓内へ埋設
するようにしたことを特徴とするものである。
ス形成予定領域上が窓開きされた二酸化Ｖリコン膜を有
するシリコン基板上に窒化シリコン膜を形成する工程、
前記窒化シリコン調を少なくともエミッタ領域上にパタ
ーニングして形成する工１１．該バターニングせる窒化
シリコン膜をマスクとしベース形成予定領域に不純物を
導入して外部ベースを形成する工程、該基板上にポリシ
リコン膜を形成したのち研磨して前記パターニングせる
窒化ンリコン膜の周辺部へ埋設する工程、該ポリシリコ
ン族に不純物を導入する工程、該ポリシリコン族の表面
を酸化する工程、少なくともエミッタ形成予定領域との
窒化ｊ／シリコン調除去しエミッタ領域接続用電極窓を
形成する工程、前記エミッタ領域接続用電極窓の周辺部
のボＩＪＳｉｌｌｌを酸化する工程、窓開きしたエミッ
タ領域接続用電極窓より不純物を導入して内部ベース領
域およびエミッタ領域を形成する工程、該基板上に金属
電極膜およびドープトポリＳ１膜のいずれかを形成した
のち少なくとも前記エミッタ領域接続用電極窓内へ埋設
するようにしたことを特徴とするものである。
（６） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細ｉ
に説明する。第７図より第１４図までに本発明の半導体
装置およびその製造方法についての一実施例を示す断面
図である。まず第７図に示すように前述した埋込み層２
、Ｎ型の８１工ビタキＶヤμ層８、Ｐ型の素子間分離領
域４、ベース形成予定領域Ａ、コレクタ接続領域Ｂの部
分を窓開きしたフィールド酸化１１６Ａ、６Ｂ、６０を
有するＰ型のＳ１基板上に全面に５ｉｓＮ４膜２１をＣ
ＶＤ法によって６０００人の厚さで形成する。
装置およびその製造方法についての一実施例を示す断面
図である。まず第７図に示すように前述した埋込み層２
、Ｎ型の８１工ビタキＶヤμ層８、Ｐ型の素子間分離領
域４、ベース形成予定領域Ａ、コレクタ接続領域Ｂの部
分を窓開きしたフィールド酸化１１６Ａ、６Ｂ、６０を
有するＰ型のＳ１基板上に全面に５ｉｓＮ４膜２１をＣ
ＶＤ法によって６０００人の厚さで形成する。
その後第８図に示すようにベース形成予定領域内のエミ
ッタ形成予定領穢土の５ｉａＮ４膜２ＬＡを残留させる
ようにフォトリソグラフィ法、プラズマエツチング法を
用いてバタ一二ンクスル。
ッタ形成予定領穢土の５ｉａＮ４膜２ＬＡを残留させる
ようにフォトリソグラフィ法、プラズマエツチング法を
用いてバタ一二ンクスル。
その後の工程については第９図より第１８図までに示す
ようなベース形成領域の周辺部の要部断面図で示す。
ようなベース形成領域の周辺部の要部断面図で示す。
すなわち第９図に示すように５ｊ−ａＮ＋ＩＩ２１ Ａ
をマスクトシてＢ原子をイオン注入して外部ベース領域
２２を形成する。その後ポリ５１ｆ１４ｔ−（、ＩＤ法
によって基板上Ｋ１１着形成したのち余分なポリＳ’Ｌ
９１に力セイカリ（ＫｏＨ）とアルミナ（ＡｌｇＯａ
）よ抄なる化学研磨剤によって６ｆｔ、、窓開きした８
１８Ｎ４＠ ２１の間に埋設するようにする。その後練
基板上にＢｙＸ子をイオン注入して前述したポリＳ１を
Ｂのドーグトポ！ＪＳｉ＠に変換させて比抵抗を低下さ
せる。図で２８はこのようにして形成され九ドープトポ
リ５ｉｌｌｌである。
をマスクトシてＢ原子をイオン注入して外部ベース領域
２２を形成する。その後ポリ５１ｆ１４ｔ−（、ＩＤ法
によって基板上Ｋ１１着形成したのち余分なポリＳ’Ｌ
９１に力セイカリ（ＫｏＨ）とアルミナ（ＡｌｇＯａ
）よ抄なる化学研磨剤によって６ｆｔ、、窓開きした８
１８Ｎ４＠ ２１の間に埋設するようにする。その後練
基板上にＢｙＸ子をイオン注入して前述したポリＳ１を
Ｂのドーグトポ！ＪＳｉ＠に変換させて比抵抗を低下さ
せる。図で２８はこのようにして形成され九ドープトポ
リ５ｉｌｌｌである。
次に第１Ｇ図に示すようにドーグトポ１Ｊｓｉｉｌ１２
８の表面を保護するために熱酸化により ２００ＯＡ程
度の５ｉｎ１１１１２４を形成する。その後基板１に所
定のパターンで形成したホトレジスト［Ｉ（図示せず）
をマスクとしてＳｉ８Ｎ４膜２１Ａをプラズマエツチン
グ法で除去してエミッタ領域接続用電極窓２５を窓開き
する。同時に前述した第７図のコレクタ接続領植Ｂ上の
５ｉｓＮ＋１１も窓開きして・コレクタ領域接続用電極
窓も開口する。
８の表面を保護するために熱酸化により ２００ＯＡ程
度の５ｉｎ１１１１２４を形成する。その後基板１に所
定のパターンで形成したホトレジスト［Ｉ（図示せず）
をマスクとしてＳｉ８Ｎ４膜２１Ａをプラズマエツチン
グ法で除去してエミッタ領域接続用電極窓２５を窓開き
する。同時に前述した第７図のコレクタ接続領植Ｂ上の
５ｉｓＮ＋１１も窓開きして・コレクタ領域接続用電極
窓も開口する。
その後第１θ図に示すエミッタ領域接続用電極窓２６を
開口して露出したドープトポリＳｉ＠の側面りを酸化し
て第１１図に示すように厚さ２０００Ａ ＯＳｉｎｇ膜
２６を形成する。この時第１０図に示す電極窓２５の底
部の露出した基板表面Ｅも酸化され、第１１図のように
５ｉｎｓ膜２６Ａが形成される。そこでこのＳｉｎ、
＄２６ Ａを除去するためにリアクティブイオンエツチ
ング法のような異方性エツチング法によってこのＳｌｏ
ｗ １ｌｌ１２６ Ａを除去する。
開口して露出したドープトポリＳｉ＠の側面りを酸化し
て第１１図に示すように厚さ２０００Ａ ＯＳｉｎｇ膜
２６を形成する。この時第１０図に示す電極窓２５の底
部の露出した基板表面Ｅも酸化され、第１１図のように
５ｉｎｓ膜２６Ａが形成される。そこでこのＳｉｎ、
＄２６ Ａを除去するためにリアクティブイオンエツチ
ング法のような異方性エツチング法によってこのＳｌｏ
ｗ １ｌｌ１２６ Ａを除去する。
その後第１２図に示すよう基板上より内部ぺ一ス領域２
７形成用としてＢ［子をイオン注入し。
７形成用としてＢ［子をイオン注入し。
続いてエミッタ領域２８形成用としてＰｔＩＸ子をイオ
ン注入したのちアニー〜して内部ベース領域２７とその
土にエミッタ領域２８を形成する・その後Ａｄの金属調
をスパッタ法等により基板上に形成したのちＡ４１’９
０８等の研磨剤で研磨して、１述したエミッタ領域接続
用電極窓の内部に埋め込むようにする。第１８図の２９
はこのようにして埋設形成されたＡｌのエミッタ接続用
金属電極である。この時前述したコレクタ領域接続用電
極窓にもＡｌｌの接続用電極が埋め込まれて形成される
ことになる。このようにして形成された半導体ｖＲ電の
断面図を第１４図に示す。図示するように外部ベース領
域２２に対して周囲に５１ＯＱ膜が形成されたドープト
ポリＳ１電極２８が接続され、また該ポリＳ１電１ｉｉ
２Ｂ内に埋め込まれるようにしてエミッタ領域２８の接
続用ｖｔ極２９が形成され、これらの電極２８．２９の
表面が平坦な状頗で形成されている。またコレクタ領域
接続用電極８０も埋め込まれるようにして平坦な状噛で
形成されている。また前述したエミッタ領域２８は外部
ベース・ポリシリコン電極２２と自己整合されているの
で、従来の方式に比ベペース領域を小さくすることがで
きる。そのためベース・コレクタ容量が減少し、集積度
も向上し、半導体装置の高速化が可能となる。また以上
の実施例の池にエミッタ接続用電極２８．コレクタ接続
用電極８０をドープトポリシリコンを用いて形成しても
よい。
ン注入したのちアニー〜して内部ベース領域２７とその
土にエミッタ領域２８を形成する・その後Ａｄの金属調
をスパッタ法等により基板上に形成したのちＡ４１’９
０８等の研磨剤で研磨して、１述したエミッタ領域接続
用電極窓の内部に埋め込むようにする。第１８図の２９
はこのようにして埋設形成されたＡｌのエミッタ接続用
金属電極である。この時前述したコレクタ領域接続用電
極窓にもＡｌｌの接続用電極が埋め込まれて形成される
ことになる。このようにして形成された半導体ｖＲ電の
断面図を第１４図に示す。図示するように外部ベース領
域２２に対して周囲に５１ＯＱ膜が形成されたドープト
ポリＳ１電極２８が接続され、また該ポリＳ１電１ｉｉ
２Ｂ内に埋め込まれるようにしてエミッタ領域２８の接
続用ｖｔ極２９が形成され、これらの電極２８．２９の
表面が平坦な状頗で形成されている。またコレクタ領域
接続用電極８０も埋め込まれるようにして平坦な状噛で
形成されている。また前述したエミッタ領域２８は外部
ベース・ポリシリコン電極２２と自己整合されているの
で、従来の方式に比ベペース領域を小さくすることがで
きる。そのためベース・コレクタ容量が減少し、集積度
も向上し、半導体装置の高速化が可能となる。また以上
の実施例の池にエミッタ接続用電極２８．コレクタ接続
用電極８０をドープトポリシリコンを用いて形成しても
よい。
（７）発明の効果
以上述べたように本発明の装置およびその製造方法によ
ればベース・コレクタ容量が減少し更に集積度も向上す
るため半導体装置の高速化が可能となる。又表面が平坦
であるためトフンジスタ素子間を接続する配線にき裂を
生じないような高信頼度の半導体装置が得られる利点を
生じる。
ればベース・コレクタ容量が減少し更に集積度も向上す
るため半導体装置の高速化が可能となる。又表面が平坦
であるためトフンジスタ素子間を接続する配線にき裂を
生じないような高信頼度の半導体装置が得られる利点を
生じる。
第１図より第６図までは従来の半導体装置の製造方法お
よび半導体装置の構造を示′す断面図で。 第７図より第１４図までは本発明の半導体装置の製造方
法の工程を示す断面図および形成された半導体装置の構
造を示す断面図である。 −において１は８１基板、２は埋込層、８はＳ１工ピタ
キシヤル層、４は素子間分離領域、５Ａ。 ６Ｂ、 ７．９Ａ、 ９Ｂ、 ９Ｃ，２１，２１Ａは５
ｉａＮ４１１．８はポリＳｔ ＠、 ６Ａ、 ６Ｂ、
６Ｃ，ＩＯＡ、 ＩＯＢ、 ＩＯｃ。 １０Ｄ、１Ｂ、２４，２６，２６Ａは５ｉ０２ ｇ、１
１．２２は外部ベース領域、１２はコレクタ接合領域、
１４゜２７は内部ペース領域、１５．２８はエミッタ領
域、１６はエミッタ接続用電極、２ＢはドープトポリＳ
１膜、２６はエミッタ領域接続用を極意、２９はエミッ
タ接続用電極、８０はコレクタ領域接続用電極、Ａはベ
ース形成予定領域、Ｂはコレクタ接合領域、Ｃはエミッ
タ形成予定領域、Ｄはポリ５ＩＩＩ４側面、Ｅは基板表
面を示す。 第１図 第２図 ６６ａｍ 第 ９ 図 ＠１０閃 り 第 １１；１ １Ｉ １２ 図 苅
よび半導体装置の構造を示′す断面図で。 第７図より第１４図までは本発明の半導体装置の製造方
法の工程を示す断面図および形成された半導体装置の構
造を示す断面図である。 −において１は８１基板、２は埋込層、８はＳ１工ピタ
キシヤル層、４は素子間分離領域、５Ａ。 ６Ｂ、 ７．９Ａ、 ９Ｂ、 ９Ｃ，２１，２１Ａは５
ｉａＮ４１１．８はポリＳｔ ＠、 ６Ａ、 ６Ｂ、
６Ｃ，ＩＯＡ、 ＩＯＢ、 ＩＯｃ。 １０Ｄ、１Ｂ、２４，２６，２６Ａは５ｉ０２ ｇ、１
１．２２は外部ベース領域、１２はコレクタ接合領域、
１４゜２７は内部ペース領域、１５．２８はエミッタ領
域、１６はエミッタ接続用電極、２ＢはドープトポリＳ
１膜、２６はエミッタ領域接続用を極意、２９はエミッ
タ接続用電極、８０はコレクタ領域接続用電極、Ａはベ
ース形成予定領域、Ｂはコレクタ接合領域、Ｃはエミッ
タ形成予定領域、Ｄはポリ５ＩＩＩ４側面、Ｅは基板表
面を示す。 第１図 第２図 ６６ａｍ 第 ９ 図 ＠１０閃 り 第 １１；１ １Ｉ １２ 図 苅
Claims (2)
- （１） ’ 形成すべきトランジスタの少なくともベー
ス形成予定領域が窓開きされた二酸化シリコン膜を有す
るシリコン基板に窒化シリコン膜が形成され、少なくと
も該ベース形成予定領域との前記窒化シリコン膜が部分
的に除去され前記ベース形成予定領域内の前記窒化シリ
コン膜が残されている部分にエミッタ領域接続用電極の
導電体が埋設されて形成され、該エミッタ領域接続ｆ＠
ｗｔ他の周辺部にドーグトホリシリコン換カ外部ペース
電極として前記部分的に除去された窒化シリコン膜の箇
所に埋設されて形成されていることを特徴とする半導体
装置。 - （２）トランジスタの少なくともベース形成予定領域Ｅ
が窓開きされた・二酸化シリコン護を有するシリコン基
板１に窒化シリコン膜を形成する工程、前Ｅ３窒化シリ
コン膜を少なくともエミッタ領域五にバターニングして
形成する工程、該バターニングせる窒化シリコン護をマ
スクとしベース形成予定領域に不純物を導入し一〇外部
ペースを形成する工程、該基板とにポリシリコン膜を形
成したのち前記バターニングせる窒化ノリコン膜の周辺
部へ埋設する工程、該ポリシリコン膜に不純物を導入す
る工程、該ポリシリコン膜の表面を酸化する工程、少な
くともエミッタ形成予定領域との窒化シリコン膜を除去
しエミッタ領域接続弔電ｍ窺を形成する工程、＃記エミ
ッタ領域接続用ｖｔ極窓の周辺部のポリシリコン膜を酸
化する工程、窓開きしたエミッタ領域接続用電極窓より
不純物を導入して内部ベース領域およびエミッタ領域を
形成する工程、該基板玉に金属電極膜或いはドーグトボ
リＳ１膜のいずれかを形成した°のち少なくとも前記エ
ミッタ領穢接続用ｔｍ窓内へ埋設するようにしたことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228581A JPS58102558A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228581A JPS58102558A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58102558A true JPS58102558A (ja) | 1983-06-18 |
Family
ID=16454998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228581A Pending JPS58102558A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182165A (ja) * | 1984-02-28 | 1985-09-17 | Matsushita Electronics Corp | トランジスタおよびその製造方法 |
| JPS6258676A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1981
- 1981-12-14 JP JP20228581A patent/JPS58102558A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182165A (ja) * | 1984-02-28 | 1985-09-17 | Matsushita Electronics Corp | トランジスタおよびその製造方法 |
| JPH0464180B2 (ja) * | 1984-02-28 | 1992-10-14 | Matsushita Electronics Corp | |
| JPS6258676A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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